产生具有沟槽的半导体本体的方法、具有至少一个沟槽的半导体本体以及半导体器件与流程

1.本发明涉及互连技术领域，诸如穿过晶粒或硅晶圆的垂直电连接、通孔，包括硅通孔(through-silicon via,tsv)。


背景技术：

2.在电子工程中，诸如引线接合和倒装芯片的高性能互连技术用于产生3d封装和3d集成电路。硅通孔tsv是穿过硅晶圆或晶粒的垂直电连接或通孔。tsv允许更高的器件密度，并且连接长度变得更短。硅通孔结构通常是先进封装应用中的新颖应用和创新设计的关键促成因素。通常，tsv用于实现不同功能(诸如存储器和逻辑)的芯片之间的连接。
3.3d ic制造过程可以涉及以下基本步骤，即晶圆减薄、tsv蚀刻、隔离和金属喷镀(metallization)、以及背面金属喷镀和钝化处理。这种tsv技术需要能够产生具有出色各向异性和高蚀刻速率的深特征(deep feature)的蚀刻过程。为了满足这些要求，已经开发了深反应离子蚀刻(deep reactive ion etching,drie)过程，诸如博世(bosch)过程。图3示出了示例博世过程的流程图。博世过程可以由一系列交替的蚀刻和沉积循环组成，每个循环仅持续几秒。沉积步骤用含氟聚合物层涂覆诸如沟槽的特征，从而防止自由基的横向蚀刻。在蚀刻步骤期间，反应性自由基在入射离子辅助下从特征的底部去除聚合物，从而蚀刻下面的硅。
4.tsv的尺寸和纵横比(aspect ratio，ar)强烈地取决于所应用的集成方法，例如tsv第一、tsv中间或tsv最后，并且直径范围为1μm至100μm(ar 1：2至1:20)。已知硅侧壁轮廓显著影响最终结构的电性能，因为它倾向于不利地影响随后的清洁、隔离和金属填充过程。此外，当施加电压时，扇贝形形状影响该硅尖端处的最大电场。根据c.laviron等人报告的模拟，当与光滑侧壁相比时，扇贝形(scallop)大小和几何外观的变化能够使最大电场增加高达78％。(参见c.laviron、b.dunne、v.lapras、p.galbiati、d.henry、f.toia、s.moreau、r.anciant、c.brunet-manquat、n.sillon的“via first approach optimisation for through silicon via applications”,会议：电子元件与技术会议(ectc)，2009)。因此，扇贝形大小的减小和产生尖锐尖端或针状物的侧壁缺陷的限制有助于增加tsv结构的整体电性能及其抵抗电击穿的可靠性。
5.图4示出了在drie处理期间tsv结构的硅侧壁上的缺陷形成的示意图。在jae woong choi等人的出版物中，描述了三种不同类型的si侧壁缺陷及其形成机制(参见j.w.choi、w.l.loh、s.k.praveen、r.murphy、e.t.k.swee的“a study of the mechanisms causing surface defects on sidewalls during si etching for tsv(through si via)”，j.micromech.microeng.23(2013))。从(a)至(d)的附图示出了由例如drie过程序列中的钝化聚合物层中的空隙引起的硅侧壁蚀刻缺陷的发展。这些缺陷显著增加了受影响区域中tsv侧壁的粗糙度。尽管钝化聚合物将在整个tsv形成过程中沉积若干次，但其在一些区域中变得更薄，并且沉积和去除速率将变得不平衡。这通常导致非常粗糙的硅侧壁，其中
小的硅颗粒或碎片封装在隔离氧化物层中。x-截面的成像表明钝化聚合物已经被穿透并且已经被严重地蚀刻不足。在这种最坏的情况下，从侧壁出现的硅尖端直接接触tsv金属喷镀，这可能导致电短路。不太明显的侧壁缺陷可以具有硅针的形式，其不完全突出隔离氧化物。此缺陷不会导致tsv结构的时间零泄漏故障，因为tsv金属与体硅之间可能不存在直接接触。然而，硅针可能导致隔离厚度的局部减小，从而潜在地导致降低的击穿电压。
6.增加隔离氧化物厚度或利用不同的电介质材料可以用作基于侧壁粗糙度来改善漏电流ileak和击穿电压bv性能的措施。然而，这两种方法都有一些限制：虽然前者限于一定的厚度，因为由氧化物引起的侧壁上的应力必须保持在合理的范围内以避免开裂，但后者需要使用新材料实施新设备和/或新过程。


技术实现要素：

7.本发明的目的是提供一种产生具有沟槽的半导体本体的方法、具有至少一个沟槽的半导体本体和不易形成缺陷的半导体器件。
8.这些目的通过独立权利要求的主题来实现。在从属权利要求中描述了进一步的发展和实施例。
9.应当理解，关于任何一个实施例描述的任何特征可以单独使用，或者与本文描述的其他特征组合使用，并且还可以与任何其他实施例的一个或多个特征组合使用，或者与任何其他实施例的任何组合的一个或多个特征组合使用，除非被描述为替代。此外，在不脱离所附权利要求中限定的产生半导体本体的方法、半导体本体和半导体器件的范围的情况下，也可以采用下面未描述的等同物和修改。
10.下文还涉及互连技术领域中的改进的构思，诸如垂直电连接通孔，包括硅通孔tsv。例如，遵循改进的构思，可以制造具有沟槽的半导体本体。在其他步骤之中，这可以通过例如在实际的基于化学气相沉积(chemical vapor deposition,cvd)的钝化层或隔离氧化物沉积步骤之前的氧化步骤来实现。
11.氧化步骤可以基于使用例如含有氦和氧的气体混合物的大气压等离子体氧化。改进的构思可以涉及一系列方法步骤，包括沿着以下路线的附加氧化步骤。在drie过程期间可能产生侧壁缺陷(凹坑(pocketing))。通过将基板材料转化为其氧化物而在侧壁上沉积隔离氧化物。因此，通过氧化体si形成薄sio2层，例如基本上将si转化为sio2。在sio2层上沉积钝化层，例如附加的隔离氧化物。蚀刻钝化层或隔离氧化物以从沟槽去除氧化物以形成tsv底部。可以将诸如钨(tungsten，w)的金属喷镀沉积到沟槽中。由于隔离蚀刻期间的高氧化物损失，与未使用改进的构思制造的侧壁相比，si和w之间的距离减小。
12.在至少一个实施例中，一种产生具有沟槽的半导体本体的方法包括以下步骤。半导体本体包括基板。首先，使用蚀刻掩模将沟槽蚀刻到基板中。通过基板的氧化至少在沟槽的侧壁上形成氧化物层。在氧化物层和沟槽的底部上形成钝化层。从沟槽的底部去除钝化层。最后，将金属喷镀层沉积到沟槽中。
13.例如，蚀刻沟槽使用深蚀刻过程，诸如深反应离子蚀刻drie或博世过程，或用于在晶圆或基板中产生深穿透、陡边孔或沟槽的任何其他序列。上面讨论的方法步骤的剩余序列可以在蚀刻之后，以便减少在蚀刻期间可能已经在基板中产生的缺陷的影响。
14.通过基板的氧化形成氧化物层。这种氧化可以被认为是将基板材料转化为其氧化
物(例如将硅si转化为二氧化硅sio2)的直接过程。仅在下一步骤中(即，形成钝化层)，可以将氧化的基板作为层沉积到半导体本体的表面上，例如在氧化物层和沟槽的底部上。这可以通过cvd过程建立。在至少从底部去除钝化层之后，如此制备的沟槽沉积有金属喷镀层，该金属喷镀层可以被布置为电互连，诸如tsv。
15.引入氧化物层的氧化步骤可以增加缺陷(诸如基板尖端或针)与金属喷镀层之间的距离。有效地，氧化物层可以通过将基板材料转化为氧化物来增加侧壁缺陷区域处的隔离层厚度。利用包括氧化层隔离沉积序列的经调整的过程序列，可以制造电互连结构(诸如tsv)，其具有改善的电性能和降低的对在例如深蚀刻(诸如drie)期间产生的所述缺陷的敏感性。所提出的过程序列提供了一种产生例如用于诸如tsv的电互连结构的具有沟槽的半导体本体的方法，该半导体本体具有减小的漏电流、增加的过程鲁棒性和增加的击穿电压。除了提高良率之外，该方法还能够产生3d集成的、低泄漏器件。与常见解决方案相比，tsv可以是具有优异漏电流性能的产品。
16.在至少一个实施例中，基板的氧化涉及湿化学氧化过程。另外或替代地，由大气等离子体引起氧化。可以以几种方式实现产生氧化层，即将半导体本体的层转化为其氧化物的层。湿化学氧化过程是水热处理的一种形式，其可以用常见的化学程序实施。例如，在至少一个实施例中，湿化学程序涉及经由蚀刻掩模施加到沟槽中的氧化剂。
17.基于大气等离子体的方法可以在低压和低温下实施。例如，处理等离子体(也表示为冷等离子体、非热等离子体或非平衡等离子体)通常在几毫托至几托的压力下操作，等离子体也可以在大气压下被点燃。温度可降至室温。这可以减少在氧化过程期间产生和维持等离子体的程序性工作。此外，半导体本体可以在更方便的条件下制造，包括减小的应力和热暴露。例如，在至少一个实施例中，大气等离子体包括氧化物质作为过程气体。过程气体的示例包括臭氧和/或氧。
18.在至少一个实施例中，氧化在低于基板熔点的温度下进行。事实上，它应该低于所涉及的所有材料(例如alcu)的熔点。借助于大气等离子体引起的氧化可能对半导体本体仅具有很小的影响。其他已知的制造过程不允许应用热氧化步骤来减小缺陷大小，因为过程温度高于基板或半导体本体的任何组件的熔点，例如cmos金属熔点(800至1200℃)。例如，在至少一个实施例中，氧化在低于800℃的温度下进行。另外或替代地，氧化在150℃至400℃的范围中的温度下进行。例如，也可以在150℃至400℃范围内的相对低的温度下实现硅氧化成厚度高达约60nm的sio2。然而，温度可降至室温。例如，在环境压力下或接近该压力下产生和施加等离子体。
19.在至少一个实施例中，基板包括体硅。此外，氧化物层包括通过体硅的氧化形成的二氧化硅sio2。硅是用于半导体生产的重要材料。因此，应用所提出的方法允许制造宽范围的半导体本体和器件。然而，该方法不限于硅。例如，在至少一个实施例中，体硅的氧化在氧等离子体中进行，使得sio2膜在低至室温的温度下在侧壁上生长。
20.在至少一个实施例中，氧等离子体包括氦和氧混合物。例如，氧浓度等于或小于5％。然而，氧的确切浓度可能受到过程考虑的影响，即也可以使用大于5％的浓度。
21.在至少一个实施例中，重复蚀刻沟槽、形成氧化物层、形成和去除钝化层的步骤，直到沟槽具有期望的深度和/或其中进一步将沟槽蚀刻到基板中涉及使用蚀刻掩模和侧壁上的剩余钝化层。例如，可以通过运行完整的序列来重复这些步骤。然而，诸如蚀刻沟槽的
单个步骤可以重复多次，直到进入序列中的下一步骤。
22.例如，可以通过在热氧化过程中施加钝化层来减少沟槽中(例如在侧壁上)的不均匀性。这是因为热氧化在表面的每个点处开始。在氧化期间，氧可以扩散通过钝化层。例如，蚀刻在沟槽的侧壁中产生扇贝形。由于扇贝形之间的尖端更多地暴露于氧，因此与扇贝形的另一部分相比，它们被更快地氧化。例如，侧壁可以被认为是硅和二氧化硅之间的界面，并且可以随着氧化时间的增加或通过重复钝化层的形成而被平滑。例如，在氧化过程期间二氧化硅的表面也被平滑。
23.在至少一个实施例中，金属喷镀电连接到电极，使得沟槽可操作为贯穿基板通孔。所得到的tsv组合了若干优点，包括减小的漏电流和增加的击穿电压。可以构建3d集成和低泄漏器件。
24.在至少一个实施例中，具有至少一个沟槽的半导体本体包括基板。沟槽包括至少一个侧壁和至少布置在沟槽的侧壁上的氧化物层。氧化物层由基板的氧化形成。钝化层布置在侧壁上的氧化物层上。最后，在沟槽中布置金属喷镀层。
25.氧化物层可以增加缺陷(诸如基板尖端或针)与金属喷镀层之间的距离。这样的缺陷可能在半导体本体的制造期间发生，例如在沟槽的深蚀刻期间。有效地，氧化物层可以通过将基板材料转化为氧化物来增加侧壁缺陷区域处的隔离层厚度。如此制造的沟槽(包括氧化层隔离)可以用作电互连结构(诸如tsv)的基础。电互连特征在于改善了电性能并降低了对在深蚀刻(例如drie)期间产生的所述缺陷的敏感性。另外的优点包括减小的漏电流和增加的击穿电压。这使得能够产生3d集成的、低泄漏器件。与常见解决方案相比，tsv可以具有优异的漏电流性能。
26.在至少一个实施例中，氧化物层包括来自体基板的氧化物。钝化层包括已被施加到氧化物层上以便形成附加层的氧化物。另外或替代地，钝化层包括已被施加到氧化物层上以便形成附加层的相同基板的氧化物。将钝化层实现为附加氧化物层可以进一步平滑沟槽(例如侧壁)中的不均匀性。
27.在至少一个实施例中，半导体器件包括根据上述构思的至少一个半导体本体。至少一个电组件以及至少一个沟槽可操作为贯穿基板通孔并且电连接到至少一个电组件。
28.至少一个电组件可以以许多不同的方式实现。事实上，所提出的半导体本体和产生半导体本体的方法可以应用于许多不同的领域，以例如产生3d封装和3d集成电路。3d ic可以被认为是通过堆叠晶圆或晶粒并使用例如基于所提出的沟槽的电互连将它们垂直互连而制造的mos(金属氧化物半导体)集成电路(ic)。通常，一个或多个沟槽被实现为硅通孔。所提出的半导体本体和电互连允许进一步小型化半导体器件，并将多个功能和传感器能力组合到单个器件和单个封装中。
29.在至少一个实施例中，至少一个电组件包括光电二极管结构，诸如pn结或pin结。光电二极管结构或若干这样的结构通常用于产生各种类型的传感器。这些传感器包括光学传感器、图像传感器或混合传感器，诸如接近度、飞行时间、手势和lidar传感器，后者将照明和检测能力组合在单个器件中。
30.半导体本体和半导体器件的进一步实施方式容易从上面讨论的产生半导体本体的方法的各种实施方式和实施例导出，反之亦然。
附图说明
31.在下文中，关于附图更详细地描述了上面呈现的构思，在附图中呈现了实施例的示例。在下文呈现的实施例和附图中，相似或相同的元件可以各自设置有相同的附图标记。然而，附图中所示的元件及其彼此之间的大小关系不应被认为是真实的比例，而是可以夸大诸如层、组件和区域的各个元件以实现更好的说明或更好的理解。
32.图1示出了通过半导体本体的示例实施例的横截面，
33.图2a示出了产生具有沟槽的半导体本体的示例过程序列，
34.图2b示出了产生具有沟槽的半导体本体的示例过程序列，
35.图2c示出了侧壁缺陷的比较，
36.图3示出了示例博世过程的流程图，以及
37.图4示出了在drie处理期间tsv结构的硅侧壁上的缺陷形成的示意图。
具体实施方式
38.图1示出了通过半导体本体的示例实施例的横截面。半导体本体10包括以凹部25为特征的蚀刻掩模38。蚀刻掩模38可以具有若干层，例如硬掩模氧化物层21、氮化物层22、多晶硅层23和光致抗蚀剂24。半导体本体10中的沟槽11垂直于半导体本体10的第一主表面17延伸。沟槽11包括侧壁14和底部15。沟槽11从第一主表面17延伸到底部15并且与第一主表面17正交地对准。沟槽11具有深度t和宽度d。在这种情况下，深度t对应于底部15和第一主表面17之间的距离。第一主表面17表示基板材料16的边界之一。
39.沟槽11可以通过深蚀刻过程来产生，在此期间，两种不同的气体成分交替地作用于半导体本体10。深蚀刻过程可以基于以深反应离子蚀刻drie为基础的过程流程，drie是用于在晶圆/基板中产生深穿透、陡边孔和沟槽的高度各向异性蚀刻过程，并且允许高纵横比。第一气体成分在基板的表面上(即在沟槽11的侧壁14和底部15上)产生聚合物。第二气体成分用于蚀刻基板材料16。例如，两种气体可以是作为第一气体的c4f8和作为第二气体的sf6。例如，当第二气体成分在反应室中时通过溅射过程去除底部15上的聚合物。借助于深蚀刻过程的物理阶段来影响去除。侧壁14上的聚合物仅被过程的化学阶段略微溶解，因此用于保护侧壁14免受第二气体成分的蚀刻。
40.蚀刻和沉积过程循环交替。由于第一气体成分和第二气体成分也交替地作用于半导体本体10，因此在沟槽11的侧壁14中产生扇贝形51至54，如图1所示。如果第二气体成分的第一次施加的处理时间被选择为长于在后续循环中第二气体成分的其他施加的处理时间，则可以产生第一扇贝形51，其平行于和垂直于第一主表面17的尺寸大于其他扇贝形52至54的尺寸。因此，通过第一扇贝形51实现蚀刻掩模布置38的底切27。这意味着沟槽11的宽度b可以相对于蚀刻掩模布置38的凹部25的宽度a增加。第一扇贝形51的区域中的宽度b'大于其他扇贝形52至54的区域中的宽度b”。因为气体成分以及因此不同气体成分对半导体基板的影响周期性地改变，所以生成扇贝形51至54。
41.示例性程序可以总结如下：
42.步骤1：将蚀刻气体成分引入蚀刻反应器中。蚀刻气体各向同性地蚀刻硅。该成分包括sf6。气体在半导体本体的未被蚀刻掩模覆盖的区域处蚀刻硅。由于气体进行各向同性蚀刻效应，因此生成第一腔，其中蚀刻掩模被欠蚀刻。因此，生成了第一扇贝形。
43.步骤2：将沉积气体成分引入蚀刻反应器中，其在包括腔的表面的顶部上生成聚合物层。该成分包括c4f8。
44.步骤3：再次引入蚀刻气体成分。蚀刻气体成分的气体进行各向异性蚀刻。因此，该气体去除腔底部的聚合物。腔的侧壁仍然被聚合物覆盖。
45.可以根据需要重复步骤1和3，直到沟槽11具有期望的深度t。蚀刻气体成分再次在不存在蚀刻掩模(例如聚合物层)的区域中各向同性地蚀刻硅。去除腔底部的硅，聚合物蚀刻掩模被欠蚀刻，因此在第一腔下方生成具有第二扇贝形的第二腔。
46.图2a示出了产生具有沟槽的半导体本体的示例过程序列。在深蚀刻过程(例如上文所论述的drie过程)期间，可在半导体本体中发展出缺陷。在最坏的情况下，尖锐的尖端出现并从侧壁14延伸。通常，这种尖端不能在附加的过程步骤中例如通过施加到侧壁上的介电材料被充分覆盖。
47.为了便于参考，在图2a中描绘了示例过程序列。该图示出了沟槽11内部的侧壁的一部分。在步骤a)中，在drie过程期间产生侧壁缺陷(通常表示为凹坑)。凹坑的产生导致从侧壁14突出的薄的尖锐尖端(针状)。在下一步骤b)中，将钝化层(例如隔离氧化物层)沉积到侧壁14上。缺陷也被氧化物层覆盖。因此，氧化步骤也发展缺陷。在步骤c)中，各向异性地蚀刻隔离氧化物层，以便从沟槽(未示出)的底部15去除氧化物。这也增加了缺陷位置处的氧化步骤中的氧化物损失。为了使沟槽11可操作为电互连(诸如tsv)，将金属喷镀层(例如钨w)沉积到侧壁14上。然而，由于隔离蚀刻期间的高氧化物损失，与没有缺陷的区域(在步骤d)的出口(outtake)中用红色箭头指示)相比，半导体本体(si)和金属喷镀层(w)之间的距离减小。如上所述，当用作电互连时，缺陷可能降低沟槽的电性能，并且可能降低抵抗电击穿的可靠性。通常，缺陷位置或针导致隔离厚度的局部减小，并且可能导致击穿电压降低。
48.图2b示出了产生具有沟槽的半导体本体的示例过程序列。图2a中讨论的过程序列可以通过基板的氧化至少在沟槽11的侧壁上形成氧化物层来补充。该步骤不同于图2a中讨论的施加钝化层，诸如隔离氧化物层。事实上，形成氧化物层涉及直接氧化基板，即，体基板被氧化，而不是例如在cvd过程中将氧化的基板沉积到半导体本体上。这样，通过将半导体本体的材料转化为所述材料的氧化物，例如将硅si转化为二氧化硅sio2来形成氧化物层。
49.图2b中的过程序列包括步骤a)，其中执行深蚀刻或drie。最终，在drie过程期间产生侧壁缺陷。在步骤b1)中，通过半导体材料的氧化产生氧化物层。这样，转化si并且通过体si的氧化(将si转化为sio2)形成薄sio2层。下面的步骤b2)对应于图2a中的步骤b)。因此，钝化层(例如附加的隔离氧化物层)沉积在覆盖有氧化物层的侧壁14上。缺陷还覆盖有两个氧化物层。因此，氧化步骤也发展缺陷。
50.在步骤c)中，蚀刻隔离氧化物层，以便从沟槽(未示出)的底部15去除氧化物。这也增加了缺陷位置处的氧化步骤中的氧化物损失。为了使沟槽11可操作为电互连(诸如tsv)，将金属喷镀层(例如钨w)沉积到侧壁14上。然而，由于隔离蚀刻期间的高氧化物损失，与没有缺陷的区域(在步骤d)的出口中用红色箭头指示)相比，半导体本体(si)和金属喷镀层(w)之间的距离减小。
51.可以以几种方式实现产生氧化层，即将半导体本体的层转化为其氧化物的层。一种可能性涉及湿化学氧化过程。该过程涉及经由蚀刻掩模施加到沟槽中的氧化剂。另一种
可能性涉及由大气等离子体引起的氧化。
52.大气等离子体(也表示为冷等离子体、非热等离子体或非平衡等离子体)包括氧化物质作为过程气体，诸如臭氧和/或氧。这种类型的氧化在低于基板熔点的温度下进行。例如，氧化在低于800℃的温度下进行，或通常在150℃至400℃的范围中的温度下进行。然而，温度可降至室温。在环境压力下或接近该压力下产生和施加等离子体。
53.例如，在氧等离子体中进行体硅的氧化，使得膜sio2生长在侧壁上。例如，氧等离子体被使用并且包括氦和氧混合物，例如具有等于或小于5％的氧浓度。
54.等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition，pecvd)可用于施加等离子体并引发氧化。pecvd是用于在基板上将薄膜从等离子体沉积为固态的化学气相沉积过程。通常，存在使用pecvd产生氧化物层的已知方式。例如，可以使用硅前体气体(如二氯硅烷或硅烷)和氧前体(例如氧和一氧化二氮)的组合，通常在几毫托至几托的压力下沉积二氧化硅。也可以使用由硅烷和氨或氮形成的等离子体沉积的氮化硅。等离子体氮化物总是含有大量的氢，其可以键合到硅(si-h)或氮(si-nh)。该氢对ir和uv吸收、稳定性、机械应力和电导率具有重要影响。这可以用作表面和体钝化层。氧化硅也可以在氧或氧-氩等离子体中从四乙氧基硅烷(teos)硅前体沉积。这些膜可能被大量的碳和氢(如硅烷醇)污染，并且可能在空气中不稳定。几托的压力和小电极间距和/或双频沉积有助于实现具有良好的膜稳定性的高沉积速率。来自硅烷和氧/氩的二氧化硅的高密度等离子体沉积可用于在复杂表面上产生具有良好一致性的几乎无氢的膜，该复杂表面是由强离子轰击和随后将沉积的分子从垂直表面溅射到水平表面上产生的。
55.图2c示出了侧壁缺陷的比较。图的左侧示出了在没有附加氧化层的情况下处理的侧壁缺陷，图的右侧示出了用附加氧化层处理的侧壁缺陷。如具有附加氧化步骤的箭头所指示，缺陷(例如si尖端/针)与金属喷镀层(例如钨(w))之间的距离可显著增加。由氧化步骤引入的氧化物层通过将体si转化为sio2而有助于增加侧壁缺陷区域处的隔离层厚度。利用包括氧化层隔离沉积序列的经调整的过程序列，可以制造电互连结构(诸如tsv)，其具有改善的电性能和降低的对在深蚀刻(诸如drie)期间产生的侧壁缺陷的敏感性。所提出的过程序列提供了一种产生例如用于诸如tsv的电互连结构的具有沟槽的半导体本体的方法，该半导体本体具有减小的漏电流、增加的过程鲁棒性和增加的击穿电压。除了提高良率之外，该方法还能够产生3d集成的、低泄漏器件。与常见解决方案相比，tsv可以是具有优异漏电流性能的产品。已经发现半导体本体的sem x截面可以区分不同的氧化物层(si氧化物层)。
56.附图标记
57.10 半导体本体
58.11 沟槽
59.12 氧化物层
60.13 钝化层
61.14 侧壁
62.15 底部
63.16 基板材料
64.17 主表面
65.18 金属喷镀层
66.21 硬掩模氧化物层
67.22 氮化物层
68.23 多晶硅层
69.24 光致抗蚀剂
70.25 凹部
71.38 蚀刻掩模布置
72.51 扇贝形
73.52 扇贝形
74.53 扇贝形
75.54 扇贝形
76.a 凹部的宽度
77.b 沟槽的宽度
78.b' 扇贝形的宽度
79.b
”ꢀ
扇贝形的宽度。