半导体元件的制造方法以及半导体装置与流程

1.本技术涉及半导体元件的制造方法以及半导体装置。


背景技术：

2.在专利文献1中记载了使用由sio2构成的掩模通过elo(epitaxial lateral overgrowth，横向外延过生长)法来制作gan系半导体的半导体元件的制造方法。
3.在先技术文献
4.专利文献
5.专利文献1：jp专利第4638958号公报


技术实现要素：

6.发明要解决的课题
7.在使用sio2等含si的生长掩模通过elo(epitaxial lateral overgrowth，横向外延过生长)法来制作gan系半导体的情况下，存在发生生长掩模中的si被取入到结晶中的自动掺杂的可能性。si由于在gan系半导体中成为n型掺杂材料，因此，难以实现10
16
/cm3量级以下的较低的掺杂浓度。
8.用于解决课题的手段
9.一个方式所涉及的半导体元件的制造方法包含：形成覆盖基板的表面且一部分开口的掩模的工序；和从自所述开口露出的所述基板的表面，使其沿着所述掩模外延生长，来形成包含给定的半导体材料的半导体层的工序，所述掩模中的靠近所述半导体层一侧的表面包含非晶质的第一材料，所述非晶质的第一材料不含成为所述给定的半导体材料中的施体或受体的元素。
10.一个方式所涉及的半导体装置具备：多个半导体元件，其包括：包含给定的半导体材料的半导体层和被配置于所述半导体层的一个表面的第一电极；和支承基板，其支承多个所述半导体元件的所述半导体层的一个表面，所述半导体层将位于另一个表面的n-gan层和位于一个表面的n
+
gan层层叠。
11.发明效果
12.根据一个方式，能实现10
16
/cm3量级以下的较低的掺杂浓度。
附图说明
13.图1是用于说明第一实施方式所涉及的半导体元件的制造方法的截面图。
14.图2是用于说明第一实施方式所涉及的半导体装置的概略图。
15.图3是用于说明第一实施方式所涉及的半导体元件的制造方法的工序图。
16.图4是用于说明第一实施方式所涉及的半导体元件的制造方法的截面图。
17.图5是用于说明第一实施方式所涉及的半导体装置的制造方法的工序图。
18.图6是用于说明第一实施方式所涉及的半导体装置的制造方法的截面图。
19.图7是用于说明第二实施方式所涉及的半导体元件的制造方法的截面图。
20.图8是用于说明第三实施方式所涉及的半导体元件的制造方法的工序图。
21.图9是用于说明第四实施方式所涉及的半导体元件的制造方法的工序图。
22.图10是用于说明第五实施方式所涉及的半导体元件的制造方法的截面图。
具体实施方式
23.参考附图来详细说明本技术所涉及的实施方式。在以下的说明中，有时对同样的构成要素标注相同符号。进而，有时省略重复的说明。
24.[第一实施方式]
[0025]
对实施方式所涉及的半导体元件1、半导体装置2以及半导体元件1的制造方法进行说明。
[0026]
图1是用于说明第一实施方式所涉及的半导体元件的制造方法的截面图。图2是用于说明第一实施方式所涉及的半导体装置的概略图。将多个半导体元件1并联或串联连接来形成半导体装置2。在本实施方式中，半导体装置2例如是肖特基势垒二极管(sbd：schottky barrier diode)、mosfet(metal oxide semiconductor field effect trasistor，金属氧化物半导体场效应晶体管)那样的功率半导体装置。
[0027]
半导体元件1在制造工序中，在基体基板(基板)11的表面11a形成掩模21，在掩模21的表面21a形成半导体层31。半导体层31具有n-gan层32和n
+
gan层33。半导体元件1具有配置于半导体层31的另一个表面31a的肖特基电极(第二电极)41和配置于半导体层31的一个表面31b一侧的欧姆电极(第一电极)61。n-gan层32的施体密度例如是10
17
量级以下。n
+
gan层33的施体密度例如是10
18
量级以上。
[0028]
基体基板11是包含氮化物半导体的基板。基体基板11例如是从氮化镓(gan)单晶锭切出的c面的gan基板。基体基板11例如是c面蓝宝石基板。基体基板11例如可以是在c面蓝宝石基板或(111)面方位的si基板等上例如使gan层等半导体层在(0001)面方位上生长的基板。在本实施方式中，基体基板11说明为包含c面蓝宝石的gan。基体基板11在制造工序中从半导体层31剥离。剥离的基体基板11能在其他半导体元件1的制造工序中再利用。
[0029]
掩模21覆盖基体基板11的表面11a，并以一部分开口的状态而配置。在本实施方式中，掩模21具有多个带状的开口22。
[0030]
掩模21中的靠近半导体层31的一侧的表面21a包含非晶质的第一材料，该非晶质的第一材料不含成为给定的半导体材料中的施体或受体的元素。给定的半导体材料是半导体层31的材料，例如是gan。第一材料作为包含不会成为施体的元素的材料，例如是铝氧化物(alox)。在本实施方式中，说明为掩模21包含alox。在本实施方式中，包括表面21a在内的掩模21中的全部周面包含alox。在给定的半导体材料为gan时，成为施体的元素是第14族元素。在给定的半导体材料为gan时，成为受体的元素是第12族元素。
[0031]
在基体基板11的表面11a上成膜alox膜后，通过图案化而在一部分设置开口，来形成掩模21。将alox膜成膜的方法例如是原子层沉积(ald：atomic layer deposition)或溅射。图案化的方法例如是利用光掩模的光刻以及蚀刻。将alox膜成膜的方法以及图案化的方法并没有限定。掩模21在制造工序中通过蚀刻而被除去。
[0032]
掩模21的层叠方向的厚度可以是0.1μm以上且10μm以下。
[0033]
半导体层31是使得沿着掩模21外延生长的、包含给定的半导体材料的层。半导体层31包含使其层叠的位于另一个表面31a的n-gan层32和位于一个表面31b的n
+
gan层33。n-gan层32位于靠近掩模21的表面21a一侧。半导体层31的一个表面31b是n
+
gan层33的表面33a。n
+
gan层33位于远离掩模21的表面21a一侧，换言之位于n-gan层32的表面32a。
[0034]
半导体层32中所含的n型杂质的浓度为10
16
/cm3量级以下。半导体层31的靠近掩模21的表面21a一侧的层中所含的n型杂质的浓度为10
16
/cm3量级以下。在本实施方式中，半导体层31的n-gan层32中所含的n型杂质的浓度为10
16
/cm3量级以下。在本实施方式中，n型杂质是al。
[0035]
例如，若是600v耐压的元件，则半导体层31的层叠方向的厚度可以是2.0μm以上且17μm以下。n-gan层32的层叠方向的厚度可以比n
+
gan层33的层叠方向的厚度厚。n-gan层32的层叠方向的厚度可以是2.0μm以上且12μm以下。n
+
gan层33的层叠方向的厚度可以是0.1μm以上且5μm以下。
[0036]
肖特基电极41被配置于半导体层31的另一个表面31a。肖特基电极41形成为带状。绝缘膜42是用于制作场板构造的绝缘膜。绝缘膜42被配置为覆盖露出的各半导体层31的另一个表面31a的周缘部和肖特基电极41的周缘部。绝缘膜42形成为筒状，在中央部具有开口42a。在从绝缘膜42的开口42a露出的肖特基电极41的表面41a，被配置为金属43局部覆盖绝缘膜42，构成场板构造。肖特基电极41是半导体元件1的阳极。
[0037]
支承基板51支承多个半导体元件1的一个表面31b。由支承基板51支承的多个半导体元件1被并联或串联连接。支承基板51在一个表面51a形成粘接层。粘接层可以适当使用具有导电性的粘接材料。例如，粘接层是纳米ag膏、纳米cu膏、高温焊料等。或者，也可以不使用接合材料而直接进行接合。支承基板51例如可以是电阻小的n
+
si基板。支承基板51例如可以是gaas、gap、gan等化合物半导体基板、金属基板等。使这样的支承基板51的一个表面51a和半导体层31的一个表面31b在对置的状态下粘贴并进行接合。接合例如可以在压接、加热、n2气体环境、h2气体环境等条件下进行。
[0038]
欧姆电极61被配置于半导体层31的一个表面31b侧。更详细地，欧姆电极61被配置于支承基板51的另一个表面51b。欧姆电极61是半导体元件1的阴极。例如，在支承基板51使用si的情况下，欧姆电极61作为外部电极，按照从近到远的顺序在另一个表面51b层叠铝、钛、镍、金等。
[0039]
接下来说明半导体元件1以及半导体装置2的制造方法。
[0040]
首先，参考图3、图4来说明半导体元件1的制造方法。图3是用于说明第一实施方式所涉及的半导体元件的制造方法的工序图。图4是用于说明第一实施方式所涉及的半导体元件的制造方法的截面图。
[0041]
覆盖基体基板11的表面11a，形成一部分开口的掩模21(步骤st11)。更详细地，在基体基板11的表面11a上例如通过原子层沉积或溅射、cvd等来成膜alox膜。然后，通过利用了光掩模的光刻以及蚀刻，将alox膜图案化，由此形成具有多个开口22的掩模21。
[0042]
在步骤st11中，与掩模21的开口22对应的部分的基体基板11的表面11a露出。在图4的步骤st11，示出位于基体基板11的两端的表面11a未被掩模21覆盖的图。但位于基体基板11的两端的表面11a也可以被掩模21覆盖。此外，也可以基体基板11的侧面或背面的整体被掩模21覆盖。可以会与后述的气相生长法中所用的原料气体接触的面当中除了开口22以
外的整体被掩模21覆盖。
[0043]
从自掩模21的开口22露出的基体基板11的表面11a，沿着掩模21而使其外延生长，形成包含给定的半导体材料的半导体层31(步骤st12)。更详细地，使用掩模21，通过气相生长法例如有机金属化学气相生长(mocvd：metal organic chemical vapor deposition)法、hvpe(hydride vapour phase epitaxy，氢化物气相外延)来使半导体层31向(0001)方向、(1120)方向生长。具体地，将形成有掩模21的基体基板11插入外延装置的反应管。然后，在作为原料气体而供给nh3、作为载流子气体的h2、n2或h2与n2的混合气体、和v族原料气体的同时，将基体基板11升温到给定的生长温度，例如1050℃以上且1100℃以下的温度。在温度稳定后，除了上述气体以外还供给三甲基镓(tmg)等iii族原料，来使半导体层31从开口22气相生长。这时，通过供给si等n型杂质、mg等p型杂质等的原料气体，能得到所期望的导电型的gan层。这时，在掩模21的表面21a上，结晶难以直接且单独地生长。
[0044]
在步骤st12中，首先，在露出于开口22的基体基板11的表面11a，给定的半导体材料的结晶进行选择生长，接着沿着掩模21的表面21a横向生长，由此在掩模21的表面21a生长半导体层31。在横向生长的半导体层31与相邻的半导体层31接触前，使生长停止。
[0045]
在步骤st12中，半导体层31在使n-gan层32外延生长、以使得主要在(0001)方向上成为所期望的厚度后，在n-gan层32上使n
+
gan层33外延生长。半导体层31将n-gan层32和n
+
gan层33层叠。
[0046]
通过掩模21的表面21a由不含相对于半导体层31成为施体的元素的材料构成，能在表面21a上形成n-gan层32。此外，由于掩模21的表面21a是非晶质，因此能在表面21a上形成n-gan层32。
[0047]
将如此地形成半导体层31的基体基板11从外延装置取出。
[0048]
接下来，参考图5、图6来说明包含半导体元件1的半导体装置2的制造方法。图5是用于说明第一实施方式所涉及的半导体装置的制造方法的工序图。图6是用于说明第一实施方式所涉及的半导体装置的制造方法的截面图。步骤st21到步骤st27在进行步骤st11到步骤st12之后进行。
[0049]
在支承基板51贴上多个半导体元件1的半导体层31的一个表面31b(步骤st21)。更详细地，使支承基板51的一个表面51a和半导体层31的一个表面31b在对置的状态下贴上并进行接合。由此，在支承基板51的一个表面51a配置多个半导体元件1的半导体层31。
[0050]
在支承基板51的另一个表面51b形成欧姆电极61(步骤st22)。例如，按从近到远的顺序在支承基板51的另一个表面51b层叠铝、钛、镍、金，来形成欧姆电极61。
[0051]
通过湿式蚀刻来除去配置于基体基板11的掩模21(步骤st23)。
[0052]
对基体基板11和支承基板51施加外力，以使得将它们揭开，来将基体基板11从半导体层31的一个表面31b剥离(步骤st24)。外力例如通过超声波等施加。
[0053]
覆盖露出的带状的各半导体层31的另一个表面31a的周缘部来形成绝缘膜42(步骤st25)。
[0054]
在各半导体层31的另一个表面31a形成肖特基电极41(步骤st26)。
[0055]
在从绝缘膜42的开口42a露出的肖特基电极41的表面41a形成金属43(步骤st27)。
[0056]
如此地，在支承基板51上形成将多个半导体元件1并联或串联连接的半导体装置2。半导体装置2具备：多个半导体元件1，其具有包含给定的半导体材料的半导体层31、配置
于半导体层31的一个表面31b的欧姆电极61和配置于半导体层31的另一个表面31a的肖特基电极41；和支承基板51，其支承多个半导体元件1。进而，可以将多个半导体装置2的半导体元件1的肖特基电极41经由金属丝52连接。
[0057]
通过以上，由于掩模21的表面21a是不含相对于半导体层31成为施体的元素的材料，因此减少了自动掺杂，能在表面21a上形成n-gan层32。此外，由于掩模21的表面21a是非晶质，因此能在表面21a上形成n-gan层32。由此，能在使n-gan层32外延生长后，在n-gan层32上使n
+
gan层33外延生长。
[0058]
由此，由于能使n-gan层32的层叠方向的厚度比n
+
gan层33的层叠方向的厚度薄，因此能减少在半导体元件1以及半导体装置2的外延生长上花费的制造成本等。
[0059]
进而，由于能在n-gan层32上使n
+
gan层33外延生长，因此能提升半导体元件1以及半导体装置2的器件特性。
[0060]
掩模21包含alox，不含成为n型掺杂材料的si。由此，在外延生长时，能抑制掩模21的si被取入到结晶中的自动掺杂的发生。由此，所制造的半导体元件1例如能实现在功率器件的高耐压层中所需的10
16
/cm3量级以下的低浓度。
[0061]
[第二实施方式]
[0062]
使用图7来说明实施方式所涉及的半导体元件1、半导体装置2以及半导体元件1的制造方法。图7是用于说明第二实施方式所涉及的半导体元件的制造方法的截面图。半导体元件1、半导体装置2以及半导体元件1的制造方法的基本结构与第一实施方式的半导体元件1、半导体装置2以及半导体元件1的制造方法同样。在以下的说明中，对与第一实施方式同样的构成要素标注相同符号或对应的符号，省略其详细的说明。
[0063]
掩模21具有包含第一层211和位于比第一层211更靠近半导体层31一侧的位置的第二层212的多层。在本实施方式中，掩模21具有第一层211和第二层212这两层。第一层211包含第二材料，该第二材料包含成为给定的半导体材料中的施体或受体的元素。第一层211例如包含非晶质的sio2。第二层212包含第一材料，该第一材料不含成为给定的半导体材料中的施体或受体的元素。第二层212例如包含alox。第二层212的层叠方向的厚度可以比第一层211的层叠方向的厚度厚。第一层211的层叠方向的厚度可以为0.5μm以上且10μm以下。第二层212的层叠方向的厚度可以为10μm以上且30μm以下。
[0064]
通过以上，掩模21能减薄包含alox的第一层211的层叠方向的厚度。由此，能缩短形成掩模21的工序(步骤st11)所需的时间。能减少半导体元件1以及半导体装置2的制造成本。
[0065]
[第三实施方式]
[0066]
使用图8来说明实施方式所涉及的半导体元件1、半导体装置2以及半导体元件1的制造方法。图8是用于说明第三实施方式所涉及的半导体元件的制造方法的工序图。步骤st31、步骤st33与图3所示的步骤st11、步骤st12同样。
[0067]
掩模21中的靠近半导体层31一侧的表面21a将表面粗糙度形成得较粗。在步骤st31，可以对光滑地形成的表面21a进行加工，来使表面粗糙度粗糙。在步骤st31，可以直接使用将表面粗糙度形成得粗糙的表面21a。在此，说明对光滑地形成的表面21a进行加工来使表面粗糙度粗糙的情况。
[0068]
对在步骤st31形成的掩模21中的靠近半导体层31一侧的表面21a进行加工，来使
表面粗糙度粗糙(步骤st32)。
[0069]
由于掩模21的表面21a的表面粗糙度粗糙，在外延生长时阻碍结晶的生长。
[0070]
通过以上，通过靠近半导体层31一侧的表面21a的表面粗糙度粗糙，能在外延生长时使结晶合适地生长。
[0071]
[第四实施方式]
[0072]
使用图9来说明实施方式所涉及的半导体元件1、半导体装置2以及半导体元件1的制造方法。图9是用于说明第四实施方式所涉及的半导体元件的制造方法的工序图。步骤st41、步骤st43与图3所示的步骤st11、步骤st12同样。
[0073]
掩模21中的靠近半导体层31一侧的表面21a将平滑度较高地形成。在步骤st41，可以直接使用光滑地形成的表面21a。在步骤st41，可以对将表面粗糙度形成得粗糙的表面21a进行研磨，使其光滑。在此，说明对将表面粗糙度形成得粗糙的表面21a进行研磨来提高平滑度的情况。
[0074]
对在步骤st41形成的掩模21中的靠近半导体层31一侧的表面21a进行研磨，来提高平滑度(步骤st42)。
[0075]
通过提高掩模21的表面21a的平滑度，在外延生长时，原料气体等沿着表面21a顺畅地流动。
[0076]
通过以上，通过提高靠近半导体层31一侧的表面21a的平滑度，在外延生长时，能使结晶合适地生长。
[0077]
[第五实施方式]
[0078]
使用图10来说明实施方式所涉及的半导体元件1、半导体装置2以及半导体元件1的制造方法。图10是用于说明第五实施方式所涉及的半导体元件的制造方法的截面图。
[0079]
掩模21具有包含第一层211、位于比第一层211更靠近半导体层31一侧的位置的第二层212和位于比第二层212更靠近基体基板11的表面11a一侧的位置的第三层213的多层。在本实施方式中，掩模21具有第一层211、第二层212和第三层213这三层。
[0080]
第一层211包含非晶质的第一材料，该非晶质的第一材料包含成为给定的半导体材料中的施体或受体的元素。第一层211例如包含非晶质的sio2。第二层212包含非晶质的第一材料，该非晶质的第一材料不含成为给定的半导体材料中的施体或受体的元素。第二层212例如包含alox。第三层213包含非晶质的第三材料，该非晶质的第三材料不含成为给定的半导体材料中的施体或受体的元素。第一层211例如包含alox。
[0081]
通过以上，第三层213相对于基体基板11不会成为施体，能抑制对基体基板11的自动掺杂的发生。由此，能将基体基板11在其他半导体元件1的制造工序中容易地进行再利用。
[0082]
本技术所公开的实施方式能在不脱离发明的要旨以及范围的范围内变更。进而，本技术所公开的实施方式以及其变形例能适宜组合。
[0083]
例如，本技术所公开的实施方式可以运用于种种发光元件。
[0084]
为了完整且清晰地公开添附的权利要求所涉及的技术而关于特征性的实施方式进行了记载。但添附的权利要求并不应相对于上述实施方式，应构成为将该技术领域的本领域技术人员能在本说明书所示的基础的事项的范围内创作的全部变形例以及能代替的结构具体化。
[0085]
符号说明
[0086]1ꢀꢀ
半导体元件
[0087]2ꢀꢀ
半导体装置
[0088]
11
ꢀꢀ
基体基板(基板)
[0089]
11a
ꢀꢀ
表面
[0090]
21
ꢀꢀ
掩模
[0091]
21a
ꢀꢀ
表面
[0092]
22
ꢀꢀ
开口
[0093]
31
ꢀꢀ
半导体层
[0094]
31a
ꢀꢀ
另一个表面
[0095]
31b
ꢀꢀ
一个表面
[0096]
32
ꢀꢀ
n-gan层
[0097]
32a
ꢀꢀ
表面
[0098]
33
ꢀꢀn+
gan层
[0099]
33a
ꢀꢀ
表面
[0100]
41
ꢀꢀ
肖特基电极(第二电极)
[0101]
41a
ꢀꢀ
表面
[0102]
42
ꢀꢀ
绝缘膜
[0103]
43
ꢀꢀ
金属
[0104]
43a
ꢀꢀ
表面
[0105]
51
ꢀꢀ
支承基板
[0106]
51a
ꢀꢀ
表面
[0107]
61
ꢀꢀ
欧姆电极(第一电极)。