一种隔离栅沟槽型MOSFET器件及其制造方法与流程

一种隔离栅沟槽型mosfet器件及其制造方法
技术领域
1.本发明涉及的是一种隔离栅沟槽型mosfet器件及其制造方法，属于半导体技术领域。


背景技术：

2.随着半导体技术不断发展，芯片尺寸越来越小，操作电压也不断减小，因此对电源管理尤其是低压直流
‑
直流降压转换效率的要求也越来越高，这样高效率小体积开关模式电源就应运而生，这种功率mos器件的应用相当广泛，可普及到现代生活的每一个角落。比如在pc、笔记本电脑领域，同时在电动车、油电混合车(新能源车)、快速充电、无线充电等领域应用也正在快速兴起，几乎所有的这些领域都用到这种功率 mosfet器件，而沟槽型mosfet则是这个大家庭的重要成员。
3.众所周知，普通沟槽型mosfet器件的理想导通电阻为击穿电压平方的四倍，而且同时在高频应用时，普通沟槽型mosfet器件开关损耗也较大，目前普通功率沟槽mosfet器件的特性不断接近硅材料的极限；如果要进一步降低导通电阻，一方面可以使用电子迁移率更高或禁带宽度更宽的半导体材料如gaas、sic。但是基于目前的硅基板工艺，转移到gaas 或者sic上面临着各种工艺的难度挑战，而且这种gaas或者sic的晶片价格远远高于硅晶片。因此如何在目前基于硅晶片的普通沟槽型mosfet 工艺上，通过优化结构来进一步改善导通电阻与栅漏电容，是一项重要的研究。
4.相比于普通沟槽型mosfet，隔离栅沟槽型mosfet的制造工艺更为复杂，工艺稳定性控制更为严格,现有技术在制造沟槽上方的栅电极和沟槽底部的多晶硅电极之间的氧化层时，极易出现中间氧化层尖角(如图1 所示)和侧钩现象(如图11所示)，造成栅源反向漏电失效。


技术实现要素：

5.本发明提出的是一种隔离栅沟槽型mosfet器件及其制造方法，其目的旨在解决现有技术存在的上述问题，采用湿法刻蚀氧化层，能很好的生产出符合设计要求的栅电极、沟槽底部的多晶硅电极及中间氧化层；通过栅电极下方沟槽底部的多晶硅电极，可以大幅降低栅漏电容；当漏端加上反向偏压时，此多晶硅电极通过版图的设计与源端一起接地，可以形成更强的电场，进而增强横向耗尽的效应，进一步降低导通电阻。
6.本发明的技术解决方案：一种隔离栅沟槽型mosfet器件的制造方法，包括以下工艺步骤：
7.s1：提供衬底晶片，在衬底上长有外延层；
8.s2:在外延层上通过热炉管工艺及pecvd生长一层sin层和sio2硬膜层，通过版图设计，光刻定义出cell区、沟槽底部的多晶硅隔离栅连出区域、控制栅连出区域，对硬膜进行刻蚀，去除光阻后，以硬膜为掩膜层进行硅的深沟槽刻蚀，形成沟槽1、沟槽2、沟槽3；
9.s3：湿法刻蚀sin层，然后去除硬膜氧化层，使沟槽开口处sin向内缩，形成沟槽开
口处cd大于沟槽内部cd；
10.s4:用热氧化炉管工艺生长氧化膜，覆盖表面及沟槽侧壁及底部；
11.s5：进行多晶硅填充，填满整个沟槽且无空洞，对多晶硅表面进行 cmp研磨，使多晶硅表面平整；
12.s6:对多晶硅进行第一次刻蚀，刻蚀与硅表面齐平，然后通过光刻光阻将隔离栅连出区域部分进行遮挡；
13.s7：对多晶硅进行第二次刻蚀，刻蚀到沟槽内部，沟槽上部预留用来调节沟道长度的给控制栅的长度；
14.s8:以剩余多晶硅为掩膜整面湿法刻蚀厚氧化层，去除沟槽表面及上壁端多余的厚氧化层，采用过刻蚀的方式即刻蚀厚氧化层至其上表面与剩余的多晶硅上表面齐平后继续对厚氧化层进行刻蚀，最终使cell区和控制栅连出区的厚氧化层的上表面略低于沟槽底部多晶硅表面，去除光阻；
15.s9:填充沟槽上方的栅电极和沟槽底部的多晶硅电极之间的绝缘氧化层，填充时先使用hdpcvd，再使用sacvd填充上面的绝缘氧化层；
16.s10:cmp表面平整化，湿法去除硅表面sin层；
17.s11：绝缘隔离氧化层退火，退火条件为n2、环境1100℃/30min；
18.s12:为避免侧钩现象，预先把mase表面的残留氧化层去除干净，采用lhf溶液完全去除表面残留厚度的氧化膜；
19.s13:光刻光阻将隔离栅连出区遮挡，为避免侧钩现象，设计pr覆盖在硅表面的宽度大于绝缘隔离氧化层湿法刻蚀深度的3倍；
20.s14:湿法刻蚀绝缘隔离氧化层，预留厚度大于2500a，通过去除表面oxide及控制光阻遮挡隔离栅连出区的宽度消除侧钩现象，同时湿法刻蚀消除干法刻蚀表面尖角凸起现象；
21.s15：去除光阻之后，在沟槽侧壁形成栅氧化层；
22.s16：在沟槽中填入多晶硅形成多晶硅栅极层，并通过回刻使栅多晶硅界面略低于硅表面，离子注入形成体区及通过光刻进行源区离子注入，并分别进行推进；
23.s17：沉积氧化层形成绝缘介质层，孔刻蚀并填充金属分别形成源极金属层、隔离栅连出金属层、控制栅连出金属层，背金形成漏极金属层。
24.优选的，所述的s9中，填充绝缘氧化层厚度取决于沟槽底部多晶硅表面距离硅表面的距离，使用hdpcvd时根据填充厚度决定进行一步填充或多步填充，如果厚度大于20k，则采用多步填充。
25.优选的，所述的s12中，lhf溶液中氢氟酸与水比例1:50。
26.一种隔离栅沟槽型mosfet器件，是由一种隔离栅沟槽型mosfet器件的制造方法制造而成。
27.本发明的优点：结构及制造工艺设计合理，可以消除隔离栅连出区侧钩现象及沟槽上方的栅电极和沟槽底部的多晶硅电极之间的隔离氧化层的尖角凸起现象；可以大幅降低阻碍器件高速工作的栅、源、漏之间的寄生电容，并且隔离栅mosfet管的偏移区具有较高的掺杂浓度，也可以有效的降低导通电阻。
附图说明
[0028][0029]
图1是现有技术制造沟槽上方的栅电极和沟槽底部的多晶硅电极之间的氧化层时出现中间氧化层尖角的示意图。
[0030]
图2是本发明隔离栅沟槽型mosfet器件的制造方法步骤s2示意图。
[0031]
图3是本发明隔离栅沟槽型mosfet器件的制造方法步骤s3示意图。
[0032]
图4是本发明隔离栅沟槽型mosfet器件的制造方法步骤s4示意图。
[0033]
图5是本发明隔离栅沟槽型mosfet器件的制造方法步骤s5示意图。
[0034]
图6是本发明隔离栅沟槽型mosfet器件的制造方法步骤s6示意图。
[0035]
图7是本发明隔离栅沟槽型mosfet器件的制造方法步骤s7示意图。
[0036]
图8是本发明隔离栅沟槽型mosfet器件的制造方法步骤s8示意图。
[0037]
图9是本发明隔离栅沟槽型mosfet器件的制造方法步骤s9示意图。
[0038]
图10是本发明隔离栅沟槽型mosfet器件的制造方法步骤s10示意图。
[0039]
图11是现有技术制造沟槽上方的栅电极和沟槽底部的多晶硅电极之间的氧化层时出现侧钩现象的示意图。
[0040]
图12是本发明隔离栅沟槽型mosfet器件的制造方法步骤s14示意图。
[0041]
图13是本发明隔离栅沟槽型mosfet器件的制造方法步骤s15示意图。
[0042]
图14是本发明隔离栅沟槽型mosfet器件的制造方法步骤s16示意图。
[0043]
图15是本发明隔离栅沟槽型mosfet器件的制造方法步骤s17示意图。
具体实施方式
[0044]
下面结合实施例和具体实施方式对本发明作进一步详细的说明。
[0045]
一种隔离栅沟槽型mosfet器件的制造方法，包括以下工艺步骤：
[0046]
s1：提供衬底晶片(sub)，此晶片根据产品电压和导通电阻需求，在衬底上长有一定厚度及具有一定电阻率的外延层(drift region)，通常外延层也就是扩散区使用均一掺杂浓度时，其漂移区电场分布存在一定的不均匀性，这种不均匀性在低压40v以下的耐压还不是很明显，如果在中高压60v～200v时，本身因为要足够的耐压，所以外延层的厚度即漂移区的距离也会比较厚，此时如果还采用外延层均一掺杂时，电场分布会沿着源极到漏极这一较长的距离中呈现指数级的变化，电场强度的减小会造成电荷平衡效果的减弱，也就是降低导通电阻的效果变差，如果使用渐变的外延掺杂就可以有效改善在中高压应用中的电场分布情况。所以需要根据不同电压选择合适的外延层。
[0047]
s2:在外延层上通过热炉管工艺及pecvd生长一层sin层和sio2硬膜层(hardmask)，通过版图设计，光刻定义出cell区、沟槽底部的多晶硅隔离栅连出区域、控制栅连出区域，对硬膜进行刻蚀，去除光阻后，以硬膜为掩膜层进行硅的深沟槽刻蚀，如图2所示，形成沟槽1、沟槽2、沟槽3；
[0048]
s3：如图3所示，湿法刻蚀sin层，然后去除硬膜氧化层，使沟槽开口处sin向内缩，形成沟槽开口处cd大于沟槽内部cd，避免后续多晶硅填充形成空洞；
[0049]
s4:如图4所示，用热氧化炉管工艺生长氧化膜，覆盖表面及沟槽侧壁及底部，氧化膜厚度根据设计耐压而定；
[0050]
s5：如图5所示，多晶硅填充，要求填满整个沟槽且无空洞；对多晶硅表面进行cmp研磨，使多晶硅表面平整；
[0051]
s6:如图6所示，对多晶硅第一次刻蚀，刻蚀与硅表面齐平；然后通过光刻光阻将隔离栅连出区域部分进行遮挡；
[0052]
s7：如图7所示，对多晶硅进行第二次刻蚀，刻蚀到沟槽内部，深度视下方电荷平衡区域的长度要求而定，并且沟槽上部需要预留一定长度给控制栅，用来调节沟道长度；
[0053]
s8:如图8所示，以剩余多晶硅为掩膜整面湿法刻蚀厚氧化层，以去除沟槽表面及上壁端多余的厚氧化层，采用过刻蚀的方式对厚氧化层进行刻蚀并通过刻蚀时间来控制厚氧化层的过刻量，过刻蚀即刻蚀厚氧化层至其上表面与剩余的多晶硅上表面齐平后继续对厚氧化层进行刻蚀，最终使cell区和控制栅连出区的厚氧化层的上表面略低于沟槽底部多晶硅表面，去除光阻；
[0054]
s9:如图9所示，填充沟槽上方的栅电极和沟槽底部的多晶硅电极之间的绝缘氧化层，所填充绝缘氧化层厚度取决于沟槽底部多晶硅表面距离硅表面的距离，填充方法是先使用hdpcvd，根据填充厚度决定是一步填充还是多步填充，根据多次分组实验发现，一般厚度大于20k采用多步填充方法的效果会更好，再使用sacvd填充上面的绝缘氧化层。本专利使用hdpcvd+sacvd方法填充绝缘氧化层，hdpcvd是同步沉积与刻蚀的方法，能避免随着填充时间沟槽开口处cd会减小的情况，能够有效的避免所形成的底部绝缘隔离层中产生有空洞，避免栅电极和隔离多晶硅电极短接的情况。
[0055]
s10:如图10所示，cmp表面平整化，湿法去除硅表面sin层；
[0056]
s11：绝缘隔离氧化层退火，使膜层更致密，其退火条件n2、环境 1100℃/30min；
[0057]
s12:由于本专利后面的绝缘隔离氧化层是湿法刻蚀方法，其具有各向同性刻蚀特性，为了避免侧钩现象(如图11所示)，需预先把mase表面的残留氧化层去除干净，本专利使用lhf溶液(氢氟酸与水比例1:50)，该刻蚀液的速度稳定，能完全去除表面残留厚度的氧化膜。
[0058]
s13:光刻光阻将隔离栅连出区遮挡，由于本专利后面的绝缘隔离氧化层是湿法刻蚀方法，其具有各向同性刻蚀特性，为了避免侧钩现象(如图11所示)，需要设计pr覆盖在硅表面的宽度大于绝缘隔离氧化层湿法刻蚀深度的3倍；
[0059]
s14:如图12所示，湿法刻蚀绝缘隔离氧化层，其预留厚度需大于 2500a，通过上述去除表面oxide及控制光阻遮挡隔离栅连出区的宽度可以消除侧钩现象，同时湿法刻蚀也能消除干法刻蚀表面尖角凸起现象；
[0060]
s15：如图13所示，去除光阻之后，和传统mosfet工艺一样，在沟槽侧壁形成栅氧化层，其厚度根据耐压及阈值电压而定；
[0061]
s16：如图14所示，和传统mosfet工艺一样，在沟槽中填入多晶硅形成多晶硅栅极层，并通过回刻，使栅多晶硅界面略低于硅表面；离子注入形成体区及通过光刻进行源区离子注入，并分别进行推进；
[0062]
s17：如图15所示：沉积氧化层形成所述的绝缘介质层，孔刻蚀并填充金属分别形成源极金属层、隔离栅连出金属层、控制栅连出金属层，背金形成漏极金属层。
[0063]
以上所述各结构和工艺均为现有技术，本领域技术人员可使用任意可实现其对应功能现有设计。
[0064]
以上所述的仅是本发明的优选实施方式，应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。