叠层结构体以及包括其的半导体器件、半导体设备和电子设备、和制造叠层结构体的方法与流程

叠层结构体以及包括其的半导体器件、半导体设备和电子设备、和制造叠层结构体的方法
1.对相关申请的交叉引用
2.本技术要求2020年5月13日在韩国知识产权局提交的韩国专利申请no.10
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2020
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0057184的权益，将其公开内容全部引入本文中作为参考。
技术领域
3.本发明涉及叠层结构体以及包括其的半导体器件、半导体设备和电子设备、和制造叠层结构体的方法。


背景技术：

4.铁电体是如下的具有铁电性的材料：其可通过排列内部电偶极矩而保持自发极化，即使当没有从外部施加电场时亦然。换句话说，铁电体是如下的材料：其中极化强度(极化)值(或电场)半永久地保留在其中，即使在施加恒定的电压并且使电压恢复到零伏之后亦然。已经进行了研究以通过将这些铁电性质应用于半导体器件而改善电子器件的性能。例如，已经进行了在如下方面的研究：将其中铁电体的极化强度值相对于电压变化呈现出滞后的特性应用于存储器件。
5.另外，近来已经发表了关于如下的可能性的研究结果：如果铁电体在特定区域中具有负的电容并应用于晶体管，则亚阈值摆幅可下降到60mv/dec以下，60mv/dec为常规的基于硅的晶体管的理论极限值。出于该原因，正在进行研究以在低功率逻辑器件中利用铁电体。
6.此外，由于已经发现基于铪的氧化物具有铁电性，因此也已经进行了在半导体器件中使用基于铪的氧化物的研究。氧化铪被预期对于半导体器件的小型化是有用的，因为它对半导体工艺是友好的，并且具有铁电性，即使在具有几纳米厚度的非常薄的膜中亦然。


技术实现要素：

7.一种实例实施方式提供包括铁电体和反铁电体的叠层(堆)结构体及其制造方法。
8.另一实例实施方式提供包括所述叠层结构体的具有改善的滞后特性的半导体器件以及包括其的半导体设备和电子设备(器件)。
9.另一实例实施方式提供包括具有铪元素的浓度梯度的结晶金属氧化物层的叠层结构体。
10.另外的方面将部分地在随后的描述中阐明，且部分地将由所述描述明晰，或者可通过本公开内容的所呈现的实施方式的实践而获悉。
11.根据一个方面，叠层结构体可包括：基底(基材)；和在所述基底上的薄膜结构体。所述薄膜结构体可包括：平行于所述基底的第一反铁电层、平行于所述基底的第二反铁电层、和平行于所述基底的铁电层，所述铁电层在所述第一反铁电层和所述第二反铁电层之间。所述第一反铁电层和所述第二反铁电层的至少一个可覆盖所述铁电层的表面的80％或
更多。所述第一反铁电层和所述第二反铁电层可与所述铁电层直接接触。
12.所述铁电层、所述第一反铁电层、和所述第二反铁电层的至少一个可独立地包括氧化铪(hfo2)、氧化锆(zro2)、和铪
‑
锆氧化物(hf
x
zr1‑
x
o2，0<x<1)的至少一种。
13.所述铁电层可包括由hf
x
zr1‑
x
o2(0.2≤x<1)表示的铪
‑
锆氧化物。所述第一反铁电层和所述第二反铁电层各自可独立地包括氧化锆和由hf
x
zr1‑
x
o2(0<x<0.2)表示的铪
‑
锆氧化物的至少一种。所述铁电层的铪元素含量可大于所述第一反铁电层和所述第二反铁电层的一个或多个(两个)的铪元素含量。所述第一反铁电层和所述第二反铁电层的至少一个的铪元素相对于所述铁电层的铪元素的摩尔比在0至0.8的范围内。
14.所述铁电层的锆元素含量可小于所述第一反铁电层和所述第二反铁电层的任意一个或多个的锆元素含量。所述铁电层的锆元素相对于所述第一反铁电层和所述第二反铁电层的至少一个的锆元素的摩尔比在0至1的范围内。
15.所述铁电层、所述第一反铁电层和所述第二反铁电层的至少一个可包括一种或多种掺杂剂材料。所述掺杂剂材料可包括c、si、ge、sn、pb、al、y、la、gd、mg、ca、sr、ba、ti、zr、和hf的至少一种。所述铁电层中的掺杂剂材料的含量可小于所述第一反铁电层和所述第二反铁电层的至少一个中的掺杂剂材料的含量。所述铁电层可具有与基体材料的金属元素相比(相对于基体材料的金属元素)在0原子％至10原子％的范围内的掺杂剂材料的含量；以及所述第一反铁电层和所述第二反铁电层各自独立地可具有与基体材料的金属元素相比在4原子％至20原子％的范围内的掺杂剂材料的含量。
16.所述铁电层可包括斜方晶体结构，以及所述第一反铁电层和所述第二反铁电层可包括四方晶体结构。
17.所述第一反铁电层、所述铁电层、和所述第二反铁电层各自的厚度可独立地在0.1nm至10nm的范围内。所述第一反铁电层和所述第二反铁电层的至少一个相对于所述铁电层的厚度比可大于0且小于或等于10。
18.所述薄膜结构体可进一步包括顺电层。所述顺电层可在所述铁电层与所述第一反铁电层和所述第二反铁电层的至少一个之间，并且可包括如下的至少一种：氧化铝(al2o3)、氧化镧(la2o3)、氧化钇(y2o3)、和氧化硅(sio2)。
19.根据另一方面，叠层结构体可包括：基底；和在所述基底上的结晶金属氧化物层。所述结晶金属氧化物层包括氧化铪(hfo2)、氧化锆(zro2)、和铪
‑
锆氧化物(hf
x
zr1‑
x
o2，0<x<1)的至少两种。所述结晶金属氧化物层包括在厚度方向上顺序堆叠的第一表面层部分、中心部分和第二表面层部分，其中所述中心部分的铪元素含量大于所述第一表面层部分和所述第二表面层部分的一个或多个的铪元素含量。
20.所述叠层结构体和所述半导体器件可通过包括如下的制造方法制造：在基底上形成第一非晶层；在所述基底上形成第二非晶层；在所述基底上形成第三非晶层；将所述第一非晶层退火以形成第一反铁电层；将所述第二非晶层退火以形成铁电层；和将所述第三非晶层退火以形成第二反铁电层。
21.所述第一反铁电层、所述铁电层和所述第二反铁电层可平行于所述基底形成。所述第一非晶层、所述第二非晶层、和所述第三非晶层可在所述基底上在所述基底上的厚度方向上顺序地形成。
22.所述叠层结构体可通过同时进行如下的两个或更多个制造：将所述第一非晶层退
火、将所述第二非晶层退火、和将所述第三非晶层退火。
23.电容器可通过在所述第二反铁电层上进一步提供电极的方法制造，其中所述基底包括导体。
24.场效应晶体管可通过在所述第二反铁电层上进一步提供电极而制造，其中所述基底包括半导体材料。此外，可在所述基底上进一步形成源极和漏极。
附图说明
25.由结合附图考虑的以下描述，本公开内容的一些实施方式的以上和其它方面、特征和优势将更明晰，其中：
26.图1和2为显示根据一些实例实施方式的半导体器件(场效应晶体管)的示意图；
27.图3a为施加到实例铁电体的电场e和极化强度p之间的关系的示意图，并且图3b为实例铁电体的电荷q和能量u之间的关系的示意图；
28.图4a为施加到电介质的电场e和极化强度p之间的关系的示意图，并且图4b为电介质的电荷q和能量u之间的关系的示意图；
29.图5为概念性地显示使用铁电体和电介质的电容匹配的图；
30.图6a为施加到反铁电体的电场e和极化强度p之间的关系的示意图，并且图6b为反铁电体的电荷q和能量u之间的关系的示意图；
31.图7为概念性地显示使用铁电体和反铁电体的电容匹配的图；
32.图8为显示根据实例实施方式的半导体器件(场效应晶体管)的示意图；
33.图9a和9b为显示根据实例实施方式的半导体器件(场效应晶体管)的示意图；
34.图10a和10b为显示根据实例实施方式的半导体器件(场效应晶体管)的示意图；
35.图11为显示根据实例实施方式的半导体器件(电容器)的示意图；
36.图12a说明包括半导体器件和电容器的存储器件的存储单元的电路构造；
37.图12b为显示根据实例实施方式的半导体设备的示意图；
38.图12c为根据实例实施方式的沟槽电容器型动态随机存取存储器(dram)的结构；
39.图13和14为示意性地显示可应用于根据一些实例实施方式的电子设备的电子器件结构的概念图；以及
40.图15和16为显示根据一些实例实施方式的叠层结构体的示意图。
具体实施方式
41.现在将对一些实例实施方式详细地进行介绍，其实例说明于附图中，其中相同的附图标记始终指的是相同的元件。在这点上，本实施方式可具有不同的形式并且不应被解释为限于本文中阐明的描述。因此，下面仅通过参考附图描述实施方式以说明方面。如本文中使用的，术语“和/或”包括相关列举项目的一个或多个的任何和全部组合。表述例如“的至少一个(种)”当在要素列表之前或之后时，修饰整个要素列表且不修饰所述列表的单独要素。
42.在本说明书中使用的术语仅用于描述具体实施方式，而不意图限制技术精神。被描述为“上部”或“下部”的内容可包括以接触的方式直接在上方/下面/左边/右边的那些、以及以非接触的方式在上方/下面/左边/右边的那些。
43.单数形式的术语可包括复数形式，除非另外指明。术语“包括”或“具有”意图表示，除非明确地相反陈述，否则存在本说明书中描述的特征、数字、步骤、动作、组件、部件、组分、材料、或其组合，且因此应理解，不预先排除一个或多个另外的特征或数字、步骤、操作、组件、部件、组分、材料、或其组合。
44.术语例如“第一”、“第二”、和“第三”可用来描述各种组件，但是仅用来使一个组件区别于另外的组件，且组件的顺序和类型未被限制。另外，术语例如“单元”、“装置”、和“模块”是指执行至少一个功能或操作的综合性配置的单元，并且其可以硬件或软件、或者硬件和软件的组合实施。
45.在如本文中使用的表述“所述第一反铁电层和所述第二反铁电层的至少一个覆盖所述铁电层的表面的80％或更多”以及其它类似表述中，术语“覆盖”涵盖以下情况：(1)所述第一反铁电层和所述第二反铁电层的至少一个直接接触所述铁电层的表面，和(2)在所述第一反铁电层和所述第二反铁电层的至少一个与所述铁电层之间存在中间层(例如，顺电层)，且因此，所述第一反铁电层和所述第二反铁电层的至少一个与所述铁电层重叠，而不与所述铁电层直接接触。
46.下文中，将参照附图详细地描述实例实施方式。在下面的图中，相同的附图标记是指相同的组件，并且为了清楚和方便，图中的各组件的尺寸(层的厚度、宽度、面积等)可被放大。同时，下面描述的实施方式仅为示例性的，且由这些实施方式进行的各种变型是可能的。
47.根据一些实例实施方式，可提供包括铁电体和反铁电体的半导体器件以及包括其的电子器件(设备)。所述半导体器件可为非存储器件，且可包括例如场效应晶体管、电容器、或其组合结构，但不限于此。所述半导体器件可用于多种电子器件中。这样的电子器件与常规的器件相比可在效率、速度和功耗方面具有优势。
48.图1和2为示意性地显示根据一些实例实施方式的场效应晶体管的示意图。参照图1和2，场效应晶体管d10和d20可包括基底100、在基底100上的栅电极300、以及在基底100和栅电极300之间的薄膜结构体200。基底100可包括源极120和121以及漏极130和131，并且所述薄膜结构体可具有铁电和反铁电性质。所述场效应晶体管可为逻辑开关器件。例如，所述逻辑开关器件可表示与存储器件(例如，存储晶体管)相反的概念，可具有非存储(非记忆)特性，并且可为用于非存储导通/关断的开关器件。
49.基底100可包括半导体材料(例如，si、ge、sige、和/或iii
‑
v半导体)并且可以多种形式实施。例如，基底100可包括绝缘体上锗(goi)基底和/或绝缘体上硅(soi)基底。
50.基底100可包括源极120和121以及漏极130和131、以及电连接至源极120和121以及漏极130和131的沟道110和111。源极120和121可电连接至沟道110和111的一端，并且漏极130和131可电连接至沟道110和111的另一端。例如，源极120和121可接触沟道110和111的第一端，而漏极130和131接触沟道110和111的第二端。
51.参照图1，沟道110可被包括在基底区域101中，并且可在基底100中在源极120和漏极130之间。源极120和漏极130可通过将杂质注入到基底100的不同区域中而形成。例如，基底区域101可包括半导体材料，并且源极120和漏极130可为掺杂有与基底区域101不同的杂质的所述半导体材料的区域。源极120和漏极130中的杂质可具有与基底区域101不同的电荷，和/或源极120和漏极130可具有与所述基底区域不同的杂质浓度。例如，基底区域101可
为p型半导体，并且源极120和漏极130可包括n型掺杂剂。替代地，基底区域101可为n型半导体，并且源极120和漏极130可包括p型掺杂剂。源极120、沟道110和漏极130可包括基底材料作为基体材料。
52.另外，参照图2，沟道111可包括与基底区域101分离的材料层(例如，薄膜)。沟道111可具有半导体性质。例如，除了半导体材料例如si、ge、sige、和iii
‑
v族半导体之外，沟道111还可包括氧化物半导体、氮化物半导体、氧氮化物半导体、二维(2d)材料、量子点、有机半导体、和/或其组合。例如，所述氧化物半导体可包括ingazno等，所述2d材料可包括过渡金属二硫属化物(tmd)和/或石墨烯，并且所述量子点可包括胶体量子点(胶体qd)、纳米晶体结构等。源极121和漏极131可包括导电材料。例如，源极121和漏极131可各自独立地包括金属、金属化合物、和/或导电聚合物。
53.栅电极300可在基底100上并且与基底100间隔开，并且可面对沟道110和111。栅电极300可具有约1兆欧/
□
(mω/sq)或更小的薄层电阻。栅电极300可包括金属、金属氮化物、金属碳化物、多晶硅、和/或其组合。例如，所述金属可包括铝(al)、钨(w)、钼(mo)、钛(ti)、和/或钽(ta)；所述金属氮化物可包括氮化钛(tin)和/或氮化钽(tan)；以及所述金属碳化物可包括掺杂有铝和/或硅的金属碳化物(例如，tialc、taalc、tisic、和/或tasic。栅电极300可包括其中多种材料堆叠的结构体。例如，栅电极300可包括金属氮化物层/金属层例如tin/al的叠层结构体和/或金属氮化物层/金属碳化物层/金属层例如tin/tialc/w的叠层结构体。栅电极300还可包括氮化钛(tin)和/或钼(mo)，并且以上实例可以多种修改的形式使用。
54.薄膜结构体200可在基底100和栅电极300之间。例如，薄膜结构体200可形成于沟道110和111上，和/或栅电极300可形成于薄膜结构体200上。薄膜结构体200可包括第一反铁电层210、与第一反铁电层210间隔开的第二反铁电层230、以及在第一反铁电层210和第二反铁电层230之间的铁电层220。第一反铁电层210和第二反铁电层230可包括反铁电体且可具有反铁电性质，并且铁电层200可包括铁电体且可具有铁电性质。第一反铁电层210、铁电层220和第二反铁电层230可例如在所述薄膜的厚度方向上顺序地布置，并且平行于基底100和/或栅电极300层叠。薄膜结构体200可与栅电极300一起形成栅极叠层体。
55.如上所述，铁电体在特定操作(运行)区域中可具有负的电容，并且当将铁电体应用于晶体管的栅极叠层体时，它可降低晶体管的亚阈值摆幅值ss。然而，因为对于电压变化的极化强度值具有滞后，所以当将铁电体应用于逻辑器件例如逻辑晶体管时，可添加用于控制该滞后的结构。
56.对于滞后控制，可使用铁电体和电介质进行电容匹配。图3a为施加到实例铁电体的电场e和极化强度p之间的关系的示意图，并且图3b为实例铁电体的电荷q和能量u之间的关系的示意图。另外，图4a为施加到实例电介质材料的电场e和极化强度p之间的关系的示意图，并且图4b为实例电介质材料的电荷q和能量u之间的关系的示意图。参照图3b，铁电体的电荷q对能量u的图具有两个阱。所述两个阱形状对应于两个稳定的极化状态，并且该图形状表示滞后行为。
57.图5为当使用铁电体和不具有反铁电性质的电介质进行电容匹配时在电荷q和能量u之间的关系的示意图。如所显示的，通过电容匹配消除了滞后，并且可出现相对宽的u形图。然而，在该情况下，因为使用具有低的介电常数的电介质，所以当将所述电介质应用于
晶体管的栅极叠层体时，所述栅极的效率可降低。
58.然而，根据实例实施方式，可使用铁电体和反铁电体进行电容匹配。图6a为施加到实例反铁电体的电场e和极化强度p之间的关系的示意图，并且图6b为反铁电体的电荷q和能量u之间的关系的示意图。图7为概念性地显示使用铁电体和反铁电体的电容匹配的图。如图6b中所示，反铁电体的电荷q对能量u的图具有与铁电体的图不同的曲线。因此，如图7中所示，可使用铁电体和反铁电体进行电容匹配，并且电荷q和能量u之间的关系示出为u形图，而不是两个阱形状的图，且因此，电容匹配的铁电体和反铁电体可不呈现出滞后行为。
59.包括铁电体和反铁电体的薄膜结构体还可具有比包括铁电体和电介质材料的薄膜结构体低的内部极化强度值。不受任何特定理论的束缚，铁电体和电介质材料的组合可包括不相似的材料，例如氧化铪和氧化硅。由于材料上的这些不相似性，可由于在铁电体和电介质材料之间的界面处的界面陷阱而发生界面极化。与铁电体和电介质材料不同，因为铁电体和反铁电体可包括相似的材料例如氧化铪、氧化锆、和/或铪
‑
锆氧化物，所以存在较低的由于在铁电体和反铁电体之间的界面处的界面陷阱所致的界面极化的可能性。另外，反铁电体可具有典型电介质的介电常数的约10倍高的介电常数，且因此，当应用于晶体管的栅电极时可不降低栅极效率。
60.另外，当将包括铁电体和反铁电体的薄膜结构体应用于半导体器件时，所述半导体器件的亚阈值摆幅值可降低。参照图6a和6b，所述反铁电体是如下的材料：其在不存在电场的情况下不具有自发极化态，但是当存在在阈值强度处或高于阈值强度的电场时呈现出类似于铁电体的电学性质。例如，尽管铁电体即使在不存在外部电场的情况下也通过偶极子呈现出自发极化，并且极化强度方向可通过外部电场而在畴单元(domain unit)中变化，但是反铁电体可不呈现出自发极化或者呈现出低(例如，接近0)的自发极化，因为在不存在电场的情况下相邻的偶极子具有相反的方向，和/或因为不存在偶极子。然而，当存在在阈值强度处或高于阈值强度的电场时，反铁电体可像铁电体一样具有自发极化，并且极化强度方向可在畴单元中变化。因此，当向半导体器件施加电压时，通过在对铁电体和反铁电体两者进行畴切换时产生的电压放大，器件的亚阈值摆幅值ss可进一步降低。
61.再次参照图1和2，铁电层220可在两个反铁电层(例如，第一和第二反铁电层210和230)之间。第一和第二反铁电层210和230的表面可与铁电层220接触。例如，第一反铁电层210可与铁电层220的下表面接触，并且第二反铁电层230可与铁电层220的上表面接触。第一和第二反铁电层210和230可覆盖所述铁电层的80％或更多。例如，第一和第二反铁电层210和230可覆盖铁电层220的上表面和/或下表面的85％或更多、90％或更多、95％或更多、98％或更多、或者100％。如上所述，可通过控制在铁电层220的表面处的界面而减少铁电层220的极化滞后。铁电层220可具有退极化场，并且所述退极化场可在与铁电体的自发极化相反的方向上。所述退极化场可取决于在铁电层220和外部之间的界面而改变。当第一和第二反铁电层210和230在铁电层220上时，随着覆盖铁电层220的第一和第二反铁电层210和230的比例(即，铁电层220被第一和第二反铁电层210和230覆盖的表面积的比例)增加，铁电层220的退极化场增加，使得总极化强度值可降低并且滞后可减少。在其中铁电层220和栅电极300接触的对比场效应晶体管中，与图1和2的场效应晶体管d10和d20不同，由于铁电层220从栅电极300接收电荷补偿，因此可保持铁电体的自发极化。通过覆盖铁电层220的第一和第二反铁电层210和230的比率，可控制来自栅电极300的电荷补偿。例如，随着所述比
率增加，总极化强度值可降低并且滞后可减少。
62.因此，如图1和2中所示，包括堆叠的第一反铁电层210、铁电层220和第二反铁电层230的薄膜结构体200可在具有畴切换效应、最大化的电压放大效应、和减少的滞后的器件中实施。例如，可实施包括薄膜结构体200的半导体器件，薄膜结构体200在根据外部施加电压vg的电流i的变化中基本上没有滞后。例如，在电压对电流曲线i
‑
vg曲线中在1v的运行电压下场效应晶体管可具有10mv或更小的滞后窗口。
63.图8为显示根据实例实施方式的半导体器件d30(例如，场效应晶体管)的示意图。参照图8，介电层400可被进一步包括在沟道110和薄膜结构体200之间。介电层400可配置为抑制和/或防止电泄漏。介电层400的厚度可为0.1nm或更大、0.3nm或更大、或者0.5nm或更大，和/或可为5nm或更小、4nm或更小、3nm或更小、2nm或更小、或者1nm或更小。介电层400可包括顺电和/或高k电介质(介电)材料(例如，氧化硅、氮化硅、氧化铝、氧化铪、氧化锆等)和/或2d绝缘体(例如，六方氮化硼(h
‑
bn))。例如，介电层400可包括氧化硅(sio2)、氮化硅(sin
x
)等。介电层400还可包括如下的至少一种：氧化铪(例如，hfo2)、氧化铪硅(例如，hfsio4)、氧化镧(例如，la2o3)、氧化镧铝(例如，laalo3)、氧化锆(例如，zro2)、氧化锆硅(例如，zrsio4)、氧化钽(例如，ta2o5)、氧化钛(例如，tio2)、氧化锶钛(例如，srtio3)、氧化钇(例如，y2o3)、氧化铝(例如，al2o3)、红色氧化钪钽(例如，pbsc
0.5
ta
0.5
o3)、红色铌酸锌(例如，pbznnbo3)等。介电层400还可包括金属氧氮化物例如氧氮化铝(例如，alon)、氧氮化锆(例如，zron)、氧氮化铪(例如，hfon)、氧氮化镧(例如，laon)、氧氮化钇(例如，yon)等，硅酸盐例如zrsion、hfsion、ysion、lasion等，以及铝酸盐例如zralon、hfalon等。
64.参照图8，导电层500可在沟道110和薄膜结构体200之间。导电层500可具有约1mω/sq或更小的薄层电阻。导电层500可为浮置电极，并且可包括金属和/或金属化合物。
65.场效应晶体管d10、d20和d30虽然被示出为沟道上1栅极晶体管，但是可以多种形式和/或构造实施。例如，场效应晶体管d10、d20和d30可包括二维和/或三维构造。例如，所述场效应晶体管可具有沟道上1栅极形式(例如，平面fet)、沟道上3栅极形式(例如，鳍式fet(fin
‑
fet))、和/或沟道上4
‑
栅极形式(例如，全环绕栅极fet(gate
‑
all
‑
around
‑
fet))。
66.图9a为显示根据实例实施方式的半导体器件(场效应晶体管)的示意图，并且图9b为沿着图9a的线a
‑
a'所取的横截面图。参照图9a和9b，所述半导体器件可为fin
‑
fet d40并且包括源极120、漏极130、以及在其间的沟道110或111。沟道110可被包括作为基底的一部分，和/或沟道111可包括在基底上的材料层(例如，薄膜)。沟道110和/或111可具有鳍形状。栅电极300可在基底100上跨越所述鳍形状。沟道110或111可在其中所述鳍形状与栅电极300相交的区域中形成。包括铁电层220以及反铁电层210和230的薄膜结构体200可在沟道110或111与栅电极300之间，并且第一反铁电层210、铁电层220和第二反铁电层230可顺序地布置成围绕沟道110和/或111的鳍形状。例如，栅电极300、第一反铁电层210、铁电层220、和/或第二反铁电层230可覆盖鳍结构的侧壁和上表面。
67.图10a为显示根据实例实施方式的半导体器件(场效应晶体管)的示意图，并且图10b为沿着图10a的线b
‑
b'所取的横截面图。参照图10a和10b，所述半导体器件可为全环绕栅极fet d50并且包括源极120、漏极130和在其间的沟道111。沟道111可具有线、片等形式。源极120、漏极130和沟道111可与基底区域101分开设置。栅电极300可与源极120、漏极130和沟道111相交并且围绕它们。沟道111可形成在被栅电极300围绕的区域中。包括第一反铁
电层210、铁电层220和第二反铁电层230的薄膜结构体200可在沟道111和栅电极300之间。第一反铁电层210、铁电层220和第二反铁电层230可顺序地围绕沟道111。
68.图11为示意性地显示根据实例实施方式的电容器的示意图。参照图11，电容器d60可包括第一电极600、面对第一电极600且与第一电极600分开的第二电极700、以及在第一电极600和第二电极700之间的薄膜结构体200。薄膜结构体200可包括铁电层220以及反铁电层210和230。第一电极600和第二电极700可分别称为下部电极和上部电极。薄膜结构体200可包括第一反铁电层210、面对第一反铁电层210并且与第一反铁电层210分开的第二反铁电层230、以及在第一反铁电层210和第二反铁电层230之间的铁电层220。第一反铁电层210、铁电层220和第二反铁电层230可在所述薄膜的厚度方向上顺序地布置成平行于第一电极600和/或第二电极700。
69.第一电极600和第二电极700可具有约1mω/sq或更小的薄层电阻，并且可包括相同的材料或不同的材料。例如，第一电极600和第二电极700各自可独立地包括如下的至少一种：tin、tan、ti、ta、ticn、tisin、wsin、tialn、taaln、tialcn、tiw、rutin、rucn、pt、au、mo、和al。作为具体实例，第一电极600和第二电极700可各自独立地包括tin和/或mo。第一电极600和第二电极700各自的厚度可为约1nm或更大和/或约20nm或更小，例如第一电极600和第二电极700的厚度可在1nm和20nm之间。
70.所述电容器可基本上不呈现出滞后行为。例如，在根据外部电场的极化强度变化中，所述电容器可具有约1mv/cm或更小的矫顽电场。
71.场效应晶体管和所述电容器可电连接以形成半导体设备d70。半导体设备d70可具有存储特性，并且可为例如dram。
72.图12a说明包括半导体器件和电容器的存储器件的存储单元的电路构造。图12b为显示根据实例实施方式的半导体设备的示意图。图12c为根据实例实施方式的沟槽电容器型动态随机存取存储器(dram)的结构。
73.参照图12a，半导体设备d70可被包括在存储器件中作为存储单元并且可包括晶体管d61和电连接到例如晶体管d61的源极120的电容器d60。所述存储器件可包括多条位线和多条字线，并且可进一步包括多个所述存储单元。各字线可电连接到晶体管d61的栅电极300，并且各位线可电连接到晶体管d61的漏极130。电容器d60的电极可连接到例如电压控制器(未示出)。例如，参照图12b，半导体设备d70可包括：电容器d60，其包括铁电层220以及反铁电层210和230；和场效应晶体管d61，其通过接触件62电连接到电容器d60。电容器d60的第一和第二电极600和700之一以及晶体管d61的源极120和漏极130之一可通过接触件62电连接。接触件62可包括导电材料例如钨、铜、铝、多晶硅等。
74.场效应晶体管d61可包括：基底100，其包括源极120、漏极130、和沟道110；以及面对沟道110的栅电极300。介电层410可在基底100和栅电极300之间。图12b的场效应晶体管d61显示不包括薄膜结构体200的实例，但是所述场效应晶体管也可包括如图1、2、8、9a
‑
9b、和10a
‑
10b中所示的薄膜结构体200。例如，所述场效应晶体管可为场效应晶体管d10、d20、d30、d40、和/或d50之一。源极120、漏极130、沟道110、基底100和栅电极300可与以上描述的那些相同，并且介电层410可为以上描述的介电层400。
75.电容器d60和场效应晶体管d61的布置可多样地改变。例如，电容器d60可设置在基底100上或者可为嵌入基底100中的结构。参照图12c，在半导体基底100上，可用场氧化物膜
821限定器件隔离区域，并且栅电极300以及源极/漏极杂质区域120和130可形成于所述器件隔离区域中。介电层410可形成在栅电极300和半导体基底100之间。氧化物膜可作为层间绝缘膜824形成。不是沟槽的区域可用沟槽缓冲层封盖，并且漏极区域130的一部分可为开放的以形成接触部分。
76.沟槽可形成在层间绝缘膜824的侧壁中，并且侧壁氧化物膜825可形成在所述沟槽的整个侧壁之上。侧壁氧化物膜825可补偿由蚀刻形成沟槽引起的半导体基底中的损坏，并且可用作在半导体基底100和第一电极600之间的介电膜。漏极区域130的除了漏极区域的靠近栅电极300的其它部分之外的部分的侧壁部分可全部暴露。
77.可通过杂质注入而在所述漏极区域的侧壁部分中形成pn结(未示出)。沟槽可形成于漏极区域130中。沟槽的靠近栅极的侧壁可直接接触漏极区域130，并且可通过向漏极区域中的另外的杂质注入而形成pn结。
78.第一电极600可形成在层间绝缘膜824的部分、暴露的漏极区域130、和沟槽中的侧壁氧化物膜825的表面上。除了漏极区域130的靠近栅电极300的部分之外，第一电极600可接触与沟槽的上部侧壁接触的整个漏极区域130。接着，可沿着第一电极600的上表面形成薄膜结构体200作为电容介电膜，并且可在其上形成作为第二电极700的多晶层，由此完成沟槽电容器型dram。尽管示出为在仅电容介电膜中包括薄膜结构体200，但是介电层(栅极绝缘膜)410、电容介电膜、和/或层间绝缘膜824的任一个例如可包括如上所述的薄膜结构体200的实施方式。
79.所述半导体器件和所述半导体设备可应用于多种电子设备。例如，以上描述的场效应晶体管、电容器、和/或其组合可作为逻辑器件和/或存储器件应用于多种电子设备中。根据实施方式的半导体器件可以低的功率驱动，并且因此，可满足电子器件的小型化和集成化的需求。所描述的半导体器件和半导体设备可例如用于电子设备例如移动设备、计算机、笔记本、传感器、网络设备和神经形态设备中的算术运算、程序执行、临时数据维护等。根据一些实例实施方式的半导体器件和半导体设备对于其中数据传输容量大并且数据传输连续地进行的电子设备可为有用的。
80.图13和14为示意性地显示可应用于根据一些实例实施方式的电子设备的电子器件结构的概念图。
81.参照图13，电子器件结构1000可包括存储单元1010、算术逻辑单元(alu)1020、和控制单元1030。存储单元1010、alu 1020和控制单元1030可彼此电连接。在实例实施方式中，电子器件结构1000可作为包括存储单元1010、alu 1020和控制单元1030的单芯片实施。例如，存储单元1010、alu 1020和控制单元1030可通过从片上互连到金属线而直接彼此连接。存储单元1010、alu 1020和控制单元1030可单片集成在一个基底上以形成一个芯片。输入/输出设备2000可连接到电子器件结构1000(芯片)。在另一实例实施方式中，存储单元1010、alu 1020和控制单元1030可作为经由总线(未示出)通信耦接在一起的单独的组件实施。
82.存储单元1010、alu 1020和控制单元1030可各自独立地包括以上描述的半导体器件(场效应晶体管、电容器、和/或类似物)。例如，alu 1020和控制单元1030可各自独立地包括以上描述的场效应晶体管，并且存储单元1010可包括以上描述的电容器、场效应晶体管、和/或其组合。存储单元1010可包括主存储器和高速缓冲存储器二者。电子器件结构1000
(芯片)可为片上存储器处理单元。
83.参照图14，高速缓冲存储器1510、alu 1520和控制单元1530可构成中央处理器(cpu)1500。高速缓冲存储器1510可为静态随机存取存储器(sram)，并且可包括以上描述的场效应晶体管d10
‑
d50之一。与cpu 1500分开地，可提供主存储器1600和辅助存储器1700。主存储器1600可为动态随机存取存储器(dram)并且可包括以上描述的晶体管d10
‑
d50和/或电容器d60。
84.在一些实例实施方式中，所述电子器件结构可以如下的形式实施：其中计算单元器件和存储单元器件在一个芯片中彼此邻近，而没有子单元的区别。
85.图15和16为显示根据一些实例实施方式的叠层结构体的示意图。下文中，将详细描述以上描述的薄膜结构体的构造和组成。具体地，参照图15，叠层结构体t10可包括：在基底10上的第一反铁电层21、面对第一反铁电层21并与第一反铁电层21分开的第二反铁电层23、以及在第一反铁电层21和第二反铁电层23之间的铁电层22。第一反铁电层21和第二反铁电层23可分别与铁电层22的底表面和顶表面接触，并且可布置成覆盖铁电层22的相应表面的80％或更多、85％或更多、90％或更多、95％或更多、98％或更多、或100％。另外，第一反铁电层21、铁电层22和第二反铁电层23可在所述薄膜的厚度方向上顺序地布置成平行于基底10。当将叠层结构体t10应用于半导体器件时，基底10可为所述半导体器件的组件之一。例如，当将叠层结构体t10应用于场效应晶体管d10、d20、d30、d40和d50时，基底10可为半导体基底100、栅电极300、沟道110和111、介电层400、和/或导电层500。另外，当将叠层结构体t10应用于电容器d60时，基底10可为第一电极600或第二电极700之一。
86.铁电层22包括铁电体。如上所述，即使在不存在外部电场的情况下，铁电体也具有自发极化，并且在电荷q对能量u的关系中具有两个稳定的极化状态(见图3b)。
87.第一反铁电层21和第二反铁电层23包括反铁电体。第一反铁电层21和第二反铁电层23的反铁电体可相同或不同。如上所述，反铁电体在不存在电场的情况下不具有自发极化状态，但是在其中存在具有阈值的电场的状态下可呈现出与铁电体相似的电学性质。因此，反铁电体在电场e和极化强度p之间的关系中可具有两个滞后回线(电滞回线)(见图6a)。
88.根据一种实例实施方式，铁电体和反铁电体可包括氧化铪(hfo2)、氧化锆(zro2)、铪
‑
锆氧化物(hf
x
zr1‑
x
o2，0<x<1)、和/或其组合。这些金属氧化物可呈现出铁电或反铁电性质，即使在几纳米水平的非常薄的膜中亦然，并且可应用于现有的基于硅的半导体器件工艺，使得高的大规模生产率是可能的。
89.所述铁电体和反铁电体可根据组成、掺杂元素的类型和/或比率、和/或晶体结构来分类。例如，铁电性和反铁电性可取决于所述金属氧化物的组成而改变，并且即使基体材料(例如所述金属氧化物)的组成相同，铁电性和反铁电性也可取决于晶体结构和/或掺杂剂材料的类型和/或比率而改变。这里，可根据本领域中已知的方法测量各元素的类型和含量。例如，可使用x射线光电子能谱法(xps)、俄歇电子能谱法(aes)、电感耦合等离子体(icp)等测定铁电体和反铁电体中的元素的组成和/或排布(配置)。
90.在一些实例实施方式中，铁电层22的铪元素含量可大于第一反铁电层21和/或第二反铁电层23的铪元素含量。例如，第一反铁电层21和/或第二反铁电层23的铪元素对铁电层22的铪元素的摩尔比可独立地为0或更大、0.05或更大、0.1或更大、0.15或更大、0.2或更
大、和/或0.3或更大。第一反铁电层21和/或第二反铁电层23的铪元素对铁电层22的铪元素的摩尔比也可为小于1、0.8或更小、0.7或更小、和/或0.6或更小。另外，在一些实例实施方式中，铁电层22的锆元素含量可小于或等于第一反铁电层21和/或第二反铁电层23的锆元素含量。例如，铁电层22的锆元素含量相对于第一反铁电层21和/或第二反铁电层23的锆元素含量的摩尔比可在0至1的范围内。例如，第一反铁电层21或第二反铁电层23的锆元素对铁电层22的锆元素的摩尔比可独立地为1或更大、1.1或更大、1.2或更大、和/或1.5或更大。第一反铁电层21或第二反铁电层23的锆元素对铁电层22的锆元素的摩尔比也可独立地为100或更小、75或更小、60或更小、50或更小、40或更小、30或更小、25或更小、20或更小、或者10或更小。
91.铁电层22可包括铪
‑
锆氧化物。所述铪
‑
锆氧化物可由hf
x
zr1‑
x
o2(0.2≤x<1.0)表示。例如，铁电层22的铪元素含量x可为0.25或更大、0.3或更大、或者0.4或更大。铁电层22的铪元素含量x也可小于0.95、小于0.9、小于0.8、小于0.7、或小于0.6。另外，第一反铁电层21和第二反铁电层23可各自独立地包括氧化锆和/或由hf
x
zr1‑
x
o2(0<x<0.2)表示的铪
‑
锆氧化物。例如，第一反铁电层21和第二反铁电层23各自独立地具有0.01或更大、0.03或更大、0.05或更大、和/或0.08或更大、和/或0.18或更小、0.15或更小、0.12或更小、和/或0.1或更小的铪元素含量x。第一反铁电层21和/或第二反铁电层23也可包括具有0的铪元素含量x的氧化锆。
92.另外，铁电层22以及反铁电层21和23可各自独立地包括氧化铪(hfo2)、氧化锆(zro2)、铪
‑
锆氧化物(hf
x
zr1‑
x
o2，0<x<1.0)、和/或其组合(例如，作为基体材料)，并且可进一步包括掺杂剂材料(例如，c、si、ge、sn、pb、al、y、la、gd、mg、ca、sr、ba、ti、zr、和/或hf的至少一种)。铁电层21的掺杂剂材料含量可小于第一反铁电层21和/或第二反铁电层23的掺杂剂材料含量。例如，铁电层22可具有与所述基体材料的金属元素相比大于或等于0原子％、0.2原子％或更大、0.5原子％或更大、1原子％或更大、2原子％或更大、或者3原子％或更大、和/或10原子％或更小、8原子％或更小、7原子％或更小、或者6原子％或更小的掺杂剂材料含量。例如，铁电层22可具有与所述基体材料的金属元素相比在0原子％至10原子％的范围内的掺杂剂材料含量。另外，第一反铁电层21和/或第二反铁电层23可各自独立地具有与所述基体材料的金属元素相比4原子％或更大、6原子％或更大、7原子％或更大、8原子％或更大、和/或20原子％或更小、18原子％或更小、15原子％或更小、或者12原子％或更小的掺杂剂材料含量。例如，反铁电层21和23可二者均具有和/或独立地具有与所述基体材料的金属元素相比在4原子％至20原子％的范围内的掺杂剂材料含量。
93.铁电层22以及第一和第二反铁电层21和23可各自具有不同的晶体结构分布。例如，铁电层22可包括斜方晶相，并且第一和第二反铁电层21和23可包括四方晶相。例如，在一些情况下，铁电层22以及第一和第二反铁电层21和23可各自独立地包括斜方晶体结构和四方晶体结构二者，但是铁电层22可包括比四方晶体结构多的斜方晶体结构，并且第一和第二反铁电层21和23可包括比斜方晶体结构多的四方晶体结构。晶体结构分布可通过本领域中已知的方法例如透射电子显微镜法(tem)、掠入射x射线衍射(gixrd)等确认。
94.第一反铁电层21、铁电层22、和第二反铁电层23的厚度可独立地为大于0nm、0.1nm或更大、0.2nm或更大、0.3nm或更大、0.4nm或更大、0.5nm或更大、0.6nm或更大、0.7nm或更大、0.8nm或更大、1.0nm或更大、和/或1.5nm或更大。第一反铁电层21、铁电层22、和第二反
铁电层23的厚度也可独立地为10nm或更小、8nm或更小、6nm或更小、5nm或更小、4nm或更小、3nm或更小、2nm或更小、和/或1nm或更小。例如，第一反铁电层21、铁电层22、和第二反铁电层23的厚度可大于0nm且小于或等于10nm。另外，第一反铁电层21和/或第二反铁电层23相对于铁电层22的厚度比可独立地为大于0、大于0.05、大于0.1、大于0.15、大于0.2、大于0.3、0.4或更大、0.5或更大、0.6或更大、0.8或更大、1.0或更大、1.2或更大、和/或1.5或更大，和/或也可为10或更小、8或更小、7或更小、6或更小、5或更小、4或更小、和/或3或更小。例如，在其中叠层结构体t10应用于场效应晶体管d10、d20、d30、d40、和d50中的实例实施方式中，第一反铁电层21、铁电层22、和第二反铁电层23的厚度之和可大于0nm且小于或等于5nm，和/或第一反铁电层21、铁电层22、和第二反铁电层23的厚度可独立地大于0nm且小于或等于3nm，和/或第一反铁电层21或第二反铁电层23相对于铁电层22的厚度比可独立地大于0且小于或等于3。另外，当叠层结构体t10应用于电容器d60和d70中时，第一反铁电层21、铁电层22和第二反铁电层23的厚度之和可大于0nm且小于或等于10nm，和/或第一反铁电层21、铁电层22、和第二反铁电层23的厚度可各自独立地大于0nm且小于或等于5nm，和/或第一反铁电层21或第二反铁电层23相对于铁电层22的厚度比可独立地大于0且小于或等于5。所述厚度可根据本领域中已知的方法例如通过椭圆计(se mg
‑
1000，nano view)等测量。
95.在第一反铁电层21、铁电层22和第二反铁电层23之间的界面处的边界可为不清楚的。例如，在第一反铁电层21和铁电层22之间、在铁电层22和第二反铁电层23之间、和/或在它们全部之间的边界可为不清楚的。例如，如果第一反铁电层21、铁电层22、和/或第二反铁电层23包括相似的组成和/或具有小的厚度，则与相邻层的边界可由于例如层之间的材料扩散而无法清楚地辨别。
96.叠层结构体t10可进一步包括顺电层。不受任何特定理论束缚，所述顺电层可帮助控制泄漏电流，所述泄漏电流可发生在铁电层22和第一和第二反铁电层21和23中的晶体之间。所述顺电层可在铁电层22和第一反铁电层21之间、和/或在铁电层22和第二反铁电层23之间。例如，叠层结构体t10可包括在铁电层22和第一反铁电层21之间的第一顺电层和/或在铁电层22和第二反铁电层23之间的第二顺电层。不受任何特定理论束缚，所述顺电层可将第一和第二反铁电层21和23中的至少一个与铁电层22分离以控制各层之间的材料扩散。所述顺电层可包括具有比铁电层22以及第一和第二反铁电层21和23的击穿电压大的击穿电压的材料。所述顺电层可包括例如如下的一种或多种：氧化铝(al2o3)、氧化镧(la2o3)、氧化钇(y2o3)、氧化硅(sio2)、和/或其组合。
97.根据实例实施方式，所述薄膜结构体可包括包含铪元素的结晶金属氧化物层。参照图16，叠层结构体t20可包括在基底10上的结晶金属氧化物层30，结晶金属氧化物层30包括如下的至少两种：氧化铪(hfo2)、氧化锆(zro2)、铪
‑
锆氧化物(hf
x
zr1‑
x
o2，0<x<1)、和/或其组合。结晶金属氧化物层30可在厚度方向上具有铪元素的浓度梯度。例如，金属氧化物层30可具有在厚度方向上顺序地堆叠的第一表面层部分31、中心部分32、和第二表面层部分33，且中心部分32的铪元素含量可大于第一表面层部分31和/或第二表面层部分33的铪元素含量。例如，第一表面层部分31和/或第二表面层部分33的铪元素相对于中心部分32的铪元素的摩尔比可独立地为0或更大、0.05或更大、0.1或更大、0.15或更大、0.2或更大、和/或0.3或更大；且第一表面层部分31和/或第二表面层部分33的铪元素相对于中心部分32的铪元素的摩尔比也可独立地为小于1、0.8或更小、0.7或更小、和/或0.6或更小。例如，第一表
面层部分31和/或第二表面层部分33的铪元素相对于中心部分32的铪元素的摩尔比可独立地在0和1之间。此外，中心部分32的锆元素含量可小于第一表面层部分31和/或第二表面层部分33的锆元素含量。例如，第一表面层部分31或第二表面层部分33的锆元素相对于中心部分32的锆元素的摩尔比可独立地大于1、大于1.1、大于1.2、和/或大于1.5。第一表面层部分31或第二表面层部分33的锆元素相对于中心部分32的锆元素的摩尔比也可独立地为100或更小、75或更小、60或更小、50或更小、40或更小、30或更小、25或更小、20或更小、和/或10或更小。例如，第一表面层部分31或第二表面层部分33的锆元素相对于中心部分32的锆元素的摩尔比可独立地大于1且小于或等于100。
98.第一表面层部分31、中心部分32、和第二表面层部分33可各自独立地包括如下的至少两种：氧化铪(hfo2)、氧化锆(zro2)、铪
‑
锆氧化物(hf
x
zr1‑
x
o2，0<x<1)、和/或其组合。例如，第一表面层部分31和/或第二表面层部分33可各自独立地包括氧化锆(zro2)和/或由hf
x
zr1‑
x
o2(0<x<0.2)表示的铪
‑
锆氧化物，且中心部分32可包括由hf
x
zr1‑
x
o2(0.2≤x<1)表示的铪
‑
锆氧化物。
99.中心部分32以及第一和第二表面层部分31和33可各自具有不同的晶相分布。例如，中心部分32可包括斜方晶相，并且第一和第二表面层部分31和33可包括四方晶相。例如，在一些情况下，中心部分32以及第一和第二表面层部分31和33可各自独立地包括斜方晶体结构和四方晶体结构二者，但是中心部分32可包括比四方晶体结构多的斜方晶体结构，且第一和第二表面层部分31和33可包括比斜方晶体结构多的四方晶体结构。晶体结构分布可通过本领域中已知的方法例如透射电子显微镜法(tem)、掠入射x射线衍射(gixrd)等确认。
100.第一表面层部分31和第二表面层部分33的厚度可独立地为结晶金属氧化物层30的总厚度的0.5％或更大且45％或更小。例如，第一表面层部分31和第二表面层部分33的厚度可独立地为结晶金属氧化物层30的总厚度的1％或更大、2％或更大、5％或更大、7％或更大、10％或更大、或者15％或更大，和/或可为结晶金属氧化物层30的总厚度的40％或更小、35％或更小、或者30％或更小。
101.第一表面层部分31、中心部分32、和第二表面层部分33的厚度可独立地为大于0nm、0.1nm或更大、0.2nm或更大、0.3nm或更大、0.4nm或更大、0.5nm或更大、0.6nm或更大、0.7nm或更大、0.8nm或更大、1.0nm或更大、和/或1.5nm或更大。第一表面层部分31、中心部分32、和第二表面层部分33的厚度也可独立地为10nm或更小、8nm或更小、6nm或更小、5nm或更小、4nm或更小、3nm或更小、2nm或更小、和/或1nm或更小。另外，第一表面层部分31或第二表面层部分33相对于中心部分32的厚度比可独立地为大于0、大于0.05、大于0.1、大于0.15、大于0.2、大于0.3、0.4或更大、0.5或更大、0.6或更大、0.8或更大、1.0或更大、1.2或更大、和/或1.5或更大，和/或也可为10或更小、8或更小、7或更小、6或更小、5或更小、4或更小、和/或3或更小。例如，在其中叠层结构体t20应用于场效应晶体管d10、d20、d30、d40、和d50中的实例实施方式中，结晶金属氧化物层30的厚度可大于0nm且小于或等于5nm，和/或第一表面层部分31、中心部分32、和第二表面层部分33的厚度可各自独立地大于0nm和/或小于或等于3nm，和/或第一表面层部分31和/或第二表面层部分33相对于中心部分32的厚度比各自可独立地大于0且小于或等于3。另外，在其中叠层结构体t20应用于电容器d60和d70中的实例实施方式中，结晶金属氧化物层30的厚度可大于0nm和/或小于或等于10nm，
和/或第一表面层部分31、中心部分32、和第二表面层部分33的厚度各自可独立地大于0nm和/或小于或等于5nm，和/或第一表面层部分31和/或第二表面层部分33相对于中心部分32的厚度比各自可独立地大于0和/或小于或等于5。所述厚度可根据本领域中已知的方法例如椭圆计(se mg
‑
1000，nano view)等测量。
102.在第一表面层部分31和中心部分32之间、和/或在中心部分32和第二表面层部分33之间的边界可无法清楚地辨别。
103.上述薄膜结构体和包括其的半导体器件可通过如下制造：在基底上形成具有期望的组成的非晶层并且将所述层退火。例如，所述薄膜结构体可通过如下制造：在基底上顺序地形成第一非晶层、第二非晶层、和第三非晶层，将所述第一非晶层退火以形成对应于所述第一表面层部分的第一反铁电层，将所述第二非晶层退火以形成对应于所述中心部分的铁电层，和将所述第三非晶层退火以形成对应于所述第二表面层部分的第二反铁电层。
104.所述第一非晶层、所述第二非晶层、和所述第三非晶层的组成和/或厚度可分别对应于以上描述的第一反铁电层21、铁电层22、和第二反铁电层23的组成和/或厚度。另外，所述第一非晶层、所述第二非晶层、和所述第三非晶层的组成和/或厚度可分别对应于第一表面层部分31、中心部分32、和第二表面层部分33的组成和/或厚度。所述第一反铁电层、铁电层、第二反铁电层、第一表面层部分、中心部分、和第二表面层部分的组成和/或厚度可参考以上描述的内容。
105.所述第一非晶层、所述第二非晶层、和所述第三非晶层各自可通过本领域中已知的常规方法形成。例如，所述第一非晶层、所述第二非晶层、和所述第三非晶层可各自独立地通过沉积方法例如原子层沉积(ald)、化学气相沉积(cvd)、物理气相沉积(pvd)、和/或溅射形成。在它们之中，ald方法具有如下的优点：可在原子基础上形成均匀的层，并且可在相对低的温度下进行。
106.当通过ald形成第一非晶层、第二非晶层和第三非晶层时，铪源、锆源和氧源可各自使用前体。例如，所述铪源可使用如下的至少一种：hf(otbu)4、四(乙基甲基氨基)铪(temah)、四(二甲基氨基)铪(tdmah)、四(二乙基氨基)铪(tdeah)、和/或其组合，但不限于此。另外，所述锆源可使用如下的至少一种：zr(otbu)4、四(乙基甲基)氨基锆(temaz)、四(二甲基氨基)锆(tdmaz)、四(二乙基氨基)锆(tdeaz)、和/或其组合，但不限于此。另外，所述氧源可使用如下的至少一种：o3、h2o、o2、n2o、o2等离子体、和/或其组合，但不限于此。
107.在所述第一非晶层和所述第二非晶层之间、和/或在所述第二非晶层和所述第三非晶层之间的边界可无法清楚地辨别。
108.将所述第一非晶层、所述第二非晶层、和所述第三非晶层退火可在适当的条件下进行，使得所述第一非晶层、所述第二非晶层、和所述第三非晶层可分别转变成第一反铁电层、铁电层、和第二反铁电层。例如，将所述第一非晶层和所述第三非晶层退火可各自独立地在使得所述第一非晶层和所述第三非晶层结晶成四方晶相的条件下进行。另外，将所述第二非晶层退火可在使得所述第二非晶层可结晶成斜方晶相的条件下进行。
109.例如，退火可在400℃至1100℃的温度下进行，但不限于此。退火可进行1纳秒或更多、1微秒或更多、0.001秒或更多、0.01秒或更多、0.05秒或更多、0.1秒或更多、0.5秒或更多、1秒或更多、3秒或更多、和/或5秒或更多，和/或10分钟或更少、5分钟或更少、1分钟或更少、和/或30秒或更少，但不限于此。
110.将所述第一非晶层退火、将所述第二非晶层退火、和将所述第三非晶层退火各自可单独地进行，和/或它们中的两个或更多个可同时进行。例如，薄膜结构体可通过包括如下的方法制造：在基底上形成第一非晶层，在所述第一非晶层上形成第二非晶层，在所述第二非晶层上形成第三非晶层，并且同时将所述第一非晶层、所述第二非晶层、和所述第三非晶层退火以分别形成第一反铁电层、铁电层、和第二反铁电层。此外，薄膜结构体可通过包括如下的方法制造：在基底上形成第一非晶层，通过将所述第一非晶层退火而形成第一反铁电层，在所述第一反铁电层上形成第二非晶层，通过将所述第二非晶层退火而形成铁电层，在所述铁电层上形成第三非晶层，并且将所述第三非晶层退火以形成第二反铁电层。
111.可使用以上描述的薄膜结构体制造方法来制造电容器。例如，制造电容器的方法可包括：在包括具有导电性的第一电极的基底上形成第一非晶层、第二非晶层和第三非晶层，并且将所述第一非晶层、所述第二非晶层、和所述第三非晶层退火以分别形成对应于所述第一表面层部分的第一反铁电层、对应于所述中心部分的铁电层、和对应于所述第二表面层部分的第二反铁电层。与所述第一电极间隔开的第二电极可形成在所述第三非晶层上。所述第二电极可在将所述第三非晶层退火之前或在将所述第三非晶层退火之后形成。
112.也可使用以上描述的薄膜结构体制造方法来制造场效应晶体管。例如，场效应晶体管可通过与以上描述的制造电容器的方法类似的方法制造，除了如下之外：使用包括半导体材料的基底并且形成栅电极代替第二电极。在制造场效应晶体管时，可进一步包括在包括半导体材料的基底上形成介电层和/或在包括半导体材料的基底上或中形成源极和漏极。
113.下文中，展示包括以上描述的薄膜结构体和半导体器件的具体实例实施方式。所述具体实例实施方式被展示以提供对于在这些具体实例实施方式和一些对比例之间的比较的细节，而不应被解释为限制本文中阐明的描述。
114.实施方式1：制造包括结晶的zro2(1nm)/hf
0.5
zr
0.5
o2(3nm)/zro2(1nm)的薄膜结构体的电容器。
115.通过dc溅射形成第一电极。
116.在所述第一电极上通过ald以1nm的厚度形成非晶zro2层。在所述非晶zro2层上通过ald以3nm的厚度形成非晶hf
0.5
zr
0.5
o2层。在所述非晶hf
0.5
zr
0.5
o2层上通过ald以1nm的厚度形成非晶zro2层。结果，非晶zro2层设置在所述非晶hf
0.5
zr
0.5
o2层上方和下面，并且所述非晶hf
0.5
zr
0.5
o2层的整个表面的80％或更多被非晶zro2层覆盖。
117.在顶部非晶zro2层上形成第二电极以面对所述第一电极。所述第二电极通过dc溅射形成。tin被用于所述第一电极和所述第二电极。
118.在400℃至1000℃的温度下对所述层进行快速热退火(rta)以制造包括结晶的zro2(1nm)/hf
0.5
zr
0.5
o2(3nm)/zro2(1nm)金属氧化物层(薄膜结构体)的电容器。
119.实施方式2：制造包括结晶的zro2(1.5nm)/hf
0.5
zr
0.5
o2(2nm)/zro2(1.5nm)薄膜结构体的电容器。
120.在第一电极上，以与实施方式1中基本上类似的方式顺序地形成1.5nm厚非晶zro2层、2nm厚非晶hf
0.5
zr
0.5
o2层、和1.5nm厚非晶zro2层以制造电容器，除了如下之外：以与实施方式1不同的厚度沉积非晶zro2层和非晶hf
0.5
zr
0.5
o2层。
121.实施方式3：制造包括结晶的zro2(1.75nm)/hf
0.5
zr
0.5
o2(1.5nm)/zro2(1.75nm)薄
膜结构体的电容器。
122.在第一电极上，以与实施方式1中基本上类似的方式顺序地形成1.75nm厚非晶zro2层、1.5nm厚非晶hf
0.5
zr
0.5
o2层、和1.75nm厚非晶zro2层以制造电容器，除了如下之外：以与实施方式1不同的厚度沉积非晶zro2层和非晶hf
0.5
zr
0.5
o2层。
123.实施方式4：制造包括结晶的zro2(2nm)/hf
0.5
zr
0.5
o2(1nm)/zro2(2nm)薄膜结构体的电容器。
124.在第一电极上，以与实施方式1中基本上类似的方式顺序地形成2nm厚非晶zro2层、1nm厚非晶hf
0.5
zr
0.5
o2层、和2nm厚非晶zro2层以制造电容器，除了如下之外：以与实施方式1不同的厚度沉积非晶zro2层和非晶hf
0.5
zr
0.5
o2层。
125.实施方式5：制造包括结晶的zro2(2.25nm)/hf
0.5
zr
0.5
o2(0.5nm)/zro2(2.25nm)薄膜结构体的电容器。
126.在第一电极上，以与实施方式1中基本上类似的方式顺序地形成2.25nm厚非晶zro2层、0.5nm厚非晶hf
0.5
zr
0.5
o2层、和2.25nm厚非晶zro2层以制造电容器，除了如下之外：以与实施方式1不同的厚度沉积非晶zro2层和非晶hf
0.5
zr
0.5
o2层。
127.对比例1：制造仅包括结晶的hf
0.5
zr
0.5
o2(5nm)薄膜的电容器
128.在第一电极上，以与实施方式1中基本上类似的方式制造电容器，除了如下之外：不形成非晶zro2层，并且仅以5nm厚度形成非晶hf
0.5
zr
0.5
o2层。
129.对比例2：制造仅包括结晶的zro2(5nm)薄膜的电容器
130.在第一电极上，以与实施方式1中基本上类似的方式制造电容器，除了如下之外：不形成非晶hf
0.5
zr
0.5
o2层，并且仅以5nm厚度形成非晶zro2层。
131.对比例3：制造包括结晶的hf
0.5
zr
0.5
o2(2nm)/zro2(5nm)薄膜结构体的电容器
132.在第一电极上，以与实施方式1中基本上类似的方式制造电容器，除了如下之外：不形成1nm厚度的第一非晶zro2层，并且在第一电极上顺序地形成2nm厚度的非晶hf
0.5
zr
0.5
o2层和5nm厚度的非晶zro2层。
133.电学性质1
134.测量实施方式1、实施方式2、对比例1和对比例3中的p
‑
e滞后曲线，并且反电场(抗电场，anti
‑
electric field)示于下表1中。参照表1，包括第一反铁电层(zro2)/铁电层(hf
0.5
zr
0.5
o2)/第二反铁电层(zro2)结构体的实施方式1和2的电容器在p
‑
e滞后曲线中具有小于1.0mv/cm的低的反电场。因此，证实，与仅包括铁电层(hf
0.5
zr
0.5
o2)的对比例1和仅包括铁电层(hf
0.5
zr
0.5
o2)/反铁电层(zro2)的对比例3相比，实施方式1和2的电容器具有较低的滞后。
135.[表1]
[0136][0137]
电学性质2
[0138]
测量实施方式1至5以及对比例1和2的电容器的电容量并且将其示于表2中。参照表2，证实，包括第一反铁电层(zro2)/铁电层(hf
0.5
zr
0.5
o2)/第二反铁电层(zro2)结构体、其中所述反铁电层相对于所述铁电层的厚度比大于0且小于或等于10的实施方式1至5的电容器具有比仅包括铁电层(hf
0.5
zr
0.5
o2)的对比例1的电容器高的电容量。另外，证实，与仅包括铁电层(hf
0.5
zr
0.5
o2)的对比例1和仅包括反铁电层(zro2)的对比例2的电容器相比，其中反铁电层相对于铁电层的厚度比为0.5或更大且10或更小的实施方式2至5的电容器具有更高的电容量。
[0139]
[表2]
[0140]
[0141]
电学性质3
[0142]
测量实施方式2至5和对比例1至3的电容器的介电常数并且将其示于表3中。参照表3，证实，与仅包括铁电层(hf
0.5
zr
0.5
o2)的对比例1、仅包括反铁电层(zro2)的对比例2、和仅包括铁电层(hf
0.5
zr
0.5
o2)/反铁电层(zro2)的对比例3的电容器相比，包括第一反铁电层(zro2)/铁电层(hf
0.5
zr
0.5
o2)/第二反铁电层(zro2)结构体、其中所述反铁电层相对于所述铁电层的厚度比为0.5或更大且10或更小的实施方式2至5的电容器具有更高的介电常数和因此更高的电容量。
[0143]
[表3]
[0144][0145]
实施方式6：制造p
‑
si/sio2/zro2(0.5nm)/hf
0.5
zr
0.5
o2(1nm)/zro2(0.5nm)/电极结构的电容器。
[0146]
准备多晶硅(p
‑
si)基底，并且将表面部分地氧化以形成氧化硅(sio2)层。
[0147]
在所述氧化硅(sio2)层上，通过ald以0.5nm的厚度形成非晶zro2层。在所述非晶zro2层上通过ald以1nm的厚度形成非晶hf
0.5
zr
0.5
o2层。在所述非晶hf
0.5
zr
0.5
o2层上通过ald以0.5nm的厚度形成非晶zro2层。通过dc溅射在所述非晶zro2层上形成电极。tin被用于所述电极。
[0148]
在400℃至1100℃的温度下对所形成的结构进行rta以制造包括结晶的zro2(0.5nm)/hf
0.5
zr
0.5
o2(1nm)/zro2(0.5nm)金属氧化物层(薄膜结构体)的电容器。
[0149]
对比例4：制造p
‑
si/sio2/hf
0.5
zr
0.5
o2(2nm)/电极结构的电容器。
[0150]
在氧化硅(sio2)层上，以与实施方式6中基本上类似的方式制造电容器，除了如下之外：不形成非晶zro2层，并且仅以2nm的厚度形成非晶hf
0.5
zr
0.5
o2层。
[0151]
对比例5：制造p
‑
si/sio2/zro2(2nm)/电极结构的电容器。
[0152]
在氧化硅(sio2)层上，以与实施方式6中基本上类似的方式制造电容器，除了如下之外：不形成非晶hf
0.5
zr
0.5
o2层，并且仅以2nm的厚度形成非晶zro2层。
[0153]
对比例6：制造p
‑
si/sio2/hf
0.5
zr
0.5
o2(1.5nm)/zro2(0.5nm)/电极结构的电容器。
[0154]
在氧化硅(sio2)层上，以与实施方式6中基本上类似的方式制造电容器，除了如下之外：不形成非晶zro2层，并且在氧化硅(sio2)层上顺序地形成1.5nm厚度的非晶hf
0.5
zr
0.5
o2层和0.5nm厚度的非晶zro2层。
[0155]
电学性质4
[0156]
实施方式6和对比例4至6的电容器的等效氧化物厚度(eot)示于表4中。参照表4，证实，与仅包括铁电层(hf
0.5
zr
0.5
o2)的对比例4、仅包括反铁电层(zro2)的对比例5、和仅包括铁电层(hf
0.5
zr
0.5
o2)/反铁电层(zro2)的对比例6的电容器相比，实施方式6的电容器具有更低的eot。
[0157]
供参考，关于具有与实施方式6和对比例4至6中相同的结构的金属
‑
氧化物
‑
硅(mos)电容器，作为与场效应晶体管类似的结构，已知mos电容器的性能对应于场效应晶体管的性能。
[0158]
[表4]
[0159][0160]
实施方式7：制造包括zro2(0.5nm)/hf
0.5
zr
0.5
o2(1nm)/zro2(0.5nm)薄膜结构体的场效应晶体管。
[0161]
除了在多晶硅(p
‑
si)基底中形成源极和漏极之外，通过与实施方式6中基本上类似的方式在多晶硅(p
‑
si)基底上顺序地形成sio2层、非晶zro2层(0.5nm)、非晶hf
0.5
zr
0.5
o2层(1nm)、和非晶zro2层(0.5nm)，并且将tin形成为栅电极，由此制造场效应晶体管。这里，所述场效应晶体管是使用本领域中公知的方法例如光刻法和蚀刻以fin
‑
fet的形式制造的。
[0162]
实施方式8：制造包括zro2(0.25nm)/hf
0.5
zr
0.5
o2(1.5nm)/zro2(0.25nm)薄膜结构体的场效应晶体管。
[0163]
在氧化硅(sio2)层上，以与实施方式7中基本上类似的方式顺序地形成0.25nm厚非晶zro2层、1.5nm厚非晶hf
0.5
zr
0.5
o2层、和0.25nm厚非晶zro2层以制造场效应晶体管，除了如下之外：非晶zro2层和非晶hf
0.5
zr
0.5
o2层的厚度是不同的。
[0164]
对比例7：制造包括hf
0.5
zr
0.5
o2(2nm)薄膜结构体的场效应晶体管。
[0165]
在氧化硅(sio2)层上，以与实施方式7中基本上类似的方式制造场效应晶体管，除了如下之外：不形成非晶zro2层，并且仅以2nm的厚度形成非晶hf
0.5
zr
0.5
o2层。
[0166]
对比例8：制造包括zro2(2nm)薄膜结构体的场效应晶体管。
[0167]
在氧化硅(sio2)层上，以与实施方式7中基本上类似的方式制造场效应晶体管，除了如下之外：不形成非晶hf
0.5
zr
0.5
o2层，并且仅以2nm的厚度形成非晶zro2层。
[0168]
电学性质5
[0169]
表5显示实施方式7、实施方式8、对比例7和对比例8的场效应晶体管的亚阈值摆幅值ss。亚阈值摆幅值是漏电流相对于栅电压的变化率，并且可通过测量晶体管的id
‑
vg特性的斜率(ss＝δid/δvg)获得，且表5的亚阈值摆幅值ss是在距离阈值电压0.2至0.25v处测量的值。参照表5，证实，与仅包括铁电层(hf
0.5
zr
0.5
o2)的对比例7和仅包括反铁电层(zro2)的对比例8的场效应晶体管相比，实施方式7和8的场效应晶体管具有更低的亚阈值摆幅值ss。
[0170]
[表5]
[0171][0172][0173]
根据以上实例实施方式，可提供具有负电容效应的薄膜结构体。可提供在根据外部电场的极化强度的变化中具有低的滞后的半导体器件、具有改善的电容的半导体器件、和/或具有改善的亚阈值摆幅值ss的半导体器件。这些薄膜结构体和半导体器件可应用于多种电子器件、电子设备、电子电路等。尽管在上面已经详细描述了实施方式，但是权利的范围不限于此，并且本领域技术人员使用所附权利要求中限定的基本构思的各种变型和改善也属于权利的范围。
[0174]
应理解，本文中描述的实施方式应仅在描述的意义上考虑且不用于限制的目的。在各实施方式中的特征或方面的描述应典型地被认为可用于其它实施方式中的其它类似特征或方面。尽管已经参照附图描述了一种或多种实施方式，但是本领域普通技术人员将理解，在不背离如由所附权利要求所限定的精神和范围的情况下，可在其中进行形式和细节方面的各种变化。