半导体结构制作方法及半导体结构与流程

1.本发明实施例涉及半导体制造技术领域，尤其涉及一种半导体结构制作方法及半导体结构。


背景技术：

2.半导体结构一般用在存储器、控制器等电子器件上；在半导体结构应用在存储器上时，存储数据的核心区外的外围区内设置有大量金属氧化物场效应晶体管(mosfet)。
3.相关技术中，金属氧化物场效应晶体管一般根据掺杂类型的不同，可包括p型晶体管(pmos)和n型晶体管(nmos)，高介电常数(high-k)介质层制作时，先在基底上形成介质层，基底具有第一区域以及位于第一区域外的第二区域；通常在介质层上依次形成第一氮化钛层以及氧化铝层，去除第一区域对应的第一氮化钛层以及氧化铝层，保留第二区域对应的第一氮化钛层和氧化铝层；再形成第二氮化钛层和氧化镧层，去除第二区域对应的氧化镧层和第二氮化钛层；对第一区域和第二区域进行退火处理，以使铝元素扩散至第二区域对应的介质层内，同时镧元素扩散至第一区域对应的介质层内，再在介质层上形成金属栅，进而使第一区域对应的各膜层形成n型晶体管、并且第二区域对应的各膜层形成p型晶体管。
4.然而，在形成氧化铝层后，通过蚀刻的方式去除第一区域对应的第一氮化钛层和氧化铝层，蚀刻的时长难以控制，容易损伤第二区域对应的膜层。


技术实现要素：

5.有鉴于此，本发明实施例提供一种半导体结构制作方法及半导体结构，以解决通过蚀刻的方式去除第一区域对应的第一氮化钛层和氧化铝层，蚀刻的时长难以控制，容易损伤第二区域对应的膜层的技术问题。
6.本发明实施例提供了一种半导体结构制作方法，包括：提供基底，所述基底包括第一区域以及位于所述第一区域外的第二区域；在所述第二区域对应的所述基底上形成掺杂预设金属的掺杂层；在所述第一区域对应的所述基底上、以及所述第二区域对应的所述掺杂层上形成介质层；在所述介质层上形成第一扩散膜层，所述第一扩散膜层包括第一金属氧化物层，所述第一扩散膜层的厚度不小于所述掺杂层的厚度；在所述第一扩散膜层上用旋转涂布法形成硬掩膜；向所述基底蚀刻所述第一区域和所述第二区域对应的各膜层，直至暴露出所述第一区域对应的所述第一扩散膜层；去除所述第二区域对应的所述介质层上残留的所述第一金属氧化物层；在所述第一区域对应的所述第一扩散膜层、以及所述第二区域对应的所述介质层上形成第二扩散膜层，所述第二扩散膜层包括第二金属氧化物层；对所述第一区域和第二区域对应的剩余膜层进行热处理。
7.在可以包括上述实施例的一些实施例中，向所述基底蚀刻所述第一区域和所述第二区域对应的各膜层，直至暴露出所述第一区域对应的所述第一扩散膜层包括：通过干法蚀刻的方式向所述基底蚀刻所述第一区域和所述第二区域对应的各膜层，直至暴露出所述
第一区域内的所述第一扩散膜层。
8.在可以包括上述实施例的一些实施例中，去除所述第二区域对应的所述介质层上残留的所述第一金属氧化物层包括：通过湿法蚀刻的方式去除所述第二区域对应的所述介质层上残留的所述第一金属氧化层。
9.在可以包括上述实施例的一些实施例中，在所述介质层上形成第一扩散膜层包括：在所述介质层上依次层叠的形成阻挡层、第一金属氧化物层以及保护层。
10.在可以包括上述实施例的一些实施例中，所述掺杂层的厚度大于所述第一金属氧化物层的厚度和所述阻挡层的厚度之和。
11.在可以包括上述实施例的一些实施例中，向所述基底蚀刻所述第一区域和所述第二区域对应的各膜层，直至暴露出所述第一区域对应的所述第一扩散膜层的过程中，去除所述第二区域对应的所述保护层、所述第一金属氧化物层和部分所述阻挡层。
12.在可以包括上述实施例的一些实施例中，在所述第一区域对应的所述第一扩散膜层、以及所述第二区域对应的介质层上形成第二扩散膜层包括：在所述第一区域对应的所述第一扩散膜层、以及所述第二区域对应的剩余所述阻挡层上形成所述第二扩散膜层。
13.在可以包括上述实施例的一些实施例中，去除所述第二区域对应的所述保护层、所述第一金属氧化物层和部分所述阻挡层后，所述第二区域对应的所述阻挡层厚度为0.1nm-2nm。
14.在可以包括上述实施例的一些实施例中，对所述第一区域和所述第二区域对应的剩余膜层进行热处理包括：进行退火处理，以使所述第一金属氧化层中的第一金属元素扩散至所述第一区域对应的所述介质层内；于此同时，所述第二金属氧化层中的第二金属元素扩散至所述第二区域对应的所述介质层内。
15.在可以包括上述实施例的一些实施例中，进行退火处理之后还包括：在所述第一区域对应的所述第二扩散膜层上、以及所述第二区域对应的所述第二扩散膜层上形成栅极层。
16.在可以包括上述实施例的一些实施例中，进行退火处理之后还包括：去除所述第一扩散膜层以及所述第二扩散膜层，以暴露出所述介质层；在所述介质层上形成栅极层。
17.在可以包括上述实施例的一些实施例中，在所述第一区域对应的所述基底上、以及所述第二区域对应的所述掺杂层上形成介质层包括：在所述第一区域对应的所述基底上、以及所述第二区域对应的所述掺杂层上依次堆叠形成第一介质层和第二介质层，所述第二介质层的介电常数高于第一介质层。
18.本发明实施例还提供一种半导体结构，包括：基底，所述基底包括第一区域以及位于所述第一区域外的第二区域；所述第二区域对应的所述基底上设置有掺杂预设金属的掺杂层；所述第一区域对应的所述基底上、以及所述第二区域对应的所述掺杂层上设置有介质层；所述第一区域对应的所述介质层上设置有第一扩散膜层，所述第一扩散膜层包括第一金属氧化物层；所述第二区域对应的所述介质层上设置有第二扩散膜层，所述第二扩散膜层包括第二金属氧化物层。
19.在可以包括上述实施例的一些实施例中，所述第一扩散膜层包括依次层叠设置的阻挡层、第一金属氧化物层以及保护层，所述阻挡层靠近所述基底设置。
20.在可以包括上述实施例的一些实施例中，所述第二金属氧化物层和所述介质层之
间具有保护层，所述保护层的厚度为0.1nm-2nm。
21.在可以包括上述实施例的一些实施例中，所述介质层包括层叠设置的第一介质层和第二介质层，所述第一介质层靠近所述基底设置，所述第二介质层的介电常数大于所述第一介质层的介电常数。
22.在可以包括上述实施例的一些实施例中，所述第一扩散膜层和所述第二扩散膜层上设置有栅极层。
23.在可以包括上述实施例的一些实施例中，所述第一区域对应的各膜层构成n型晶体管，所述第二区域对应的各膜层构成p型晶体管。
24.在可以包括上述实施例的一些实施例中，所述第一金属氧化物层为氧化镧层，所述第二金属氧化物层为氧化铝层。
25.本实施例提供的半导体结构制作方法及半导体结构，基底包括第一区域以及第一区域外的第二区域，第二区域对应的基底上形成有掺杂层；之后在第一区域对应的基底上、以及第二区域对应的掺杂层上形成介质层；在介质层上形成第一扩散膜层，第一扩散膜层包括第一金属氧化物层，第一扩散膜层的厚度不小于掺杂层的厚度；在第一扩散膜层上用旋转涂布法形成硬掩膜；向基底蚀刻第一区域和第二区域对应的各膜层，直至暴露出第一区域对应的第一扩散膜层；之后，去除第二区域对应的介质层上残留的第一金属氧化物层；由于掺杂层的存在，第二区域对应的掺杂层到基底的距离较大，第二区域对应的硬掩膜厚度较小，在暴露第一区域的第一扩散膜层时，第二区域对应的第一扩散膜层刚好被除尽或者残留部分第一扩散膜层，进而避免了第二区域对应膜层的损伤。
附图说明
26.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
27.图1为本发明实施例提供的半导体结构制作方法的流程图；
28.图2为本发明实施例提供的半导体结构制作方法中形成掩膜层后第一区域对应的结构示意图；
29.图3为本发明实施例提供的半导体结构制作方法中形成掩膜层后第二区域对应的结构示意图；
30.图4为本发明实施例提供的半导体结构制作方法中向基底蚀刻第一区域和第二区域对应的各膜层后第一区域对应的结构示意图；
31.图5为本发明实施例提供的半导体结构制作方法中向基底蚀刻第一区域和第二区域对应的各膜层后第二区域对应的结构示意图；
32.图6为本发明实施例提供的半导体结构制作方法中去除残留在第二区域对应的介质层上的第一金属氧化物层后第一区域对应的结构示意图；
33.图7为本发明实施例提供的半导体结构制作方法中去除残留在第二区域对应的介质层上的第一金属氧化物层后第二区域对应的结构示意图；
34.图8为本发明实施例提供的半导体结构制作方法中形成第二金属氧化物半导体层
后第一区域对应的结构示意图；
35.图9为本发明实施例提供的半导体结构制作方法中形成第二金属氧化物半导体层后第二区域对应的结构示意图。
36.附图标记说明：
37.10：基底；
38.20：掺杂层；
39.30：介质层；
40.301：第一介质层；
41.302：第二介质层；
42.40：第一扩散膜层；
43.401：保护层；
44.402：第一金属氧化物层；
45.403：阻挡层；
46.50：硬掩膜；
47.601：第二金属氧化物层；
48.a：第一区域；
49.b：第二区域。
具体实施方式
50.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
51.半导体结构一般用在存储器(如dram，动态随机存储器)、控制器等电子器件上，在半导体结构应用在存储器上时，存储器包括核心区和外围区，核心区用于存储数据，外围区用于布设外围电路等，相应的半导体结构一般设置在外围区内。
52.相关技术中，金属氧化物场效应晶体管(mosfet)一般根据掺杂类型的不同，可包括p型晶体管(pmos)和n型晶体管(nmos)，高介电常数(high-k)介质层制作时，先在基底上形成介质层，基底具有第一区域以及位于第一区域外的第二区域；通常在介质层上依次形成第一氮化钛层以及氧化铝层，去除第一区域对应的第一氮化钛层以及氧化铝层，保留第二区域对应的第一氮化钛层和氧化铝层；再形成第二氮化钛层和氧化镧层，去除第二区域对应的氧化镧层和第二氮化钛层；对第一区域和第二区域进行退火处理，以使铝元素扩散至第二区域对应的介质层内，同时镧元素扩散至第一区域对应的介质层内，再在介质层上形成金属栅，进而使第一区域对应的各膜层形成nmos、并且第二区域对应的各膜层形成pmos。
53.然而，在形成氧化铝层后，通过蚀刻的方式去除第一区域对应的第一氮化钛层和氧化铝层，蚀刻的时长难以控制，容易损伤第二区域对应的膜层。
54.本实施例提供一种半导体结构制作方法及半导体结构，第二区域对应的基底和介质层之间设置有掺杂了预设金属的掺杂层，在介质层上形成第一扩散膜层后，在介质层上
用旋转涂布法形成硬掩膜；第一扩散膜层的厚度不小于掺杂层的厚度；对第一区域和第二区域对应的各膜层进行蚀刻，直至暴露出第一区域对应的第一扩散膜层；由于掺杂层的存在，第二区域对应的掺杂层到基底的距离较大，第二区域对应的硬掩膜厚度较小，在暴露第一区域对应的第一扩散膜层时，第二区域对应的第一扩散膜层刚好被除尽或者残留部分第一扩散膜层，进而避免了第二区域对应的膜层损伤。
55.本实施例提供的半导体结构制作方法用于制作半导体结构，其中半导体结构可以包括动态随机存储器(dram)等，本实施例对半导体结构不作限制。
56.如图1所示，本实施例提供的半导体结构制作方法包括：
57.s101：提供基底，基底包括第一区域以及位于第一区域外的第二区域。
58.请参照图2和图3，示例性的，基底10呈板状，基底10可以作为后续步骤中形成的膜层的基础，以支撑后续步骤中形成的其他膜层。基底10的材质可以包括硅、锗等，本实施例对基底10的材质不作限制。
59.在半导体结构为动态随机存储器的实现方式中，基底10包括核心区以及位于核心区外围的边缘区，其中，核心区用于存储数据；第一区域a和第二区域b可以位于边缘区内。
60.进一步地，第一区域a和第二区域b可以间隔的设置，当然，第一区域a和第二区域b可以相邻接，本实施例对此不作限制。
61.继续参照图1，本实施例提供的半导体结构制作方法，在形成基底10之后，还包括：
62.s102：在第二区域对应的基底上形成掺杂预设金属的掺杂层。
63.继续参照图2和图3，其中，掺杂层20可以调节后续形成在第二区域b内的各膜层到基底10的距离。示例性，掺杂层20的材质可以包括硅锗等；制作时，可以先在第二区域b对应的基底10上形成一层硅，之后将锗掺杂在硅层内，以形成掺杂层20；在其他的实现方式中，第二区域b内的基底10厚度大于第一区域a内的基底10厚度，之后在第二区域b内的基底10一侧掺杂锗，进而形成位于第二区域b基底10一侧的掺杂层20。
64.继续参照图1，本实施例中，在形成掺杂层20之后还包括：
65.s103：在第一区域对应的基底上、以及第二区域对应的掺杂层上形成介质层。
66.继续参照图2和图3，示例性的，在第一区域a对应的基底10上、以及第二区域b对应的掺杂层20上形成介质层30包括：在第一区域a对应的基底10上、以及第二区域b对应的掺杂层20上依次堆叠形成第一介质层301和第二介质层302，第二介质层302的介电常数高于第一介质层301的介电常数；也就是说，介质层30包括层叠设置的第一介质层301和第二介质层302，第一介质层301靠近基底10设置。
67.通过上述设置，第二介质层302的介电常数大于第一介质层301的介电常数，可以提高半导体结构的性能。示例性的，第一介质层301的材质可以包括氧化硅、氧化铝、氧化锆等，第二介质层302的材质可以包括硅酸铪、硅酸锆等高介电常数材料。
68.继续参照图1，本实施例提供的半导体结构制作方法，在形成介质层30后，还包括：
69.s104：在介质层上形成第一扩散膜层，第一扩散膜层包括第一金属氧化物层，第一扩散膜层的厚度不小于掺杂层的厚度。
70.继续参照图2和图3，具体地，在第一区域a和第二区域b对应的介质层30上形成第一扩散膜层40，第一扩散膜层40的厚度不小于掺杂层20的厚度，也就说，第一扩散膜层40的厚度大于等于掺杂层20的厚度。
71.本实施例中第一扩散膜层40包括第一金属氧化物层402，第一金属氧化物层402的材质可以包括氧化镧等。
72.在一些实施例中，形成第一扩散膜层40的具体步骤可以包括在介质层30上依次形成阻挡层403、第一金属氧化物层402以及保护层401，也就是说，第一扩散膜层40包括层叠设置的阻挡层403、第一金属氧化物层402以及保护层401，其中第一金属氧化物层402位于阻挡层403和保护层401之间，阻挡层403靠近基底10设置。如此设置，保护层401可以实现对第一金属氧化物层402的保护，进而避免在制作过程中对第一金属氧化物层402造成损伤，阻挡层403可以在后续热处理的过程中调节第一金属氧化物层402中的第一金属元素向介质层30的扩散速率。
73.继续参照图1，进一步地，在形成第一扩散膜层40之后，本实施例提供的半导体结构制作方法还包括：
74.s105：在第一扩散膜层上用旋转涂布法形成硬掩膜。
75.继续参照图2和图3，采用旋转涂布的方法在第一区域a和第二区域b对应的第一扩散膜层40上形成硬掩膜50，可以使得第一区域a和第二区域b对应的硬掩膜50背离基底10的顶面与基底10之间的距离相等。
76.示例性的，硬掩膜50的材质可以包括碳等，本实施对硬掩膜50的材质不作限制。
77.继续参照图1，在形成硬掩膜50之后，本实施例提供的半导体结构制作方法还包括：
78.s106：向基底蚀刻第一区域和第二区域对应的各膜层，直至暴露出第一区域对应的第一扩散膜层。
79.请参照图4和图5，示例性的，可以通过干法蚀刻的方式向基底10蚀刻第一区域a和第二区域b对应的各膜层，直至暴露出第一区域a对应的第一扩散膜层40。通过干法蚀刻的方式蚀刻的精度较高，进而提高了半导体结构的精度。
80.在上述实现方式中，由于第二区域b的基底10和介质层30之间具有掺杂层20，使得第二区域b对应的第一扩散膜层40背离基底10的顶面较第一区域a对应的第一扩散膜层40背离基底10的顶面更远离基底10；由于第一区域a和第二区域b对应的掩膜层50顶面与基底10之间的距离相等，因此在暴露第一区域a对应的第一扩散膜层40时，第二区域b对应的第一扩散膜层40已经被蚀刻。进一步地，第一扩散膜层40的厚度大于等于掺杂层20的厚度，使得在暴露第一区域a对应的第一扩散膜层40时，第二区域b对应的第一扩散膜层40已经完全被蚀刻，或者第二区域b对应的第一扩散膜层40的大部分已经被蚀刻。进而避免了第一区域a内的各膜层受到损伤。
81.在上述实现方式中，掺杂层20的厚度大于第一金属氧化物层402的厚度和阻挡层401的厚度之和。如此设置，向所述基底蚀刻第一区域a和第二区域b对应的各膜层时，可以保留部分第二区域b对应的阻挡层401。
82.具体地，在第一扩散膜层40包括层叠设置的阻挡层403、第一金属氧化物层402以及保护层401的实现方式中，向基底10蚀刻第一区域a和第二区域b对应的各膜层，直至暴露出第一区域a对应的第一扩散膜层40的过程中，去除第二区域b对应的保护层401、第一金属氧化物层402和部分阻挡层403。保留了第二区域b对应的部分阻挡层403，可以避免第二区域b对应的介质层30或者其他膜层被损坏。
83.进一步地，去除第二区域b对应的保护层401、第一金属氧化物层402和部分阻挡层403后，第二区域b对应的阻挡层403厚度为0.1nm-2nm。
84.继续参照图1，本实施例提供的半导体结构制作方法，在对第一区域a和第二区域b对应的各膜层进行蚀刻，直至暴露出第一区域a对应的第一扩散膜层40后还包括：
85.s107：去除第二区域对应的介质层上残留的第一金属氧化物层。
86.继续参照图4和图5，在第一扩散膜层40包括沿远离基底10方向依次层叠设置的阻挡层403、第一金属氧化物层402以及保护层401的实现方式中，在对第一区域a和第二区域b对应的各膜层进行蚀刻的过程中，保护层401、第一金属氧化物层402以及阻挡层403依次被蚀刻；示例性的，在蚀刻结束时，第二区域b对应的介质层30上可以残留部分阻挡层403，相应的阻挡层403上残留有部分第一金属氧化物层402。如图6换和图7所示，此时去除第二区域b对应的介质层30上残留的部分第一金属氧化物层402，可以避免残留的第一金属氧化物层402影响第二区域b形成的晶体管的性能。
87.示例性的，可以通过湿法蚀刻的方式去除第二区域b对应的介质层30上残留的第一金属氧化物层402。通过湿法蚀刻的方式选择性的去除残留的第一金属氧化物层402，可以避免在蚀刻残留的第一金属氧化物层402时，对其他的膜层造成影响。
88.继续参照图1，在去除第二区域b对应的介质层30上残留的第一金属氧化物层402之后，本实施例提供的半导体结构制作方法还包括：
89.s108：在第一区域对应的第一扩散膜层、以及第二区域对应的介质层上形成第二扩散膜层，第二扩散膜层包括第二金属氧化物层。
90.如图8和图9所示，示例性的，第二金属氧化物层601可以包括氧化铝等，本实施例对第二金属氧化物层601的材质不作限制。第二扩散膜层可以仅包括第二金属氧化物层601，当然第二扩散膜层也可以包括第二金属氧化物层601、以及覆盖在第二金属氧化物层601上的其他膜层，其中其他膜层可以为氮化钛层，以实现对第二金属氧化物层601的保护。
91.在第一扩散膜层40包括层叠设置的阻挡层403、第一金属氧化物层402以及保护层401的实现方式中，向基底10蚀刻第一区域a和第二区域b对应的各膜层，直至暴露出第一区域a对应的第一扩散膜层40的过程中，去除第二区域b对应的保护层401、第一金属氧化物层402和部分阻挡层403。相应的，在第一区域a对应的第一扩散膜层40、以及第二区域b对应的介质层30上形成第二扩散膜层包括：在第一区域a对应的第一扩散膜层40、以及第二区域b对应的剩余阻挡层403上形成第二扩散膜层。
92.继续参照图1，在形成第二扩散膜层之后，本实施例提供的半导体结构制作方法还包括：
93.s109：对第一区域和第二区域对应的剩余膜层进行热处理。
94.通过热处理，可以使第一金属氧化物层402中的第一金属元素扩散至第一区域a对应的介质层30内，以形成n型晶体管(nmos)；于此同时，第二金属氧化物层601中的第二金属元素扩散至第二区域b对应的介质层30内，以形成p型晶体管(pmos)。
95.示例性的，热处理可以包括对第一区域a和第二区域b对应的剩余膜层进行退火处理，以使第一金属氧化物层402中的第一金属元素扩散至第一区域a对应的介质层30内；于此同时，第二金属氧化物层601中的第二金属元素扩散至第二区域b对应的介质层30内。
96.本实施例提供的半导体结构制作方法，基底10包括第一区域a以及第一区域a外的
第二区域b，第二区域b对应的基底10上形成有掺杂层20；之后在第一区域a对应的基底10上、以及第二区域b对应的掺杂层20上形成介质层30；在介质层30上形成第一扩散膜层40，第一扩散膜层40包括第一金属氧化物层402，第一扩散膜层40的厚度不小于掺杂层20的厚度；在第一扩散膜层40上用旋转涂布法形成硬掩膜50；向基底10蚀刻第一区域a和第二区域b对应的各膜层，直至暴露出第一区域a对应的第一扩散膜层40；之后，去除第二区域b对应的介质层30上残留的第一金属氧化物层402；由于掺杂层20的存在，第二区域b的掺杂层20到基底10的距离较大，第二区域b的硬掩膜50厚度较小，在暴露第一区域a的第一扩散膜层40时，第二区域b内的第一扩散膜层40刚好被除尽或者残留部分第一扩散膜层40，进而避免了第二区域b对应膜层的损伤。
97.另外，在向基底10蚀刻第一区域a和第二区域b对应的各膜层，直至暴露出第一区域a对应的第一扩散膜层40之后，去除第二区域b对应的介质层30上残留的第一金属氧化物层402，可以避免第二区域b对应的介质层30上残留第一金属氧化物层402，进而避免第一金属氧化物层402影响第二区域b形成的晶体管的性能。
98.在一个可实现的方式中，在进行热处理之后还包括：在第一区域a对应的第一扩散膜层40上、以及第二区域b对应的第二扩散膜层上形成栅极层。
99.栅极层可以作为形成的n型晶体管(nmos)和p型晶体管(pmos)的栅极。示例性的，栅极层的材质可以由铜等金属构成。
100.在其他的实现方式中，进行退火处理之后还包括：去除第一扩散膜层40以及第二扩散膜层，以暴露出介质层30；在介质层30上形成栅极层。如此设置，可以减少半导体结构的膜层数量，进而减小半导体结构的厚度；另外可以使栅极层直接与对应的介质层30接合，可以提高半导体结构的性能。
101.继续参照图2-图9，本实施例还提供一种半导体结构，包括基底10，基底10包括第一区域a以及位于第一区域a外的第二区域b；第二区域b对应的基底10上设置有掺杂预设金属的掺杂层20；第一区域a对应的基底10上、以及第二区域b对应的掺杂层20上设置有介质层30。
102.示例性的，基底10呈板状，基底10可以作为后续步骤中形成的膜层的基础，以支撑后续步骤中形成的其他膜层。基底10的材质可以包括硅、锗等，本实施例对基底10的材质不作限制。
103.在半导体结构为动态随机存储器的实现方式中，基底10包括核心区以及位于核心区外围的边缘区，其中，核心区用于存储数据；第一区域a和第二区域b可以位于边缘区内。
104.示例性，掺杂层20的材质可以包括硅锗，制作时，可以先在第二区域b对应的基底10上形成一层硅，之后将锗掺杂在硅层内，以形成掺杂层20；在其他的实现方式中，第二区域b内的基底10厚度大于第一区域a内的基底10厚度，之后在第二区域b基底10的一侧掺杂锗，进而形成位于第二区域b的基底10一侧的掺杂层20。
105.在上述实现方式中，可以先在第二区域b上形成掺杂层20，之后在第一区域a的基底10以及第二区域b对应的掺杂层20上形成介质层30。
106.本实施例中，介质层30可以包括层叠设置的第一介质层301和第二介质层302，第一介质层301靠近基底10设置，第二介质层302的介电常数大于第一介质层301的介电常数。
107.通过上述设置，第二介质层302的介电常数大于第一介质层301的介电常数，可以
提高半导体结构的性能。示例性的，第一介质层301的材质可以包括氧化硅、氧化铝、氧化锆等，第二介质层302的材质可以包括硅酸铪、硅酸锆等高介电常数材料。
108.本实施例提供的半导体结构，第一区域a对应的介质层30上设置有第一扩散膜层40，第一扩散膜层40包括第一金属氧化物层402；第二区域b对应的介质层30上设置有第二扩散膜层，第二扩散膜层包括第二金属氧化物层601。
109.示例性的，继续参照图2和图3，制作时，先在介质层30上形成第一扩散膜层40，第一扩散膜层40的厚度不小于掺杂层20的厚度；之后，在第一扩散膜层40上用旋转涂布法形成硬掩膜50。继续参照图4和图5，之后，向基底10蚀刻第一区域a和第二区域b对应的各膜层，直至暴露出第一区域a对应的第一扩散膜层40。继续参照图6和图7，去除第二区域b对应的介质层30上残留的第一金属氧化物层402。继续参照图8和图9，在第一区域a对应的第一扩散膜层40、以及第二区域b对应的介质层30上形成第二扩散膜层，第二扩散膜层包括第二金属氧化物层601。进而形成位于第一区域a对应的介质层30上的第一扩散膜层40以及位于第二区域b对应的介质层30上的第二扩散膜层。
110.在一些实施例中，第一扩散膜层40包括依次层叠设置的阻挡层403、第一金属氧化物层402以及保护层401，阻挡层403靠近基底10设置。其中，第一金属氧化物层402的材质可以包括氧化镧等，阻挡层403和保护层401的材质可以包括氮化钛等。保护层401可以实现对第一金属氧化物层402的保护，进而避免在制作过程中对第一金属氧化物层402造成损伤，阻挡层403可以在后续热处理的过程中调节第一金属氧化物层402中的第一金属元素向介质层30的扩散速率。
111.继续参照图4和图5，在上述实现方式中，由于第二区域b的基底10和介质层30之间具有掺杂层20，使得第二区域b内的第一扩散膜层40背离基底10的顶面较第一区域a内第一扩散膜层40背离基底10的顶面更远离基底10；由于第一区域a和第二区域b对应的掩膜层50顶面与基底10之间的距离相等，因此在暴露第一区域a对应的第一扩散膜层40时，第二区域b对应的第一扩散膜层40已经被蚀刻。进一步地，第一扩散膜层40的厚度不小于掺杂层20的厚度，使得在暴露第一区域a对应的第一扩散膜层40时，第二区域b对应的第一扩散膜层40已经完全被蚀刻，或者第二区域b对应的第一扩散膜层40的大部分已经被蚀刻。进而避免了第一区域a内的各膜层受到损伤。
112.在上述实现方式中，掺杂层20的厚度大于第一金属氧化物层402的厚度和阻挡层401的厚度之和。如此设置，向所述基底蚀刻第一区域a和第二区域b对应的各膜层时，可以保留部分第二区域b对应的阻挡层401。
113.具体地，在第一扩散膜层40包括层叠设置的阻挡层403、第一金属氧化物层402以及保护层401的实现方式中，向基底10蚀刻第一区域a和第二区域b对应的各膜层，直至暴露出第一区域a对应的第一扩散膜层40的过程中，去除第二区域b对应的保护层401、第一金属氧化物层402和部分阻挡层403。保留了第二区域b对应的部分阻挡层403，可以避免第二区域b对应的介质层30或者其他膜层被损坏。
114.在对第一区域a和第二区域b对应的各膜层进行蚀刻的过程中，保护层401、第一金属氧化物层402以及阻挡层403依次被蚀刻；示例性的，在蚀刻结束时，第二区域b对应的介质层30上可以残留部分阻挡层403，相应的阻挡层403上残留有部分第一金属氧化物层402；此时可以通过湿法蚀刻等方式，去除第二区域b对应的介质层30上残留的部分第一金属氧
化物层402，以避免残留的第一金属氧化物层402影响第二区域b形成的晶体管的性能。
115.本实施例中，第一扩散膜层40和第二扩散层上设置有栅极层，栅极层可以作为栅极；以使得第一区域a对应的各膜层形成晶体管，第二区域b对应的各膜层也形成晶体管。示例性的，第一区域a对应的各膜层形成n型晶体管(nmos)，第二区域b对应的各膜层形成p型晶体管(pmos)。
116.在上述实施例中，在形成第二扩散膜层后，对第一区域a和第二区域b对应的剩余膜层进行退火处理，可以使第一金属氧化物层402中的第一金属元素扩散至第一区域a对应的介质层30内；于此同时，第二金属氧化物层601中的第二金属元素扩散至第二区域b对应的介质层30内。
117.本实施例中，向基底10蚀刻第一区域a和第二区域b对应的各膜层，直至暴露出第一区域a对应的第一扩散膜层40的过程中，去除第二区域b对应的保护层401、第一金属氧化物层402和部分阻挡层403。进而使得第二区域b对应的介质层30上具有部分阻挡层403，在形成第二金属氧化物层601后，第二金属氧化物层601和介质层30之间具有保护层403。示例性的，保护层403的厚度可以为0.1nm-2nm。
118.在上述实施例中，第一金属氧化物层402可以为氧化镧层，第二金属氧化物层601可以为氧化铝层。
119.本实施例提供的半导体结构，基底10包括第一区域a以及第一区域a外的第二区域b，第二区域b对应的基底10上设置有掺杂层20；第一区域a对应的基底10上、以及第二区域b对应的掺杂层20上设置介质层30；形成介质层30后，在介质层30上形成第一扩散膜层40，第一扩散膜层40包括第一金属氧化物层402，第一扩散膜层40的厚度不小于掺杂层20的厚度；在第一扩散膜层40上用旋转涂布法形成硬掩膜50；向基底10蚀刻第一区域a和第二区域b对应的各膜层，直至暴露出第一区域a对应的第一扩散膜层40；之后，去除第二区域b对应的介质层30上残留的第一金属氧化物层402；由于掺杂层20的存在，第二区域b的掺杂层20到基底10的距离较大，第二区域b的硬掩膜50厚度较小，在暴露第一区域a的第一扩散膜层40时，第二区域b内的第一扩散膜层40刚好被除尽或者残留部分第一扩散膜层40，进而避免了第二区域b对应膜层的损伤。
120.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。