一种含组合介质深槽的横向耐压区

本发明涉及半导体领域，具体涉及一种含组合介质深槽的横向耐压区。

背景技术：

具有横向耐压区的半导体功率器件，如横向mosfet等，由于其电极通常位于同一平面，所以适合用于功率集成电路中。一般情况下，该类器件为了维持较高的的击穿电压或电流，会占用较大的芯片面积，从而增加芯片的制造成本。

具有深槽结构的横向耐压区中有一个填充了绝缘介质的深槽，利用这个深槽，可以对漂移区进行折叠，从而增加漂移区的有效长度，优化器件击穿电压和比导通电阻之间的折中关系。

但在这种带槽的器件中，介质深槽引入了一个寄生电容[2]。该电容以两侧漂移区为极板，以深槽介质为电介质，称为深槽电容(cdt)。当深槽两侧存在电势差，会在两侧漂移区搜集电荷为cdt充电。对于单一介质填充的介质深槽，当器件临界击穿时，深槽两侧电势差沿纵向变化，而cdt是始终纵向不变的，根据q＝v·c可知，cdt左右极板所需的充电电荷q也是纵向变化的。该纵向变化的电荷索取将导致漂移区电场分布不均匀，加剧器件内部的电场集中，降低器件耐压。

技术实现要素：

本发明提出一种具有含组合介质深槽的横向耐压区，用以在解决器件内部电场集中以提高击穿电压的同时利用深槽电容充电电荷补偿区增加漂移区掺杂浓度以降低比导通电阻。

为了达到上述发明目的，本发明采用的技术方案为：

一种含组合介质深槽的横向耐压区，其包括衬底，衬底上设置有漂移区，漂移区中设置有上端开口的槽体，漂移区槽体的低电位侧设置有p型深槽电容充电电荷补偿区，漂移区槽体的高电位侧设置有n型深槽电容充电电荷补偿区；

p型深槽电容充电电荷补偿区与与其相邻的漂移区的上端共同设置有p型重掺杂区；p型重掺杂区上设置有阳极；

n型深槽电容充电电荷补偿区与与其相邻的漂移区的上端共同设置有n型重掺杂区；n型重掺杂区上设置有阴极；

p型深槽电容充电电荷补偿区和n型深槽电容充电电荷补偿区之间设置有第二介质，第二介质内设置有上宽下窄的第一介质；第一介质的上部左右两端分别与p型重掺杂区和n型重掺杂区相连。

进一步地，漂移区包括设置在衬底上的n型漂移区，n型漂移区设置为u形且开口向上；n型漂移区内设置有p型漂移区，p型漂移区为u形且开口向上。

进一步地，漂移区包括设置在衬底上的p型漂移区，p型漂移区设置为u形且开口向上；p型漂移区内设置有n型漂移区，n型漂移区为u形且开口向上。

进一步地，第二介质的介电常数为第一介质的介电常数的20倍以上。

进一步地，第二介质的左右两个上端分别止于p型深槽电容充电电荷补偿区的顶部和n型深槽电容充电电荷补偿区的顶部。

本发明的有益效果为：本发明通过在介质深槽内存在两种不同的介质：一种是高介电常数介质，一种是低介电常数介质，通过它们宽度线性变化形成组合，进而调变深槽电容。调变后的深槽电容可与深槽两侧纵向变化的电势差相匹配，使其所需充电电荷沿纵向接近均匀分布。此后在深槽电容电荷提供区中的p型深槽电容充电电荷补偿区和n型深槽电容充电电荷补偿区中采用均匀掺杂就能为深槽电容提供恰当的充电电荷，实现在保证p-mos器件击穿电压的前提下具有尽可能低的比导通电阻。

附图说明

图1为本发明的剖面结构示意图；

图2为实施例中n型深槽电容充电电荷补偿区在内时本发明的剖面结构示意图；

图3为实施例中p型深槽电容充电电荷补偿区在内时本发明的剖面结构示意图；

图4为具体实施过程中本器件的剖面结构示意图；

图5为具体实施过程中本器件深槽内两种介质组合示意图；

图6为具体实施过程中nadd(y)掺杂分布示意图；

图7为具体实施过程中本器件的等电势分布图a-b和c-d路径上的电势分布示意图；

图8为具体实施过程中本器件与现有器件的性能比对示意图。

其中：1、衬底；2、漂移区；3、n型深槽电容充电电荷补偿区；4、阴极；5、第一介质；6、阳极；7、p型深槽电容充电电荷补偿区；8、第二介质；9、n型重掺杂区；10、p型重掺杂区。

具体实施方式

下面对本发明的具体实施方式进行描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

如图1所示，该含组合介质深槽的横向耐压器件包括衬底1，衬底1上设置有漂移区2，漂移区2中设置有上端开口的槽体，漂移区2槽体的低电位侧设置有p型深槽电容充电电荷补偿区7，漂移区2槽体的高电位侧设置有n型深槽电容充电电荷补偿区3；

p型深槽电容充电电荷补偿区7与与其相邻的漂移区2的上端共同设置有p型重掺杂区10；p型重掺杂区10上设置有阳极6；

n型深槽电容充电电荷补偿区3与与其相邻的漂移区2的上端共同设置有n型重掺杂区9；n型重掺杂区9上设置有阴极4；

p型深槽电容充电电荷补偿区7和n型深槽电容充电电荷补偿区3之间设置有第二介质8，第二介质8内设置有上宽下窄的第一介质5；第一介质5的上部左右两端分别与p型重掺杂区10和n型重掺杂区9相连；第二介质8的介电常数为第一介质5的介电常数的20倍以上，第二介质8的左右两个上端分别止于p型深槽电容充电电荷补偿区7的顶部和n型深槽电容充电电荷补偿区3的顶部。

在本发明的一个实施例中，如图2所示，漂移区2包括设置在衬底1上的p型漂移区，p型漂移区设置为u形且开口向上；p型漂移区内设置有n型漂移区，n型漂移区为u形且开口向上。

在本发明的另一个实施例中，如图3所示，漂移区2包括设置在衬底1上的n型漂移区，n型漂移区设置为u形且开口向上；n型漂移区内设置有p型漂移区，p型漂移区为u形且开口向上。

在具体实施过程中，按照本发明的结构建立一个如图4所示的器件，其中high-k表示第二介质8的介电常数，第一介质5采用二氧化硅；p-add表示p型深槽电容充电电荷补偿区7，n-add表示n型深槽电容充电电荷补偿区3，cdt表示由第二介质8、第一介质5、p-add和n-add构成的深槽电容；p-drift表示p型漂移区，n-epitaxy表示n型漂移区。第一介质5和第二介质8的宽度线性变化形成组合，旨在调变cdt。调变后的cdt可与深槽两侧纵向变化的电势差相匹配，使其所需充电电荷沿纵向接近均匀分布。此后在cdt电荷提供区p-add和n-add中采用均匀掺杂就能为cdt提供恰当的充电电荷。

对于如图4所示的器件，深槽两侧的线变电势差由式(1)给出。其中，δv(h)为深槽底部电势差。

如图5所示，cdt可等效为由电容c1(y)、c2(y)、c1(y)串联而成。根据平板电容计算公式和电容串联公式，计算cdt等于：

其中，ε1、ε2分别为sio2、high-k介质的介电常数，h为深槽深度，b为二分之一的深槽宽度。由(1)、(2)得，器件临界击穿时cdt充电电荷q(y)为：

为给cdt提供恰当的充电电荷，半导体区p-add和n-add的掺杂浓度应符合：

其中，q为单位电荷电量，ta为p-add和n-add区的宽度。为提高右侧p-drift的掺杂浓度，n-add和p-drift之间还进行着电荷补偿。因此综合以上分析可得，器件主要区域的掺杂浓度应遵从式(5)-(8)：

nn-add(y)＝nadd(y)+nd2(6)

dl＝tnnd1+tanadd(y)(7)

dr＝tnnd1+tand2(8)

其中，nd1表示n-epitaxy的掺杂浓度，nd2表示n-add中用以补偿右侧p-drift的掺杂浓度；dl、dr分别为p-drift左右两侧的剂量；tn、tp分别为n-epitaxy、p-drift的宽度。

将(3)式可绘制图6所示的q(y)-y曲线。该曲线表明，沿y向大部分范围内，提出器件中cdt充电电荷都是接近均匀的，因此可通过均匀掺杂的充电电荷补偿区对cdt所需充电电荷进行补偿即可消除漂移区中由cdt带来的电场集中。

图6还示出了深槽被单一介质sio2填充时，cdt充电电荷的情况。在该种情况下需要采用纵向线性变掺杂(vvd)来对cdt进行合理的电荷供给。相比较而言，本结构中n-add和p-add为均匀掺杂，实施起来更为方便容易。而且，由于提出器件采用了high-k介质来增强cdt，所以p-add区掺杂剂量也有了显著提高，利于降低器件比导通电阻。

使用medici对提出器件进行仿真研究，采用的模型包括fldmob、conmob、consrh、srfmob和impact.i。仿真得到提出器件临界击穿时的等电势分布如图7-(a)所示。图7-(b)提取了器件内部a-b和c-d路径上的电势分布。图7表明器件p-drift和n-epitaxy之间达到了良好的电荷平衡，器件漂移区的耐压情况可接近理想的超结结构。

在图8中可以更好的看出本器件相比已有文献中^[4]-[10]明显改善了ron,sp(比导通电阻)～bv(击穿电压)折中关系，且随着深槽的深宽比的提升，本发明所提出的器件的比导通电阻还可进一步减小。

其中：

[1]a.f.j.murray,w.a.lane.optimizationofinterconnection-inducedbreakdownvoltageinjunctionisolatedic'susingbiasedpolysiliconfieldplates[j].ieeetrans.electrondevices,1997,44(1):185-189.

[2]j.cheng,w.chen,p.li.improvementofdeep-trenchldmoswithvariationverticaldopingforcharge-balancesuper-junction[j].ieeetransactionsonelectrondevices,2018,65(4):1404-1410.

[3]j.cheng,s.wu,w.chen,h.huang,etal.atrenchldmosimprovedbyquasiverticalsuperjunctionandresistivefieldplate[j].ieeejournaloftheelectrondevicessociety,2019,7:682-689.

[4]t.miyoshi,t.tominari,h.fujiwara,etal.designofareliablep-channelldmosfetwithresurftechnology[j].ieeetransactionsonelectrondevices,2014,61(5):1451-1456.

[5]l.wu,y.song,h.yang,etal.psoipldmoswithn-buriedlayer[j].micro&nanoletters,2017,12(10):726-730.

[6]b.yi,x.chen.a300-vultra-low-specificon-resistancehigh-sidep-ldmoswithauto-biasedn-ldmosforspic[j].ieeetransactionsonpowerelectronics,2017,32(1):551-560.

[7]m.sambi,d.merlini,p.galbiati,etal.anovel0.16μm-300vsoibcdforultrasoundmedicalapplications[c].//2011ieee23rdinternationalsymposiumonpowersemiconductordevicesandics,sandiego,ca,2011:36-39.

[8]x.zhou,m.qiao,y.he,etal.back-gateeffectonron,spandbvforthinlayersoifieldp-channelldmos[j].ieeetransactionsonelectrondevices,2015,62(4):1098-1104.

[9]j.deng,j.cheng,x.b.chen.animprovedsoip-channelldmoswithhigh-kgatedielectricanddualhole-conductivepaths[j].ieeeelectrondeviceletters,2017,38(12):1712-1715.

[10]k.zhou,x.luo,q.xu,etal.aresurf-enhancedp-channeltrenchsoildmoswithultralowspecificon-resistance[j].ieeetransactionsonelectrondevices,2014,61(7):2466-2472.

综上，本发明提供了一种显著改善击穿电压与比导通电阻之间折中关系的耐压区。