高电子迁移率晶体管及其制作方法与流程

1.本发明涉及晶体管技术领域，尤其是涉及一种高电子迁移率晶体管及其制作方法。


背景技术：

2.在半导体技术中，iii-v族的半导体化合物可用于形成各种集成电路装置，例如：高功率场效晶体管、高频晶体管或高电子迁移率晶体管(high electron mobility transistor,hemt)。hemt是属于具有二维电子气(two dimensional electron gas,2deg)的一种晶体管，其2deg会邻近于能隙不同的两种材料之间的接合面(即，异质接合面)。由于hemt并非使用掺杂区域作为晶体管的载子通道，而是使用2deg作为晶体管的载子通道，因此相较于现有的金氧半场效晶体管(mosfet)，hemt具有多种吸引人的特性，例如：高电子迁移率及以高频率传输信号的能力。对于现有的hemt，可以包括依序堆栈的化合物半导体通道层、化合物半导体阻障层、化合物半导体盖层及闸极电极。利用闸极电极向化合物半导体盖层施加偏压，可以调控位于化合物半导体盖层下方的化合物半导体通道层中的二维电子气浓度，进而调控hemt的开关。此外，现有的hemt中另会设置场板，以通过场板调控电场分布，进而提升hemt的崩溃电压。
3.然而，即便在hemt中设置场板确实可有效提升hemt的耐压能力，但此做法通常会增加额外电容，进而使得hemt产生显著的切换延迟(turn-on/off delay time)，因而降低hemt的电性表现。


技术实现要素：

4.有鉴于此，有必要提出一种改良的高电子迁移率晶体管，以改善现有的高电子迁移率晶体管所存在的缺陷。
5.根据本发明的一实施例，提供一种高电子迁移率晶体管，包括：一半导体通道层及一半导体阻障层，设置于一基底上；一闸极场板，设置于所述半导体阻障层上；一源极电极，设置于所述闸极场板的一侧；至少一第一场板，设置于所述闸极场板的另一侧，且侧向分离于所述闸极场板；以及一第二场板，覆盖所述闸极场板及所述至少一第一场板，且电连接至所述源极电极，其中，当以俯视观察时，所述第二场板的面积大于所述闸极场板的面积与所述至少一第一场板的面积之和。
6.根据本发明的一实施例，提供一种高电子迁移率晶体管，包括：一半导体通道层及一半导体阻障层，设置于一基底上；一闸极场板及一第一场板，设置于所述半导体阻障层上，其中所述闸极场板及所述第一场板彼此间侧向分离；一第一层间介电层，顺向性覆盖所述闸极场板及所述第一场板，其中所述第一层间介电层的厚度介于1000埃至3500埃之间；以及一第二场板，延伸越过所述闸极场板及所述第一场板的上方，且顺向性覆盖所述第一层间介电层。
7.根据本发明的一实施例，提供一种高电子迁移率晶体管的制作方法，包括：提供一
基底，其上依序设置有一半导体通道层、一半导体阻障层以及一钝化层；形成一闸极场板及至少一第一场板，其中所述闸极场板及所述至少一第一场板彼此间侧向分离；形成一第一层间介电层，顺向性覆盖所述闸极场板及所述至少一第一场板；以及形成一源极电极及一第二场板，其中所述第二场板顺向性覆盖所述第一层间介电层且延伸越过所述闸极场板及所述至少一第一场板的上方。
8.根据上述实施例，半导体通道层和第二场板之间可设置有闸极场板及第一场板，且闸极场板和第一场板彼此之间沿着特定方向侧向分离。藉由此设置，不但可避免闸极场板往特定方向过度延伸所造成的电容增加及切换迟滞现象，且可实质上维持崩溃电压的表现。
附图说明
9.图1是根据本发明一实施例所绘示的高电子迁移率晶体管(hemt)的剖面示意图。
10.图2是根据本发明一实施例所绘示的高电子迁移率晶体管的局部区域的放大剖面示意图。
11.图3是根据本发明一实施例所绘示的高电子迁移率晶体管的局部区域的俯视示意图。
12.图4是根据本发明一变化型实施例所绘示的源/汲极电极分别为双层堆栈的高电子迁移率晶体管的剖面示意图。
13.图5是根据本发明一变化型实施例所绘示的具有多个第一场板的高电子迁移率晶体管的剖面示意图。
14.图6是根据本发明一变化型实施例所绘示的闸极电极直接接触半导体阻障层的高电子迁移率晶体管的剖面示意图。
15.图7是根据本发明一实施例所绘示的制作高电子迁移率晶体管的剖面示意图，其中包括依序堆栈的半导体层及第一金属层。
16.图8是根据本发明一实施例所绘示的制作高电子迁移率晶体管的剖面示意图，其中包括设置于钝化层及第一层间介电层中的源/汲极接触洞。
17.图9是根据本发明一实施例所绘示的制作高电子迁移率晶体管的剖面示意图，其中包括覆盖第一层间介电层的第二金属层。
18.图10是根据本发明一实施例所绘示的制作高电子迁移率晶体管的剖面示意图，其中包括覆盖第二场板的第二层间介电层。
19.附图标记说明：10-1
…
高电子迁移率晶体管10-2
…
高电子迁移率晶体管10-3
…
高电子迁移率晶体管10-4
…
高电子迁移率晶体管12
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主动区域14
…
漂移区域20
…
半导体结构102
…
基底
104
…
缓冲层106
…
半导体通道层106a
…
二维电子气区域106b
…
二维电子气截断区域108
…
半导体阻障层110
…
半导体盖层110s
…
侧面120
…
闸极电极121
…
闸极场板121s
…
侧面122
…
第一金属层124
…
闸极接触洞130
…
源极电极131
…
场板132
…
第一源极层133
…
第二场板133a
…
底面133s
…
侧面134
…
第二源极层135
…
第三场板135s
…
侧面136
…
第三源极层137
…
第四场板137s
…
侧面138
…
源极接触洞139
…
第二金属层140
…
汲极电极142
…
第一汲极层144
…
第二汲极层146
…
第三汲极层148
…
汲极接触洞150
…
第一场板150s
…
侧面151
…
第一场板151s
…
侧面152
…
接触插塞160
…
钝化层162
…
第一层间介电层162r
…
凹陷区
162p
…
抬升区164
…
第二层间介电层166
…
第三层间介电层168
…
第四层间介电层170
…
顶层介电层a
…
区域h1
…
第一高度h2
…
第二高度l1
…
距离l2
…
距离l3
…
距离s
…
间隙t1
…
厚度t2
…
厚度t3
…
厚度
具体实施方式
20.下面结合附图和具体的实施方式对本发明作进一步说明。
21.本发明提供了数个不同的实施例，可用于实现本发明的不同特征。为简化说明起见，本发明也同时描述了特定构件与布置的范例。提供这些实施例的目的仅在于示意，而非予以任何限制。举例而言，下文中针对「第一特征形成在第二特征上或上方」的叙述，其可以是指「第一特征与第二特征直接接触」，也可以是指「第一特征与第二特征间另存在有其他特征」，致使第一特征与第二特征并不直接接触。此外，本发明中的各种实施例可能使用重复的参考符号和/或文字注记。使用这些重复的参考符号与注记是为了使叙述更简洁和明确，而非用以指示不同的实施例及/或配置之间的关联性。
22.另外，针对本发明中所提及的空间相关的叙述词汇，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「下」，「顶」，「底」和类似词汇时，为便于叙述，其用法均在于描述附图中一个元件或特征与另一个(或多个)元件或特征的相对关系。除了附图中所显示的摆向外，这些空间相关词汇也用来描述半导体装置在使用中以及操作时的可能摆向。随着半导体装置的摆向的不同(旋转90度或其它方位)，用以描述其摆向的空间相关叙述也应通过类似的方式予以解释。
23.虽然本发明使用第一、第二、第三等用词，以叙述种种元件、部件、区域、层及/或区块(section)，但应了解此等元件、部件、区域、层及/或区块不应被此等用词所限制。此等用词仅是用以区分某一元件、部件、区域、层及/或区块与另一个元件、部件、区域、层及/或区块，其本身并不意含及代表该元件有任何之前的序数，也不代表某一元件与另一元件的排列顺序或是制造方法上的顺序。因此，在不背离本发明的具体实施例范畴下，下列所讨论的第一元件、部件、区域、层或区块亦可以第二元件、部件、区域、层或区块之词称之。
24.本发明中所提及的「约」或「实质上」的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。
应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明「约」或「实质上」的情况下，仍可隐含「约」或「实质上」之含义。
25.在本发明中，「三五族半导体(group iii-v semiconductor)」指包含至少一iii族元素与至少一v族元素的化合物半导体。其中，iii族元素可以是硼(b)、铝(al)、镓(ga)或铟(in)，而v族元素可以是氮(n)、磷(p)、砷(as)或锑(sb)。进一步而言，「iii-v族半导体」可以包括：氮化镓(gan)、磷化铟(inp)、砷化铝(alas)、砷化镓(gaas)、氮化铝镓(algan)、氮化铟铝镓(inalgan)、氮化铟镓(ingan)、氮化铝(aln)、磷化镓铟(gainp)、砷化铝镓(algaas)、砷化铝铟(inalas)、砷化镓铟(ingaas)、氮化铝(aln)、磷化镓铟(gainp)、砷化铝镓(algaas)、砷化铝铟(inalas)、砷化镓铟(ingaas)、其类似物或上述化合物的组合，但不限于此。此外，端视需求，iii-v族半导体内亦可包括掺质，而为具有特定导电型的iii-v族半导体，例如n型或p型iii-v族半导体。
26.虽然下文通过具体实施例以描述本发明的发明原理，然而本发明的发明原理亦可应用至其他的实施例。此外，为了不致使本发明的精神晦涩难懂，特定的细节会被予以省略，该些被省略的细节属于本领域普通技术人员的知识范畴。
27.本发明提出一种高电子迁移率晶体管(hemt)，其可以作为电压转换器应用的功率切换晶体管。相较于硅功率晶体管，由于iii-v hemt具有较宽的能带间隙，因此具有低导通电阻(on-state resistance)与低切换损失的特征。
28.图1是根据本发明一实施例所绘示的高电子迁移率晶体管(hemt)的剖面示意图。如图1所示，根据本发明一实施例，高电子迁移率晶体管10-1，例如增强型高电子迁移率晶体管，设置在基底102上，且基底102上依序可设置有选择性的缓冲层104、半导体通道层106、半导体阻障层108及半导体盖层110。闸极电极120、闸极场板121及第一场板150可以被设置于半导体阻障层108之上。源极电极130可以设置于闸极场板121的一侧，而汲极电极140及第一场板150可设置于闸极场板121的另一侧。第一场板150可沿着某方向(例如x方向)侧向分离于闸极场板121。第二场板133可覆盖闸极场板121及第一场板150，且电连接至源极电极130。
29.根据本发明一实施例，半导体阻障层108和第一场板150之间可设置可选的钝化层160。此外，场板131(例如：第一场板150、第二场板133、第三场板135及第四场板137)及层间介电层160(例如：第一层间介电层162、第二层间介电层164、第三层间介电层166及第四层间介电层168)可以交替堆栈于钝化层160之上，使得第一场板133和第二场板135之间可设置第一层间介电层162，第二场板135和第三场板137之间可设置第二层间介电层164，第三场板135和第四场板137之间可设置第三层间介电层166。根据本发明一实施例，第一场板150、第二场板133、第三场板135及第四场板137的各自厚度t1、t2、t3、t4可以呈现厚度渐增的关系(即：t1《t2《t3《t4)，但不限定于此。
30.根据本发明的一实施例，上述基底102可以是块硅基板、碳化硅(sic)基板、蓝宝石(sapphire)基板、绝缘层上覆硅(silicon on insulator，soi)基板或绝缘层上覆锗(germanium on insulator，goi)基板，但不限定于此。于另一实施例中，基底102更包含单一或多层的绝缘材料层以及/或其他合适的材料层(例如半导体层)与一核心层。绝缘材料层可以是氧化物、氮化物、氮氧化物或其他合适的绝缘材料。核心层可以是碳化硅(sic)、氮化铝(aln)、氮化铝镓(algan)、氧化锌(zno)或氧化镓(ga2o3)或其他合适的陶瓷材料。于一
实施例中，单一或多层的绝缘材料层以及/或其他合适的材料层包覆核心层。
31.根据本发明一实施例，缓冲层104可以用于降低存在于基底102和在半导体通道层106之间的应力或晶格不匹配的程度。根据本发明的一实施例，缓冲层104可以包括若干个子半导体，且其整体的电阻值会高于基底102上其他层的电阻值。具体而言，缓冲层104中的部分元素的比例，例如金属元素，会由基底102往半导体通道层106的方向逐渐改变。举例而言，对于基底102和半导体通道层106分别为硅基底和i-gan层的情形，缓冲层104可以是组成比例渐变的氮化铝镓(alxga(1-x)n)，且沿着基底102往半导体通道层106的方向，所述x值会以连续或阶梯变化方式自0.9降低至0.15。
32.根据本发明一实施例，上述半导体通道层106可包含一层或多层iii-v族半导体层，iii-v族半导体层的成份可以是gan、algan、ingan或inalgan，但不限定于此。此外，半导体通道层106亦可以是被掺杂的一层或多层iii-v族半导体层，例如是p型的iii-v族半导体层。对p型的iii-v族半导体层而言，其掺质可以是c、fe、mg或zn，或不限定于此。上述半导体阻障层108可包含一层或多层iii-v族半导体层，且其组成会不同于半导体通道层106的iii-v族半导体。举例来说，半导体阻障层108可包含aln、alyga(1-y)n(0＜y＜1)或其组合。根据一实施例，半导体通道层106可以是未经掺杂的gan层，而半导体阻障层108可以是本质上为n型的algan层。针对高电子迁移率晶体管10-1的主动区域12，由于半导体通道层106和半导体阻障层108间具有不连续的能隙，藉由将半导体通道层106和半导体阻障层108互相堆栈设置，电子会因压电效应(piezoelectric effect)而被聚集于半导体通道层106和半导体阻障层108之间的异质接面，因而产生高电子迁移率的薄层，亦即二维电子气(2deg)区域106a。相较之下，针对被半导体盖层110所覆盖的区域，由于不会形成二维电子气，因此可视为是二维电子气截断区域106b。
33.根据本发明一实施例，设置于半导体阻障层108上方的半导体盖层110可包含一层或多层iii-v族半导体层，且iii-v族半导体层的成份可以是gan、algan、ingan或inalgan，但不限定于此。半导体盖层110可以是被掺杂的一层或多层iii-v族半导体层，例如是p型的iii-v族半导体层。对于p型的iii-v族半导体层而言，其掺质可以是c、fe、mg或zn，但不限定于此。根据本发明的一实施例，半导体盖层110可以是p型的gan层。
34.根据本发明一实施例，闸极电极120可以被设置于半导体阻障层108和该二场板133之间。闸极电极120可以是单层或多层的结构，且闸极电极120可以和下方的半导体盖层110产生电连接，例如萧特基接触(schottky contact)。其中，闸极电极120的组成可例如是tin、w、pt、ni、ti、al、au或mo，或者tin、w、pt、ni、ti、al、au、mo中至少二者的堆栈层，或者tin、w、pt、ni、ti、al、au、mo中至少二者的合金，但不限定于此。
35.根据本发明一实施例，钝化层160可以覆盖住半导体阻障层108，可用于消除或减少存在于半导体阻障层108的顶面、半导体盖层110的侧面110s的表面缺陷，进而提升高电子迁移率晶体管10-1的电性表现。根据本发明的一实施例，钝化层160的组成可以是氮化硅(si3n4)、氮氧化硅(sion)、氮化铝(aln)、氧化铝(al2o3)或氧化硅(sio2)，但不限定于此。
36.根据本发明一实施例，闸极场板121及第一场板150可以顺向性覆盖住钝化层160的部分表面，且闸极场板121和第一场板150之间存在间隙s。其中，闸极场板121可以电连接于闸极电极120，而第一场板150则可以是浮置(electrically floating)或是电连接至源极电极130。根据本发明一实施例，闸极场板121的侧面121s可以向外突出于半导体盖层110
的侧面110s，且第一场板150可以被设置于闸极场板121和汲极电极140之间，因此闸极场板121及第一场板150均可重叠于高电子迁移率晶体管10-1的漂移区域(drift region)14。根据本发明一实施例，闸极场板121的侧面121s亦可以切齐或内缩于半导体盖层110的侧面110s，但不限定于此。根据本发明一实施例，闸极场板121及第一场板150可以是单层或多层的结构，且其组成可以是金属、合金、金属堆栈层或合金堆栈层，例如是tin、w、pt、ni、ti、al、au或mo，或者tin、w、pt、ni、ti、al、au、mo中至少二者的堆栈层，或者tin、w、pt、ni、ti、al、au、mo中至少二者的合金，但不限定于此。
37.根据本发明一实施例，第一层间介电层162可以顺向覆盖钝化层160、闸极场板121及第一场板150，并填满闸极场板121和第一场板150之间的间隙s。第一层间介电层162的材质可以选自si3n4、aln、al2o3和sio2中的一种或它们的任意组合，但不限定于此。第一层间介电层162的厚度可为1000埃至3500埃，但不限定于此。
38.根据本发明一实施例，第二场板133、第二层间介电层164、第三场板135、第三层间介电层166、第四场板137及第四层间介电层168可以依序堆栈于第一层间介电层162之上，且第二场板133、第二层间介电层164、第三场板135及第三层间介电层166可以顺向性设置于下层之上，但不限定于此。其中，第二场板133、第三场板135及第四场板137均可侧向延伸越过闸极场板121及第一场板150的顶面。相较于第一场板150的侧面150s，第二场板133的侧面133s、第三场板135的侧面135s、第四场板137的侧面137s可以依序更靠近汲极电极140。第二场板133、第三场板135及第四场板137以是单层或多层的结构，且其组成可以包括导电金属，例如是w、pt、ni、ti、al、au、mo等，但不限定于此。根据本发明一实施例，第二层间介电层164、第三层间介电层166、及第四层间介电层168的材质可以选自si3n4、aln、al2o3和sio2的其中一种或它们的任意组合，但不限定于此。
39.源极电极130及汲极电极140可以各自贯穿第一层间介电层162、钝化层160及半导体阻障层108，而电连接至下方的半导体通道层106。其中，源极电极130及汲极电极140可以分别是堆栈结构。根据本发明一实施例，源极电极130由下至上可以包括第一源极层132、第二源极层134及第三源极层136。其中，第二场板133可以被视为是第一源极层132的向外延伸区段、第三场板135可以被视为是第二源极层134的向外延伸区段、第四场板137可以被视为是第三源极层136的向外延伸区段。类似地，汲极电极140由下至上可以包括第一汲极层142、第二汲极层144及第三汲极层146。根据本发明一实施例，第一源极层132、142的组成可以包括欧姆接触金属。其中，欧姆接触金属是指可以和半导体通道层106产生欧姆接触(ohmic contact)的金属、合金、金属堆栈层或合金堆栈层，例如是ti、ti/al、ti/al/ti/tin、ti/al/ti/au、ti/al/ni/au或ti/al/mo/au，但不限定于此。当操作高电子迁移率晶体管10-1时，施加至源极电极130的电压绝对值会小于施予至汲极电极140的电压绝对值。
40.图2是根据本发明一实施例的高电子迁移率晶体管的局部区域的放大剖面示意图，其可对应至图1实施例所示的区域a。如图2所示，顺向性的第一层间介电层162的表面可以包括至少一凹陷区162r及至少一抬升区162p，且凹陷区162r可被设置于闸极场板121和第一场板150之间间隙的正上方，而各抬升区162p可分别被设置于闸极场板121和第一场板150的正上方。根据本发明一实施例，第二场板133会顺向性覆盖凹陷区162r及抬升区162p，因此第二场板133的底面133a和第一场板150的顶面之间可以具有多个垂直高度，例如第一高度h1、第二高度h2，且第一高度h1小于第二高度h2。此外，第一场板150可以电浮置或电连
接至第二场板133，端视实际需求。根据本发明一实施例，相较于第一场板150正上方的第二场板133，由于位于间隙s正上方的第二场板133可以较靠近钝化层160下方的半导体层，例如靠近半导体通道层106的顶面，因此可以更有效压抑半导体通道层106中所存在的高电场，或使半导体通道层106中的电场重新分布。此外，当凹陷区162r和钝化层160顶面之间的垂直距离小于3500埃，例如为1000埃至3500埃时，第二场板133可以展现更佳的电场压抑效果。
41.图3是根据本发明一实施例所绘示的高电子迁移率晶体管的局部区域的俯视示意图。如图3所示，闸极场板121及第一场板150可以呈现矩形，并沿着相同方向连续延伸，例如沿着y方向延伸。根据本发明一实施例，对于第一场板150电连接至上方场板131，例如电连接至第二场板133的情形，可以在第一场板150和第二场板133之间设置接触插塞152。第二场板133、第三场板135、及第四场板137可以依序沿着z方向堆栈。第二场板133、第三场板135及第四场板137的至少一边缘可以各自沿着x方向外延伸，使得第二场板133的边缘和第一场板150的边缘之间的距离l1、第三场板135的边缘和第一场板150的边缘之间的距离l2、第四场板137的边缘和第一场板150的边缘之间的距离l3呈现渐增之关系(即：l1《l2《l3)。根据本发明一实施例，当以俯视观察时，第二场板133的面积可大于闸极场板121的面积与第一场板150的面积的总和。根据本发明一实施例，第三场板135的面积可大于第二场板133的面积。根据本发明一实施例，第四场板137的面积可大于第三场板135的面积。
42.根据上述实施例，半导体通道层106和第二场板133之间设置有闸极场板121及第一场板150，且闸极场板121和第一场板150彼此之间沿着特定方向(例如x方向)侧向分离。此外，第一场板150为电浮置或电连接至源极电极130，使得施加至第一场板150的电压不一定会相同于施加至闸极场板121的电压。因此，可避免闸极场板121和漂移区14过度重叠，而避免了闸极场板121所导致的电容增加及开关迟滞现象，且仍可实质上维持崩溃电压的表现。
43.图4是根据本发明一变化型实施例所绘示的源/汲极电极分别为双层堆栈的高电子迁移率晶体管的剖面示意图。如图4所示，图4所示的高电子迁移率晶体管10-2类似图1所示的高电子迁移率晶体管10-1，主要差异在于，高电子迁移率晶体管10-2的第二场板133上方未设置其他的场板，且第二场板133会被顶层介电层170覆盖。源极电极130及汲极电极140各自可以是双层堆栈结构，且贯穿顶层介电层170、第一层间介电层162、钝化层160及半导体阻障层108。根据本发明一实施例，源极电极130由下至上可以包括第一源极层132及第三源极层136，且第二场板133可以被视为是第一源极层132的向外延伸区段。类似的，汲极电极140由下至上可以包括第一汲极层142及第三汲极层146。
44.图5是根据本发明一变化型实施例所绘示的具有多个第一场板的高电子迁移率晶体管的剖面示意图。如图5所示，图5所示的高电子迁移率晶体管10-3类似图1所示的高电子迁移率晶体管10-1，主要差异在于，高电子迁移率晶体管10-3包括多个第一场板，例如二个第一场板150、151，且相较于第一场板150，第一场板151可以更靠近汲极电极140。第二场板133可延伸越过各个第一场板150、151，使得第二场板133的侧面133s，相较于第一场板151的侧面151s，会更靠近汲极电极140。
45.图6是根据本发明一变化型实施例所绘示的闸极电极直接接触半导体阻障层的高电子迁移率晶体管的剖面示意图。如图6所示，图6所示的高电子迁移率晶体管10-4类似图1
所示的高电子迁移率晶体管10-1，主要差异在于，高电子迁移率晶体管10-4的闸极电极120直接接触半导体阻障层108，而未设置半导体盖层。因此，根据本变化型实施例，高电子迁移率晶体管10-4可以是空乏型高电子迁移率晶体管。
46.为了使本领域普通技术人员可据以实现本发明，以下进一步具体描述本发明的高电子迁移率晶体管的制作方法。
47.图7是根据本发明一实施例所绘示的制作高电子迁移率晶体管的剖面示意图，其中包括依序堆栈的半导体层及第一金属层。根据本发明的一实施例，半导体结构20中的基底102之上可以依序设置有缓冲层104、半导体通道层106、半导体阻障层108、半导体盖层110及钝化层160。钝化层160中可以设置闸极接触洞124，以暴露出下方的半导体盖层110。可以通过任何合适的方式以形成基底102上的各堆栈层，例如可通过分子束磊晶(molecular-beam epitaxy，mbe)、金属有机化学气相沉积(metal-organic chemical vapor deposition，mocvd)、氢化物气相磊晶(hydride vapor phase epitaxy，hvpe)、原子层沉积(atomic layer deposition，ald)或其他合适的方式。接着，仍如图7所示，可以经由合适的沉积制程，以于钝化层160的顶面上及闸极接触洞124内形成顺向性的第一金属层122，例如是包括萧特基接触金属的复合导电层。其中，第一金属层122的厚度t1可以为500埃至2000埃，但不限定于此。
48.图8是根据本发明一实施例所绘示的制作高电子迁移率晶体管的剖面示意图，其中包括设置于钝化层及第一层间介电层中的源/汲极接触洞。在完成图7所示的制程后，可施行光微影和蚀刻制程，以图案化第一金属层122，而形成闸极电极120、闸极场板121及第一场板150。接着，可以施行合适的沉积制程，以形成顺向性的第一层间介电层162，使第一层间介电层162可以覆盖住闸极场板121及第一场板150。之后，可施行光微影和蚀刻制程，以依序蚀刻第一层间介电层162、钝化层160及半导体阻障层108，而于第一场板150的两侧分别形成源极接触洞138及汲极接触洞148。
49.图9是根据本发明一实施例所绘示的制作高电子迁移率晶体管的剖面示意图，其中包括覆盖第一层间介电层的第二金属层。在完成图8所示的制程后，可以经由合适的沉积制程，以于第一层间介电层162的顶面上、源极接触洞138内及汲极接触洞148内形成顺向性的第二金属层139，例如是包括欧姆接触金属的复合导电层。其中，第二金属层139的厚度t2可以为550埃至2500埃，且大于第一金属层122的厚度t1，但不限定于此。
50.图10是根据本发明一实施例所绘示的制作高电子迁移率晶体管的剖面示意图，其中包括覆盖第二场板的第二层间介电层。在完成图9所示的制程后，可施行光微影和蚀刻制程，以图案化第二金属层122，而形成位于源极接触洞138内的第一源极层132、位于第一场板150上方的第二场板133及位于汲极接触洞148内的第一汲极层142。后续可以施行合适的沉积制程，以于第二场板133的顶面上、源极接触洞138内及汲极接触洞148内形成顺向性的第二层间介电层164。
51.后续可施行合适的各制程，例如光微影、蚀刻、沉积、平坦化及/或热处理等制程，以于第二层间介电层164之上形成金属层及/或绝缘层，而获得类似如图1实施例所示的结构。
52.以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的技术人员来说，在不脱
离本发明构思的前提下，还可以做出若干等同替代或明显变型，而且性能或用途相同，都应当视为属于本发明的保护范围。