封装结构的制作方法

本公开是涉及一种封装结构及制作封装结构的方法。

背景技术：

在各种电子应用(例如，手机及其他移动电子装备)中使用的半导体器件及集成电路通常制造在单个半导体晶片上。可在晶片级上将晶片的管芯与其他半导体器件或管芯一起处理并封装，且已经开发出用于晶片级封装的各种技术。

技术实现要素：

本公开实施例的一种封装结构包括重布线结构、第一半导体管芯、至少一个第一无源组件、第二半导体管芯、第一绝缘包封体、第二绝缘包封体、至少一个第二无源组件及全局屏蔽结构。重布线结构包括交替堆叠的多个介电层与多个导电层，且重布线结构具有第一表面及与第一表面相对的第二表面。第一半导体管芯设置在重布线结构的第一表面上。第一无源组件设置在重布线结构的第一表面上、第一半导体管芯旁边。第二半导体管芯设置在重布线结构的第一表面上。第一绝缘包封体包封第一半导体管芯及所述至少一个第一无源组件。第二绝缘包封体包封第二半导体管芯，其中第二绝缘包封体与第一绝缘包封体分隔开。第二无源组件设置在重布线结构的第二表面上。全局屏蔽结构环绕第一绝缘包封体、第二绝缘包封体，且覆盖重布线结构的侧壁。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰，可任意增大或减小各种特征的临界尺寸。

图1至图11是根据本公开一些示例性实施例的制作封装结构的方法中各种阶段的示意性剖视图及俯视图。

图12是根据本公开一些示例性实施例的封装结构中所使用的全局屏蔽结构的示意性剖视图。

图13至图17是根据本公开一些其他示例性实施例的制作封装结构的方法中各种阶段的示意性剖视图。

图18是根据本公开一些其他示例性实施例的封装结构中所使用的全局屏蔽结构的示意性剖视图。

图19a至图19b是根据本公开一些其他示例性实施例的封装结构的示意性剖视图及俯视图。

图20是根据本公开一些其他示例性实施例的封装结构中所使用的全局屏蔽结构的示意性剖视图。

图21是根据本公开一些其他示例性实施例的封装结构的示意性剖视图。

图22是根据本公开一些其他示例性实施例的封装结构中所使用的全局屏蔽结构的示意性剖视图。

图23是根据本公开一些其他示例性实施例的封装结构的示意性俯视图。

[符号的说明]

102：载体

104：剥离层

106：重布线结构

106a：介电层

106b：导电层

108：半导体管芯/第一半导体管芯

108a、109a、110a：本体

108b、109b、110b：连接焊盘

108c、109c、110c：导电凸块

108-bs、110-bs：背侧表面

109：半导体管芯/第三半导体管芯

110：半导体管芯/第二半导体管芯

112：底部填充结构

116：绝缘材料

116a：第一绝缘包封体

116a-sw、116b-sw、116c-sw：侧壁

116a-tp、116b-tp、116b-tp、116tp：锥形侧壁

116b：第二绝缘包封体

116c：第三绝缘包封体

116-ts：顶表面

118：隔室屏蔽结构

120：全局屏蔽结构

120-bs：基座部分

120-bv：障壁部分

120-sw：侧壁部分

120-c1：第一隔室

120-c2：第二隔室

120-c3：第三隔室

cv：空腔

dl：切割线

fr：框架

pk1、pk1’、pk2、pk2’、pk3’、pk4’：封装结构

pkr：封装区

px1、px2、px3、px4、px5、px6、px7、px8：无源组件

s1：第一表面

s2：第二表面

tp：胶带

tr：沟槽

tx：托盘

具体实施方式

以下公开内容提供许多不同的实施例或实例以实施所提供主题的不同特征。下文阐述组件及排列的具体实例以简化本公开。当然，这些仅是实例且并不旨在进行限制。举例来说，在以下说明中，第二特征形成在第一特征之上或形成在第一特征上可包括其中第二特征与第一特征形成为直接接触的实施例，且也可包括其中在第二特征与第一特征之间可形成附加特征以使得所述第二特征与所述第一特征可能不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复是出于简化及清晰目的，而并非自身指示所论述的各种实施例和/或配置之间的关系。

此外，为易于说明起见，本文中可使用例如“在…下面(beneath)”、“在…下方(below)”、“下部的(lower)”、“在...上(on)”、“在...之上(over)”、“上覆在...之上(overlying)”、“在…上方(above)”、“上部的(upper)”及类似用语等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。除图中所绘示的取向以外，所述空间相对性用语还旨在囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性阐述语可同样相应地进行解释。

还可包括其他特征及工艺。举例来说，可包括测试结构来帮助对三维(threedimensional，3d)封装或三维集成电路(3dintegratedcircuit，3dic)器件进行验证测试。测试结构可包括例如形成在重布线结构中或形成在衬底上的测试焊盘，所述测试焊盘允许测试3d封装或3dic、允许使用探针和/或探针卡以及类似操作。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可与包括在中间验证出已知良好管芯的测试方法结合使用以提高良率且降低成本。

在传统的系统级封装(system-in-package，sip)结构中，一般使用厚的衬底层作为内连线层，绝缘包封体的形状一般是固定的，且位于其中的半导体管芯之间也缺少隔室屏蔽。因此，封装结构的设计非常受限，且封装结构的总厚度也有所增加。绝缘包封体还占用较大的体积，使封装结构产生较大的翘曲(warpage)。期望增加封装结构设计的灵活性，以提供具有较小厚度、较小翘曲及更好器件性能的系统级封装(sip)。

图1至图11是根据本公开一些示例性实施例的制作封装结构的方法中各种阶段的示意性剖视图及俯视图。

参照图1，提供载体102。在一些实施例中，载体102是玻璃载体或任何适合于为封装结构的制作方法承载半导体晶片或重构晶片的载体。在一些实施例中，利用剥离层104涂布载体102。剥离层104的材料可为适合于将载体102相对于上方层或设置在其上的任何晶片进行结合及剥离的任何材料。

在一些实施例中，剥离层104包括由介电材料制成的介电材料层，介电材料包括任何适合的聚合物系介电材料(例如苯并环丁烯(“benzocyclobutene，bcb”)、聚苯并恶唑(“polybenzoxazole，pbo”)。在替代实施例中，剥离层104包括由例如光热转换(light-to-heat-conversion，lthc)释放涂布膜等当加热时会失去其粘合性质的环氧树脂系热释放材料制成的介电材料层。在又一替代实施例中，剥离层104包括由当暴露于紫外(ultra-violet，uv)光时会失去其粘合性质的uv胶制成的介电材料层。在某些实施例中，剥离层104作为液体进行分配并固化，或者可为层叠到载体102上的层叠膜，或者可为类似物。剥离层104的与接触载体102的底表面相对的顶表面可被整平，且可具有高的共面程度。在某些实施例中，剥离层104为例如具有良好耐化学性的lthc层，且此种层能够通过施加激光辐照在室温下从载体102剥离，然而本公开不限于此。

在替代实施例中，在剥离层104上涂布缓冲层(未示出)，其中剥离层104被夹置在缓冲层与载体102之间，且缓冲层的顶表面可进一步提供高的共面程度。在一些实施例中，缓冲层是介电材料层。在一些实施例中，缓冲层是由聚酰亚胺、pbo、bcb或任何其他适合的聚合物系介电材料制成的聚合物层。在一些实施例中，缓冲层可为味之素构成膜(ajinomotobuildupfilm，abf)、阻焊膜(solderresistfilm，sr)或类似物。换句话说，缓冲层是可选的且可基于需求加以省略，因此本公开不限于此。

如图1中所示，在载体102之上形成重布线结构106(或内连线结构)。在一些实施例中，载体102包括多个封装区pkr，且在载体102的封装区pkr中的每一者之上形成重布线结构106。此外，在一些实施例中，在载体102之上的剥离层104上形成重布线结构106，且重布线结构106的形成包括依序形成交替堆叠的一个或多个介电层106a与一个或多个导电层106b。重布线结构106中所包括的介电层106a及导电层106b的数目不限于此，且可基于需求来指定及选择。举例来说，介电层106a及导电层106b的数目可为一个或多于一个。在一些实施例中，重布线结构106可具有交替堆叠的十个介电层106a与十个导电层106b，以及小于约70纳米(nm)的厚度。

在某些实施例中，介电层106a的材料是使用光刻和/或刻蚀工艺来图案化的聚酰亚胺、聚苯并恶唑(pbo)、苯并环丁烯(bcb)、氮化物(例如氮化硅)、氧化物(例如氧化硅)、磷硅酸盐玻璃(phosphosilicateglass，psg)、硼硅酸盐玻璃(borosilicateglass，bsg)、掺杂硼的磷硅酸盐玻璃(boron-dopedphosphosilicateglass，bpsg)、其组合或类似物。在一些实施例中，介电层106a的材料是通过例如旋转涂布、化学气相沉积(chemicalvapordeposition，cvd)、等离子体增强型化学气相沉积(plasma-enhancedchemicalvapordeposition，pecvd)或类似技术等适合的制作技术形成。本公开不限于此。

在一些实施例中，导电层106b的材料是由可使用光刻及刻蚀工艺来图案化的通过电镀或沉积形成的导电材料(例如铝、钛、铜、镍、钨和/或其合金)制成。在一些实施例中，导电层106b可为图案化铜层或其他适合的图案化金属层。在本说明通篇中，用语“铜”旨在包括实质上纯的元素铜、含有不可避免的杂质的铜以及含有微量的例如钽、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝或锆等元素的铜合金。

参照图2，在形成重布线结构106之后，在封装区pkr之上、重布线结构106的第一表面s1上放置多个第一半导体管芯108及多个第二半导体管芯110。第一半导体管芯108可具有较第二半导体管芯110的表面积大的表面积。此外，在一些实施例中，第一半导体管芯108与第二半导体管芯110可为不同的大小，包括不同的表面积和/或不同的厚度。尽管两个半导体管芯(108/110)被示出为设置在封装区pkr中的每一者上，然而应注意，设置在封装区pkr中的每一者中的半导体管芯的数目、大小及类型可基于产品要求进行适当调整。

在一些实施例中，第一半导体管芯108与第二半导体管芯110可包括相同类型或不同类型的芯片。举例来说，第一半导体管芯108及第二半导体管芯110可为数字芯片、模拟芯片或混合信号芯片，例如应用专用集成电路(“application-specificintegratedcircuit，asic”)芯片、传感器芯片、无线及射频(radiofrequency，rf)芯片、存储器芯片、逻辑芯片、电压调节器芯片或其组合。在一些实施例中，第一半导体管芯108及第二半导体管芯110中的至少一者是同时包括rf芯片与数字芯片二者的无线保真(wirelessfidelity，wi-fi)芯片。本公开不限于此。

如图2中所示，第一半导体管芯108包括本体108a及形成在本体108a的有源表面上的连接焊盘108b。在某些实施例中，连接焊盘108b可进一步包括用于将第一半导体管芯108结合到其他结构的柱结构。在一些实施例中，第二半导体管芯110包括本体110a及形成在本体110a的有源表面上的连接焊盘110b。在其他实施例中，连接焊盘110b可进一步包括用于将第二半导体管芯110结合到其他结构的柱结构。

在一些实施例中，例如借助于导电凸块108c及110c通过倒装芯片结合(flip-chipbonding)将第一半导体管芯108及第二半导体管芯110贴合到重布线结构106的第一表面s1。通过回焊工艺(reflowprocess)在连接焊盘108b、110b与导电层106b之间形成导电凸块108c及110c，从而将第一半导体管芯108及第二半导体管芯110电连接到及物理连接到重布线结构106的导电层106b。

在一些实施例中，在重布线结构106上、第一半导体管芯108旁边进一步设置多个无源组件(px1、px2)。举例来说，在第一半导体管芯108的两侧上设置第一无源组件px1及第二无源组件px2。在一些实施例中，可通过焊接工艺(solderingprocess)将无源组件(px1、px2)安装在重布线结构106的导电层106b上。本公开不限于此。此外，可将无源组件(px1、px2)电连接到重布线结构106。在某些实施例中，无源组件(px1、px2)是表面安装器件，包括例如电容器、电阻器、电感器、其组合或类似物等无源器件。尽管示出两个无源组件(px1、px2)设置在封装区pkr中的每一者中的重布线结构106上，然而应注意，位于封装区pkr上的无源组件(px1、px2)的数目不限于此，且可基于设计要求进行调整。

参照图3，在下一步骤中，可形成底部填充结构112以覆盖导电凸块108c及110c，从而填充第一半导体管芯108与重布线结构106之间的空间以及填充第二半导体管芯110与重布线结构106之间的空间。在一些实施例中，底部填充结构112覆盖且环绕导电凸块108c及110c。在某些实施例中，底部填充结构112与无源组件(px1、px2)保持一定距离。换句话说，底部填充结构112不接触无源组件(px1、px2)。

参照图4a，在重布线结构106上形成绝缘材料116，以包封封装区pkr中的每一者中的第一半导体管芯108及第二半导体管芯110。在一些实施例中，绝缘材料116进一步覆盖及包封无源组件(px1、px2)。在一些实施例中，通过例如传递模制工艺(transfermoldingprocess)或压缩模制工艺(compressionmoldingprocess)形成绝缘材料116。

此外，参照作为图4a中所示结构的俯视图的图4b，在一些实施例中，绝缘材料116形成有轮廓不规则的多边形构形。举例来说，在所示实施例中，绝缘材料116可由彼此连结的多个矩形组成(从俯视图看)，且所述多个矩形可具有不同的大小。此外，在一些实施例中，由所述多个矩形组成的绝缘材料116可具有或可不具有修圆隅角，此可基于设计要求进行调整。在一些替代实施例中，绝缘材料116可包括形成绝缘材料116的不规则轮廓的其他已知的形状(三角形、正方形、矩形、圆形、梯形、星形等)。封装区pkr中的每一者中的绝缘材料116的构形或轮廓可相同或不同，此可基于设计要求进行调整。可例如通过以下方式形成具有多边形构形的绝缘材料116：提供具有此种多边形构形/不规则轮廓的模具(未示出)，并将绝缘材料116注射到模具中，随后固化其中的绝缘材料116，并移除模具。

在一些实施例中，绝缘材料116形成有锥形侧壁116tp(taperedsidewalls116tp)。在一些实施例中，绝缘材料116的顶表面116-ts可与第一半导体管芯108的背侧表面108-bs齐平。换句话说，第一半导体管芯108的背侧表面108-bs可被显露出。在某些实施例中，绝缘材料的顶表面116-ts可覆盖第二半导体管芯110的背侧表面110-bs。此外，绝缘材料116的高度或厚度没有特别限制，且可被适当地调整，只要其环绕且包封第一半导体管芯108及第二半导体管芯110即可。

在一些实施例中，绝缘材料116的材料包括聚合物(例如环氧树脂、酚醛树脂、含硅树脂或其他适合的树脂)、具有低介电常数(dk)及低损耗角正切(df)性质的介电材料或者其他适合的材料。在替代实施例中，绝缘材料116包括任何可接受的绝缘包封材料。在一些实施例中，绝缘材料116可进一步包括可被添加到其中以优化绝缘材料116的热膨胀系数(coefficientofthermalexpansion，cte)的无机填料或无机化合物(例如，二氧化硅、粘土等)。本公开不限于此。

在重布线结构106上形成绝缘材料116之后，执行激光修整工艺(lasertrimmingprocess)以移除重布线结构106的部分。举例来说，在一些实施例中，移除重布线结构106的未被绝缘材料116覆盖的部分。换句话说，重布线结构106也可具有与绝缘材料116的多边形构形/不规则轮廓对应的多边形构形/不规则轮廓(从俯视图看)。

参照图5a，在一些实施例中，移除绝缘材料116的部分以形成第一绝缘包封体116a及第二绝缘包封体116b。举例来说，通过移除绝缘材料116以将第一绝缘包封体116a与第二绝缘包封体116b分隔开来形成沟槽tr。在一些实施例中，沟槽tr显露出重布线结构106的第一表面s1。参照作为图5a中所示结构的俯视图的图5b，在封装区pkr中的每一者中通过沟槽tr将第一绝缘包封体116a与第二绝缘包封体116b物理地分隔开。在一些实施例中，一个封装区pkr中的第二绝缘包封体116b与另一封装区pkr的第一绝缘包封体116a连结(在隅角处)，但所述一个封装区pkr中的第二绝缘包封体116b与所述另一封装区pkr的第一绝缘包封体116a在随后的切割工艺(dicingprocess)中彼此分隔开。

如图5a及图5b二者中所示，在一些实施例中，第一绝缘包封体116a具有至少一个锥形侧壁116a-tp及垂直于重布线结构106的第一表面s1的侧壁116a-sw。锥形侧壁116a-tp与侧壁116a-sw位于第一绝缘包封体116a的相对两侧上。相似地，在一些实施例中，第二绝缘包封体116b具有至少一个锥形侧壁116b-tp及垂直于重布线结构106的第一表面s1的侧壁116b-sw。锥形侧壁116b-tp与侧壁116b-sw位于第二绝缘包封体116b的相对两侧上。在某些实施例中，第一绝缘包封体116a的锥形侧壁116a-tp面对第二绝缘包封体116b的锥形侧壁116b-tp。在一些实施例中，第一绝缘包封体116a包封第一半导体管芯108及无源组件(px1、px2)。在某些实施例中，第二绝缘包封体116b包封第二半导体管芯110。此外，第一绝缘包封体116a及第二绝缘包封体116b二者均可具有多边形构形/不规则轮廓(从俯视图看)，此可基于绝缘材料116的形状进行调整。

参照图6a，在形成第一绝缘包封体116a及第二绝缘包封体116b之后，可形成隔室屏蔽结构118以填充沟槽tr。举例来说，可在第一绝缘包封体116a与第二绝缘包封体116b之间选择性地形成隔室屏蔽结构118。参照作为图6a中所示结构的俯视图的图6b，隔室屏蔽结构118将第一绝缘包封体116a与第二绝缘包封体116b物理地分隔开。在一些实施例中，隔室屏蔽结构118的材料包括银膏。举例来说，将银膏分配在重布线结构106上并填充到沟槽tr中，且随后进行固化以形成隔室屏蔽结构118。然而，本公开不限于此，且其他材料可用作隔室屏蔽结构118。在一些替代实施例中，隔室屏蔽结构118的材料包括例如铜、镍、导电聚合物、类似物或其组合等导电材料。

参照图7，在下一步骤中，可将图6a及图6b中所示的结构上下翻转并贴合到由框架fr支撑的胶带tp(例如，切割胶带(dicingtape))。如图7中所示，剥离载体102且载体102与重布线结构106分隔开。在一些实施例中，剥离工艺包括将例如激光或uv光等光投射在剥离层104(例如，lthc释放层)上，以使载体102可容易地与剥离层104一起移除。在剥离步骤期间，在剥离载体102及剥离层104之前使用胶带tp来固定封装结构。在剥离工艺之后，重布线结构106的第二表面s2被显露出或暴露出。

参照图8，在剥离步骤之后，在重布线结构106的第二表面s2上设置多个无源组件(px3、px4、px5、px6、px7)。举例来说，第三无源组件px3、第四无源组件px4、第五无源组件px5、第六无源组件px6及第七无源组件px7并排地位于重布线结构106的第二表面s2上。在一些实施例中，在重布线结构106上与无源组件(px1、px2)所位于的一侧相对地设置无源组件(px3、px4、px5、px6、px7)。换句话说，在重布线结构106(或内连线结构)的相对两表面上设置无源组件(px1～px7)。

在一些实施例中，可通过焊接工艺将无源组件(px3、px4、px5、px6、px7)安装在重布线结构106的导电层106b上。本公开不限于此。此外，可将无源组件(px3、px4、px5、px6、px7)电连接到重布线结构106。在某些实施例中，无源组件(px3、px4、px5、px6、px7)是表面安装器件，包括例如电容器、电阻器、电感器、其组合或类似物等无源器件。在一些其他实施例中，无源组件(px3、px4、px5、px6、px7)是例如内部测量单元、蓝牙单元、音频编解码器模块或类似物等功能性模块。尽管示出五个无源组件(px3、px4、px5、px6、px7)设置在封装区pkr中的每一者中的重布线结构106的第二表面s2上，然而应注意，位于封装区pkr上的无源组件(px3、px4、px5、px6、px7)的数目不限于此，且可基于设计要求进行调整。举例来说，设置在重布线结构106的第二表面s2上的无源组件的数目可为一个或多个。在一些实施例中，无源组件(px3、px4、px5、px6、px7)与无源组件(px1、px2)可分别为相同类型的无源组件，或者为不同类型的无源组件。

参照图9，在重布线结构106上设置无源组件(px3、px4、px5、px6、px7)之后，通过切割穿过切割线dl(示出在图8中)将所述多个封装区pkr彼此分隔开。举例来说，沿切割线dl执行切割工艺以切削整个晶片结构(切削穿过重布线结构106以及第一绝缘包封体116a及第二绝缘包封体116b的部分)以形成多个封装结构pk1。

参照图10，在随后的步骤中，将图9中所示的封装结构pk1上下翻转并设置在托盘tx上。举例来说，托盘tx可包括至少一个空腔cv，且以使得重布线结构106由托盘tx支撑且无源组件(px3、px4、px5、px6、px7)位于空腔cv中的方式在托盘tx上设置封装结构pk1。此后，在第一绝缘包封体116a、第二绝缘包封体116b之上形成环绕第一绝缘包封体116a、第二绝缘包封体116b且覆盖重布线结构106的侧壁的全局屏蔽结构120。举例来说，通过溅镀、喷射、印刷、电镀或沉积形成全局屏蔽结构120。在一些实施例中，全局屏蔽结构120包含例如铜、铝、镍、其他金属材料或其组合等导电材料。在一些实施例中，全局屏蔽结构120的材料不同于隔室屏蔽结构118的材料。然而，本公开不限于此。在替代实施例中，全局屏蔽结构120与隔室屏蔽结构118由相同的材料(导电材料)制成。在示例性实施例中，全局屏蔽结构120可用于电磁干扰(electromagneticinterference，emi)屏蔽，以屏蔽整个封装结构免受干扰。

在一些实施例中，全局屏蔽结构120包括基座部分(baseportion)120-bs及与基座部分120-bs连结的侧壁部分120-sw。在一些实施例中，基座部分120-bs覆盖且接触第一绝缘包封体116a、第一半导体管芯108、隔室屏蔽结构118及第二绝缘包封体116b的表面。在某些实施例中，侧壁部分120-sw覆盖锥形侧壁116a-tp、锥形侧壁116b-tp且覆盖重布线结构106的侧壁。此外，隔室屏蔽结构118可与全局屏蔽结构120连结(例如，与基座部分120-bs连结)，以在全局屏蔽结构120中界定隔室。在从托盘tx移除封装结构之后，可获得图11中所示的封装结构pk1’。

图12是根据图11所示实施例的封装结构pk1’中所使用的全局屏蔽结构120的示意性剖视图，其中为易于示出，省略了其他组件。将通过参照图11及图12更详细地阐述全局屏蔽结构120。如图11及图12中所示，在一些实施例中，全局屏蔽结构120包括第一隔室120-c1及第二隔室120-c2，其中第一隔室120-c1与第二隔室120-c2分隔开。在示例性实施例中，第一隔室120-c1通过隔室屏蔽结构118与第二隔室120-c2分隔开。

此外，在封装结构pk1’中，第一半导体管芯108设置在第一隔室120-c1中，且第一绝缘包封体116a填充到第一隔室120-c1中以包封第一半导体管芯108及无源组件(px1、px2)。在一些实施例中，第二半导体管芯110设置在第二隔室120-c2中，且第二绝缘包封体116b填充到第二隔室120-c2中以包封第二半导体管芯110。在某些实施例中，重布线结构106(或内连线结构)设置在第一隔室120-c1及第二隔室120-c2之上，其中重布线结构106(或内连线结构)的侧壁被全局屏蔽结构120环绕。

图13至图17是根据本公开一些其他示例性实施例的制作封装结构的方法中各种阶段的示意性剖视图。图13至图17中所示的方法相似于图1至图11中所示的方法。因此，相同的参考编号用于指代相同或类似的部件，且本文中将不再对其予以赘述。

在示例性实施例中，执行图1至图5b中阐述的相同步骤以在绝缘材料116中形成沟槽tr，以使第一绝缘包封体116a与第二绝缘包封体116b分隔开。然而，不利用任何隔室屏蔽结构118填充沟槽tr。参照图13，在随后的步骤中，可将图5a及图5b中所示的结构上下翻转并贴合到由框架fr支撑的胶带tp(例如，切割胶带)。此后，剥离载体102且载体102与重布线结构106分隔开，且重布线结构106的第二表面s2被显露出或暴露出。

参照图14，以与图8中阐述的方式相同的方式在重布线结构106的第二表面s2上设置多个无源组件(px3、px4、px5、px6、px7)。参照图15，在重布线结构106上设置无源组件(px3、px4、px5、px6、px7)之后，通过切割穿过切割线dl(示出在图14中)将所述多个封装区pkr彼此分隔开。举例来说，沿切割线dl执行切割工艺以切削整个晶片结构(切削穿过重布线结构106以及第一绝缘包封体116a及第二绝缘包封体116b的部分)以形成多个封装结构pk2。

参照图16，在随后的步骤中，将图15中所示的封装结构pk2上下颠倒并设置在托盘tx上。举例来说，托盘tx可包括至少一个空腔cv，且以使得重布线结构106由托盘tx支撑且无源组件(px3、px4、px5、px6、px7)位于空腔cv中的方式在托盘tx上设置封装结构pk2。此后，在第一绝缘包封体116a、第二绝缘包封体116b之上形成环绕第一绝缘包封体116a、第二绝缘包封体116b且覆盖重布线结构106的侧壁的全局屏蔽结构120。

如图16中所示，全局屏蔽结构120共形地形成在第一绝缘包封体116a、第二绝缘包封体116b之上及沟槽tr内。举例来说，全局屏蔽结构120包括基座部分120-bs、侧壁部分120-sw及障壁部分120-bv。在一些实施例中，基座部分120-bs覆盖且接触第一绝缘包封体116a、第一半导体管芯108及第二绝缘包封体116b的表面。在某些实施例中，基座部分120-bs覆盖第一半导体管芯108及第二半导体管芯110的背侧。在一些实施例中，侧壁部分120-sw与基座部分120-bs连结且环绕第一绝缘包封体116a、第二绝缘包封体116b及重布线结构106(或内连线结构)。在某些实施例中，障壁部分120-bv与基座部分120-bs连结且被侧壁部分120-sw环绕，且将第一绝缘包封体116a与第二绝缘包封体116b分隔开。在从托盘tx移除封装结构之后，可获得图17中所示的封装结构pk2’。

图18是根据图17所示实施例的封装结构pk2’中使用的全局屏蔽结构120的示意性剖视图，其中为易于示出，省略了其他组件。将参照图17及图18更详细地阐述全局屏蔽结构120。如图17及图18中所示，在一些实施例中，全局屏蔽结构120包括第一隔室120-c1及第二隔室120-c2，其中第一隔室120-c1与第二隔室120-c2分隔开。在示例性实施例中，第一隔室120-c1通过全局屏蔽结构120的障壁部分120-bv与第二隔室120-c2分隔开。

在封装结构pk2’中，第一半导体管芯108以相似的方式设置在第一隔室120-c1中，且第一绝缘包封体116a填充到第一隔室120-c1中以包封第一半导体管芯108及无源组件(px1、px2)。在一些实施例中，第二半导体管芯110设置在第二隔室120-c2中，且第二绝缘包封体116b填充到第二隔室120-c2中以包封第二半导体管芯110。在某些实施例中，重布线结构106(或内连线结构)设置在第一隔室120-c1及第二隔室120-c2之上，其中重布线结构106(或内连线结构)的侧壁被全局屏蔽结构120环绕。

图19a至图19b是根据本公开一些其他示例性实施例的封装结构的示意性剖视图及俯视图。举例来说，图19a是图19b中所示封装结构pk3’的俯视图，为易于示出，省略了全局屏蔽结构120。图19a及图19b中所示的封装结构pk3’相似于图11中所示的封装结构pk1’。因此，相同的参考编号用于指代相同或类似的部件，且本文中将不再对其予以赘述。

如图19a及图19b中所示，除具有第一半导体管芯108及第二半导体管芯110之外，在重布线结构106的第一表面s1上可进一步设置有第三半导体管芯109。在一些实施例中，第三半导体管芯109包括数字芯片、模拟芯片或混合信号芯片，例如应用专用集成电路(“asic”)芯片、传感器芯片、无线及射频(rf)芯片、存储器芯片、逻辑芯片、电压调节器芯片或其组合。此外，第三半导体管芯109包括本体109a及形成在本体109a的有源表面上的连接焊盘109b。在某些实施例中，连接焊盘109b可进一步包括用于将第三半导体管芯109结合到其他结构的柱结构。

在一些实施例中，第三半导体管芯109例如借助于导电凸块109c通过倒装芯片结合而贴合到重布线结构106的第一表面s1。导电凸块109c通过回焊工艺形成在连接焊盘109b与导电层106b之间，从而将第三半导体管芯109电连接到及物理连接到重布线结构106的导电层106b。此外，底部填充结构112可被形成为覆盖导电凸块109c，以填充第三半导体管芯109与重布线结构106之间的空间。在一些实施例中，在重布线结构106上、第一半导体管芯108、第二半导体管芯110旁边及第三半导体管芯109旁边进一步设置有多个无源组件(px1、px2、px3)。然而，本公开不限于此，且半导体管芯(108、109、110)中的每一者可包括或可不包括位于旁边的无源组件(px1、px2、px3)。

此外，如图19a及图19b中所示，第一绝缘包封体116a覆盖且包封第一半导体管芯108及第一无源组件px1。在一些实施例中，第二绝缘包封体116b覆盖且包封第二半导体管芯110及第三无源组件px3。在某些实施例中，第三绝缘包封体116c覆盖且包封第三半导体管芯109及第二无源组件px2。在一些实施例中，第一绝缘包封体116a、第二绝缘包封体116b及第三绝缘包封体116c彼此物理地分隔开。举例来说，多个隔室屏蔽结构118将第一绝缘包封体116a、第二绝缘包封体116b及第三绝缘包封体116c彼此物理地分隔开。

图20是根据图19a及图19b所示实施例的封装结构pk3’中所使用的全局屏蔽结构120的示意性剖视图，其中为易于示出，省略了其他组件。将参照图19a、图19b及图20更详细地阐述全局屏蔽结构120。如图19a、图19b及图20中所示，在一些实施例中，全局屏蔽结构120包括第一隔室120-c1、第二隔室120-c2及第三隔室120-c3，其中第一隔室120-c1、第二隔室120-c2及第三隔室120-c3彼此分隔开。在示例性实施例中，第一隔室120-c1、第二隔室120-c2及第三隔室120-c3通过隔室屏蔽结构118彼此分隔开。

此外，在封装结构pk3’中，第一半导体管芯108设置在第一隔室120-c1中，且第一绝缘包封体116a填充到第一隔室120-c1中以包封第一半导体管芯108及第一无源组件px1。在一些实施例中，第二半导体管芯110设置在第二隔室120-c2中，且第二绝缘包封体116b填充到第二隔室120-c2中以包封第二半导体管芯110及第三无源组件px3。在一些实施例中，第三半导体管芯109设置在第三隔室120-c3中，且第三绝缘包封体116c填充到第三隔室120-c3中以包封第三半导体管芯109及第二无源组件px2。在某些实施例中，重布线结构106(或内连线结构)设置在第一隔室120-c1、第二隔室120-c2及第三隔室120-c2之上，其中重布线结构106(或内连线结构)的侧壁被全局屏蔽结构120环绕。

图21是根据本公开一些其他示例性实施例的封装结构的示意性剖视图。图21中所示的封装结构pk4’相似于图19a及图19b中所示的封装结构pk3’。因此，相同的参考编号用于指代相同或类似的部件，且本文中将不再对其予以赘述。

参照图21所示实施例，省略了隔室屏蔽结构118，且全局屏蔽结构120共形地形成在第一绝缘包封体116a、第二绝缘包封体116b、第三绝缘包封体116c之上及沟槽tr内。举例来说，全局屏蔽结构120包括基座部分120-bs、侧壁部分120-sw及障壁部分120-bv。在一些实施例中，基座部分120-bs覆盖且接触第一绝缘包封体116a、第二绝缘包封体116b、第二半导体管芯110、第三绝缘包封体116c及第三半导体管芯109的表面。在某些实施例中，基座部分120-bs覆盖第一半导体管芯108、第二半导体管芯110及第三半导体管芯109的背侧。在一些实施例中，侧壁部分120-sw与基座部分120-bs连结且环绕第一绝缘包封体116a、第二绝缘包封体116b、第三绝缘包封体116c及重布线结构106(或内连线结构)。在某些实施例中，障壁部分120-bv与基座部分120-bs连结且被侧壁部分120-sw环绕，且将第一绝缘包封体116a、第二绝缘包封体116b及第三绝缘包封体116c彼此分隔开。

图22是根据图21所示实施例是封装结构pk4’中所使用的全局屏蔽结构120的示意性剖视图，其中为易于示出，省略了其他组件。将通过参照图21及图22更详细地阐述全局屏蔽结构120。如图21及图22中所示，在一些实施例中，全局屏蔽结构120包括第一隔室120-c1、第二隔室120-c2及第三隔室120-c3，其中第一隔室120-c1、第二隔室120-c2及第三隔室120-c3彼此分隔开。在示例性实施例中，第一隔室120-c1、第二隔室120-c2及第三隔室120-c3通过全局屏蔽结构120的障壁部分120-bv彼此分隔开。

相似地，在封装结构pk4’中，第一半导体管芯108设置在第一隔室120-c1中，且第一绝缘包封体116a填充到第一隔室120-c1中以包封第一半导体管芯108及第一无源组件px1。在一些实施例中，第二半导体管芯110设置在第二隔室120-c2中，且第二绝缘包封体116b填充到第二隔室120-c2中以包封第二半导体管芯110及第三无源组件px3。在一些实施例中，第三半导体管芯109设置在第三隔室120-c3中，且第三绝缘包封体116c填充到第三隔室120-c3中以包封第三半导体管芯109及第二无源组件px2。在某些实施例中，重布线结构106(或内连线结构)设置在第一隔室120-c1、第二隔室120-c2及第三隔室120-c2之上，其中重布线结构106(或内连线结构)的侧壁被全局屏蔽结构120环绕。

图23是根据本公开一些其他示例性实施例的封装结构的示意性俯视图。图23中所示的俯视图相似于图19a中所示的封装结构pk3’的俯视图。因此，相同的参考编号用于指代相同或类似的部件，且本文中将不再对其予以赘述。

在图19a中所示的俯视图中，第一半导体管芯108、第二半导体管芯110及第三半导体管芯109并排地排列，其中两个隔室屏蔽结构118将半导体管芯(108、109、110)彼此分隔开。此外，第三半导体管芯109位于第一半导体管芯108与第二半导体管芯110之间的位置中。然而，本公开不限于此，且半导体管芯(108、109、110)及隔室屏蔽结构118的位置可基于设计要求进行重新排列。

举例来说，参照图23，第一半导体管芯108、第二半导体管芯110及第三半导体管芯109也彼此分隔开。然而，第一半导体管芯108、第二半导体管芯110与第三半导体管芯109使用单个t形隔室屏蔽结构118而彼此分隔开。另外，第一半导体管芯108、第二半导体管芯110及第三半导体管芯109的位置也被重新排列，以使占用较小面积的第二半导体管芯110及第三半导体管芯109二者均被排列在占用较大面积的第一半导体管芯108旁边。此外，第一绝缘包封体116a、第二绝缘包封体116b及第三绝缘包封体116c皆可具有多边形构形/不规则轮廓(从俯视图看)，其可基于设计要求进行调整。另外，位于第一半导体管芯108、第二半导体管芯110及第三半导体管芯109旁边的无源组件(px1、px2、px3)的数目也可基于设计要求进行调整。

在上述实施例中，使用重布线结构替代传统封装中的衬底来进行内连。此外，可通过进行选择性模制以形成具有灵活设计的不规则轮廓而在重布线结构的一侧上形成绝缘包封体。另外，在半导体管芯之间设置隔室屏蔽结构，以最小化管芯之间的干扰。因此，可实现具有较小厚度、较小翘曲(由于绝缘包封体的体积较小)、更灵活的设计及更好的性能的封装结构。

根据本公开的一些实施例，一种封装结构包括重布线结构、第一半导体管芯、至少一个第一无源组件、第二半导体管芯、第一绝缘包封体、第二绝缘包封体、至少一个第二无源组件及全局屏蔽结构。重布线结构包括交替堆叠的多个介电层与多个导电层，且重布线结构具有第一表面及与第一表面相对的第二表面。第一半导体管芯设置在重布线结构的第一表面上。第一无源组件设置在重布线结构的第一表面上、第一半导体管芯旁边。第二半导体管芯设置在重布线结构的第一表面上。第一绝缘包封体包封第一半导体管芯及所述至少一个第一无源组件。第二绝缘包封体包封第二半导体管芯，其中第二绝缘包封体与第一绝缘包封体分隔开。第二无源组件设置在重布线结构的第二表面上。全局屏蔽结构环绕第一绝缘包封体、第二绝缘包封体，且覆盖重布线结构的侧壁。

在一些实施例中，所述全局屏蔽结构共形地覆盖所述第一绝缘包封体及所述第二绝缘包封体且将所述第一绝缘包封体与所述第二绝缘包封体分隔开。在一些实施例中，所述的封装结构，进一步包括与所述全局屏蔽结构及所述重布线结构连结且将所述第一绝缘包封体与所述第二绝缘包封体分隔开的隔室屏蔽结构。在一些实施例中，所述隔室屏蔽结构的材料不同于所述全局屏蔽结构的材料。在一些实施例中，所述第一绝缘包封体具有锥形侧壁及垂直于所述重布线结构的所述第一表面的侧壁，且所述第一绝缘包封体的所述锥形侧壁与所述侧壁位于所述第一绝缘包封体的相对两侧上。在一些实施例中，所述第二绝缘包封体具有锥形侧壁及垂直于所述重布线结构的所述第一表面的侧壁，所述第二绝缘包封体的所述锥形侧壁与所述侧壁位于所述第二绝缘包封体的相对两侧上，且所述第一绝缘包封体的所述侧壁面对所述第二绝缘包封体的所述侧壁。在一些实施例中，当从所述封装结构的俯视图观察时，所述第一绝缘包封体及所述第二绝缘包封体中的至少一者具有轮廓不规则的多边形构形。在一些实施例中，所述的封装结构，进一步包括：第三半导体管芯，设置在所述重布线结构的所述第一表面上；以及第三绝缘包封体，包封所述第三半导体管芯，其中所述第三绝缘包封体与所述第一绝缘包封体及所述第二绝缘包封体分隔开。

根据本公开的一些其他实施例，一种封装结构包括全局屏蔽结构、第一半导体管芯、第一绝缘包封体、第二半导体管芯、第二绝缘包封体、内连线结构及多个无源组件。全局屏蔽结构至少具有第一隔室及第二隔室，其中第一隔室与第二隔室分隔开。第一半导体管芯设置在第一隔室中。第一绝缘包封体填充到第一隔室中且包封第一半导体管芯。第二半导体管芯设置在第二隔室中。第二绝缘包封体填充到第二隔室中且包封第二半导体管芯。内连线结构设置在第一隔室及第二隔室之上，其中内连线结构的侧壁被全局屏蔽结构环绕。所述多个无源组件设置在内连线结构上。

在一些实施例中，所述第一隔室通过隔室屏蔽结构与所述第二隔室分隔开，所述隔室屏蔽结构与所述全局屏蔽结构及所述内连线结构连结且将所述第一绝缘包封体与所述第二绝缘包封体分隔开。在一些实施例中，所述全局屏蔽结构包括基座部分、侧壁部分及障壁部分，所述基座部分覆盖所述第一半导体管芯及所述第二半导体管芯的背侧，所述侧壁部分与所述基座部分连结且环绕所述第一绝缘包封体、所述第二绝缘包封体及所述内连线结构，所述障壁部分与所述基座部分连结且被所述侧壁部分环绕且将所述第一隔室与所述第二隔室分隔开，且所述障壁部分将所述第一绝缘包封体与所述第二绝缘包封体分隔开。在一些实施例中，所述多个无源组件设置在所述内连线结构的相对两表面上。在一些实施例中，当从所述封装结构的俯视图观察时，所述第一绝缘包封体及所述第二绝缘包封体中的至少一者具有轮廓不规则的多边形构形。在一些实施例中，所述全局屏蔽结构进一步包括与所述第一隔室及所述第二隔室分隔开的第三隔室，且所述封装结构进一步包括：第三半导体管芯，设置在所述第三隔室中；以及第三绝缘包封体，填充到所述第三隔室中且包封所述第三半导体管芯。

根据本公开的又一实施例，阐述一种制作封装结构的方法。所述方法包括以下步骤。在载体上形成重布线结构，其中形成重布线结构包括形成交替堆叠的多个介电层与多个导电层。在重布线结构的第一表面上放置第一半导体管芯及第二半导体管芯。在重布线结构的第一表面上放置至少一个第一无源组件。在重布线结构的第一表面上形成第一绝缘包封体及第二绝缘包封体，其中第一绝缘包封体包封第一半导体管芯及所述至少一个第一无源组件，且第二绝缘包封体包封第二半导体管芯且与第一绝缘包封体分隔开。剥离载体以显露出重布线结构的第二表面。在重布线结构的第二表面上放置至少一个第二无源组件。形成环绕第一绝缘包封体、第二绝缘包封体且覆盖重布线结构的侧壁的全局屏蔽结构。

在一些实施例中，形成所述第一绝缘包封体及所述第二绝缘包封体包括：形成包封所述第一半导体管芯、所述第二半导体管芯及所述至少一个第一无源组件的绝缘材料；以及移除所述绝缘材料的部分以形成所述第一绝缘包封体及所述第二绝缘包封体，其中通过移除所述绝缘材料来形成沟槽，以将所述第一绝缘包封体与所述第二绝缘包封体分隔开。在一些实施例中，所述全局屏蔽结构共形地形成在所述第一绝缘包封体、所述第二绝缘包封体之上及所述沟槽内。在一些实施例中，所述的方法，进一步包括利用隔室屏蔽结构填充所述沟槽，以及在所述第一绝缘包封体、所述隔室屏蔽结构及所述第二绝缘包封体之上形成所述全局屏蔽结构，其中所述隔室屏蔽结构与所述全局屏蔽结构连结。在一些实施例中，所述的方法，进一步包括：在所述重布线结构的所述第一表面上放置第三半导体管芯；以及形成包封所述第三半导体管芯的第三绝缘包封体，其中所述第三绝缘包封体与所述第一绝缘包封体及所述第二绝缘包封体分隔开。

上述内容概述了若干实施例的特征，以使所属领域的技术人员可更好地理解本公开的各方面。所属领域的技术人员应了解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域的技术人员还应意识到此种等效构造并不背离本公开的精神及范围，且其可在不背离本公开的精神及范围的情况下在本文中做出各种变化、替代及更改。