半导体装置封装的制作方法

本公开涉及具有插入件的半导体装置封装及其制造方法。

背景技术：

随着对半导体装置封装的性能和功能性的需求的增大，更多的电子组件集成在单个半导体装置封装内。为了增大封装密度且为了减小半导体装置封装的面积，可采用双侧组合件。也就是说，电子组件可安装在衬底或载体的两个表面上。随着电子组件的数量的增大，期望进一步减小半导体装置封装的大小。

技术实现要素：

根据本公开的一些实施例，半导体装置封装包含第一衬底、第二衬底、第一电子组件、第二电子组件和屏蔽层。第二衬底安置在第一衬底上方。第一电子组件安置在第一衬底与第二衬底之间。第二电子组件安置在第一衬底与第二衬底之间并且与第一电子组件相比邻近于第二衬底。屏蔽元件将第二电子组件电连接到第二衬底。第二电子组件和屏蔽元件界定容纳第一电子组件的空间。

根据本公开的一些实施例，半导体装置封装包含第一衬底和第二衬底以及第三衬底。第二衬底安置在第一衬底上方。第三衬底安置在第一衬底上方并且与第二衬底并排。第一衬底和第二衬底界定第一接合区。第一衬底和第三衬底界定第二接合区。第一接合区的高度不同于第二接合区的高度。

根据本公开的一些实施例，半导体装置封装包含第一衬底、第一电子组件、光学装置、隔室屏蔽件和第一囊封物。第一衬底具有第一表面和与第一表面相对的第二表面。第一电子组件安置在第一衬底的第一表面上。光学装置安置在第一衬底的第一表面上。光学装置包含邻近于第一电子组件的接收区。隔室屏蔽件安置在第一电子组件与接收区之间。第一囊封物囊封第一电子组件并且在第一电子组件与接收区之间。

为了进一步理解本公开，提供以下实施例连同说明一起以促进对本公开的了解；然而，所述附图仅出于参考和说明目的提供，且并不会限制本公开的范围。

附图说明

图1a是根据本公开的实施例的半导体装置封装的截面视图。

图1b说明根据本公开的一些实施例的如图1a中所示的半导体封装装置1的一部分的放大视图。

图1c说明根据本公开的一些实施例的如图1a中所示的半导体封装装置1的一部分的放大视图。

图2是根据本公开的实施例的半导体装置封装的截面视图。

图3是根据本公开的实施例的半导体装置封装的截面视图。

图4是根据本公开的实施例的半导体装置封装的截面视图。

图5是根据本公开的实施例的半导体装置封装的截面视图。

图6是根据本公开的实施例的半导体装置封装的截面视图。

图7是根据本公开的实施例的半导体装置封装的截面视图。

图8是根据本公开的实施例的半导体装置封装的截面视图。

图9a是根据本公开的实施例的半导体装置封装的截面视图。

图9b是根据本公开的实施例的半导体装置封装的截面视图。

图9c是根据本公开的实施例的半导体装置封装的截面视图。

图9d是根据本公开的实施例的半导体装置封装的截面视图。

图10a、图10b、图10c、图10d、图10e、图10f、图10g、图10h、图10i、图10j、图10k、图10l、图10m和图10n说明根据本公开的一些实施例的半导体制造方法。

具体实施方式

前述说明和以下详细描述是出于解释本公开的目的的实例。

图1a说明根据本公开的一些实施例的半导体装置封装1的截面视图。半导体装置封装1包含衬底10、11、电子组件12a、12b、12c、12d、12e、12f、12g、12h、12i、12j、12k、连接器模块13、插入件14、封装体15、16和屏蔽层17。

衬底10可以是例如印刷电路板，例如，纸基铜箔层合物、复合铜箔层合物，或聚合物浸渍的玻璃纤维基铜箔层合物。衬底10可包含互连结构，例如，再分布层(rdl)或接地元件。在一些实施例中，衬底10可以是单层衬底或多层衬底，其包含核心层和安置在衬底10的表面101(也可以被称为顶部表面或第一表面)和表面102(也可以被称为底部表面或第二表面)上的导电材料和/或结构。导电材料和/或结构可包含多个迹线。衬底10可包含一或多个导电衬垫10p1，其接近于、邻近于或嵌入并暴露在衬底10的表面101处。衬底10可包含一或多个导电衬垫10p2，其接近于、邻近于或嵌入并暴露在衬底10的表面102处。衬底10可包含相应地在衬底10的表面101和102上的阻焊剂10s1和10s2(或焊料掩模)以完全暴露或暴露导电衬垫10p1和10p2的至少一部分以用于电连接。

衬底11安置在衬底10的表面101上方。在一些实施例中，衬底11和衬底10可包含相同材料。替代地，衬底11和衬底10可包含不同材料。衬底11可包含一或多个导电衬垫11p1，其接近于、邻近于或嵌入并暴露在衬底11的表面111处。衬底11可包含一或多个导电衬垫11p2，其接近于、邻近于或嵌入并暴露在衬底11的表面112处。衬底11可包含相应地在衬底11的表面111和112上的阻焊剂11s1和11s2(或焊料掩模)以完全暴露或暴露导电衬垫11p1和11p2的至少一部分以用于电连接。

插入件14安置在衬底10和11之间，并且电连接到衬底10和11。插入件14可包含介电层14d和至少一个通孔14v，所述至少一个通孔穿透介电层14d以用于电连接。通孔14v的暴露部分可通过焊料球14s电连接到衬底10(例如，电连接到导电衬垫10p1)和衬底11(例如，电连接到导电衬垫11p2)。在一些实施例中，取决于不同的设计规范可存在任何数目的插入件14。插入件14可安置在衬底10或11的外围或任何其它位置中或附近。

电子组件12a、12b、12c和12k安置在衬底10的表面101上并且电连接到衬底10(例如，电连接到导电衬垫10p1)。电子组件12a、12b、12c和12k可包含有源电组件和/或无源电组件。举例来说，电子组件12a、12k可以是其中包含半导体衬底、一或多个集成电路装置和一或多个上覆互连结构的芯片或裸片。举例来说，电子组件12b、12c可以是无源电组件，例如，电容器、电阻器或电感器。每个电子组件12a、12b、12c和12k可电连接到另一电子组件12a、12b、12c和12k中的一或多个，并电连接到衬底10(例如，电连接到rdl)，并且可借助于倒装芯片或导线接合技术获得电连接。

在一些实施例中，隔室屏蔽件18a安置在衬底10和11之间，并且电连接到衬底10和11。隔室屏蔽件可安置在两个电子组件(例如，电子组件12b和12k)之间以防止其间的干扰(例如，串扰问题、电磁干扰问题或类似者)。在一些实施例中，隔室屏蔽件18可包含例如，铝(al)、铜(cu)、铬(cr)、锡(sn)、金(au)、银(ag)、镍(ni)或不锈钢，或混合物、合金，或其其它组合。

电子组件12f和连接器模块13安置在衬底10的表面102上并且电连接到衬底10(例如，电连接到导电衬垫10p2)。电子组件12f可包含有源电组件或无源电组件。举例来说，电子组件12f可以是其中包含半导体衬底、一或多个集成电路装置和一或多个上覆互连结构的芯片或裸片。电子组件12f可电连接到衬底10(例如，电连接到rdl)，并且可借助于倒装芯片或导线接合技术获得电连接。在一些实施例中，连接器模块13可在半导体装置封装1与外部装置或电路板之间提供电连接。举例来说，电连接可通过总线、通用串行总线(usb)(例如，a型、b型或c型)、高清晰多媒体接口(hdmi)或任何其它数据发射机构来实现。

电子组件12d和12e安置在衬底11的表面112上并且电连接到衬底11(例如，电连接到导电衬垫11p2)。电子组件12d和12e可包含有源电组件和/或无源电组件。举例来说，电子组件12d可以是其中包含半导体衬底、一或多个集成电路装置和一或多个上覆互连结构的芯片或裸片。举例来说，电子组件12e可以是无源电组件，例如，电容器、电阻器或电感器。每个电子组件12d和12e可电连接到另一电子组件12d和12e中的一或多个，并电连接到衬底11(例如，电连接到rdl)，并且可借助于倒装芯片或导线接合技术获得电连接。

在一些实施例中，屏蔽层12d1(或屏蔽元件)安置在电子组件12d的背侧表面上以提供用于电子组件12d的电磁干扰(emi)屏蔽。屏蔽层12d1通过接合导线12d2和/或导电粘合剂12d3电连接到衬底11(例如，电连接到接地)。电子组件12d和电子组件12c在垂直于衬底10的表面101的方向上至少部分重叠。举例来说，电子组件12d在衬底10的表面101上的投影和电子组件12c在衬底10的表面101上的投影至少部分重叠。在一些实施例中，电子组件12c可在由屏蔽层12d1、接合导线12d2和导电粘合剂12d3界定的空间内延伸。举例来说，电子组件12c的一部分和接合导线12d2的一部分在平行于衬底10的表面101的方向上重叠。通过使用由屏蔽层12d1、接合导线12d2和导电粘合剂12d3界定的空间来容纳电子组件12c的一部分，可以减小半导体装置封装1的面积。

封装体15安置在衬底10和11之间以覆盖或囊封插入件14、隔室屏蔽件18a以及电子组件12a、12b、12c、12d、12e和12k。在一些实施例中，封装体15包含具有填充物的环氧树脂、模制原料(例如，环氧模制原料或其它模制原料)、聚酰亚胺、酚类化合物或材料、其中分散有硅酮的材料，或其组合。

电子组件12g、12h、12i和12j安置在衬底11的表面111上并且电连接到衬底11(例如，电连接到导电衬垫11p1)。电子组件12g、12h、12i和12j可包含有源电组件和/或无源电组件。举例来说，电子组件12g和12h可以是其中包含半导体衬底、一或多个集成电路装置和一或多个上覆互连结构的芯片或裸片。在一些实施例中，电子组件12g类似于电子组件12d。举例来说，电子组件12g还包含连接到衬底11的接地的屏蔽层。电子组件12h可以是无源电组件，例如，电容器、电阻器或电感器。在一些实施例中，电子组件12h和12i是需要屏蔽能力的电子组件。举例来说，电子组件12h可以是射频(rf)装置。举例来说，电子组件12i可以是光学装置。

如图1b中所示，其说明根据本公开的一些实施例的由如图1a中所示的点线矩形1a环绕的半导体装置封装1的一部分的放大视图，电子组件12i和12j安置在衬底12s的表面12s1上，并且衬底12s安置在衬底11的表面111上。在一些实施例中，可省略衬底12s，并且电子组件12i和12j直接安置在衬底11的表面111上，如图1c中所示。电子组件12i和12j由封装体16间隔开或分隔开。

在一些实施例中，电子组件12i可包含光检测器，其例如是pin二极管(包含p型半导体区、本征半导体区和n型半导体区的二极管))或光电二极管或光电晶体管。电子组件12i可以连接到衬底12s，例如，借助于倒装芯片或导线接合技术。电子组件12i具有背对衬底12s的有源表面(或光检测表面)。电子组件12j可包含发射裸片或其它光学裸片。举例来说，电子组件12j可包含发光二极管(led)、激光二极管，或可包含一或多个半导体层的另一装置。半导体层可包含硅、碳化硅、氮化镓，或任何其它半导体材料。电子组件12j可以连接到衬底12s，例如，借助于倒装芯片或导线接合技术。电子组件12j具有背对衬底12s的有源表面(或发光表面)。封装体17界定腔室12c1和12c2以相应地容纳电子组件12i和12j。举例来说，电子组件12i和12j从封装体17暴露。

隔室屏蔽件18b安置在电子组件12h与电子组件12i之间。在一些实施例中，隔室屏蔽件18b可电连接到衬底11的接地。在一些实施例中，隔室屏蔽件18b可电连接到屏蔽层17。因此，隔室屏蔽件18b可以通过衬底11和/或通过屏蔽层17接地。隔室屏蔽件18可以提供用于电子组件12h的干扰(例如，串扰问题、电磁干扰问题或类似者)屏蔽。举例来说，隔室屏蔽件可以防止电子组件12h与其它电子组件之间的干扰。另外，隔室屏蔽件18b和屏蔽层17可防止不期望的光进入电子组件12i的光检测表面(例如，通过如图1b中所示的路径l11)。通过使用单个隔室屏蔽件18b来提供用于电子组件12h和12i两者的屏蔽能力，可以减小用于制造半导体装置封装1的面积和成本。在一些实施例中，隔室屏蔽件18b和隔室屏蔽件18a可包含相同材料。替代地，隔室屏蔽件18b和隔室屏蔽件18a由不同材料形成。

参考图1a，封装体16安置在衬底11的表面111上并且覆盖电子组件12g、12h、12i、12j和隔室屏蔽件18b。在一些实施例中，电子组件12i、12j和隔室屏蔽件18b的部分(例如，顶部表面)从封装体16暴露。在一些实施例中，封装体16包含具有填充物的环氧树脂、模制原料(例如，环氧模制原料或其它模制原料)、聚酰亚胺、酚类化合物或材料、其中分散有硅酮的材料，或其组合。

屏蔽层17安置在封装体15、16的外表面上并且覆盖封装体15、16和衬底10、11。屏蔽层17电连接到衬底10和/或11的接地元件。屏蔽层17电连接到隔室屏蔽件18b。在一些实施例中，屏蔽层17是保形屏蔽件。屏蔽层17与衬底10的表面102基本上对准。在一些实施例中，屏蔽层17是导电薄膜，并且可包含例如al、cu、cr、sn、au、ag、ni或不锈钢，或混合物、合金或其其它组合。屏蔽层17可包含单个导电层或多个导电层。

图2说明根据本公开的一些实施例的半导体装置封装2的截面视图。半导体装置封装2类似于如图1a中所示的半导体装置封装1，且下文描述其间的差异。

衬底11的侧向表面113从封装体16的侧向表面163凹陷。举例来说，衬底11的侧向表面113和封装体16的侧向表面163是非共面的。举例来说，在衬底11的侧向表面113与封装体16的侧向表面163之间存在间隙。举例来说，衬底11的侧向表面113由封装体16覆盖。举例来说，衬底11的宽度小于衬底10的宽度。

图3说明根据本公开的一些实施例的半导体装置封装3的截面视图。半导体装置封装3类似于如图1a中所示的半导体装置封装1，且下文描述其间的差异。

如图3中所示，半导体装置封装3包含相对较厚(或较高)的电子组件32a。在一些实施例中，电子组件32a的厚度大于安置在衬底10和11之间的其它电子组件的厚度或安置在衬底10和11之间的堆叠布置中的两个电子组件(例如，电子组件12c和12d)的厚度的总和。为了减小半导体装置封装3的厚度，衬底11可包含或界定穿透衬底11的开口11h(或孔)以容纳电子组件32a的一部分。举例来说，电子组件32a可在衬底11的开口11h内延伸。

图4说明根据本公开的一些实施例的半导体装置封装4的截面视图。半导体装置封装4类似于如图2中所示的半导体装置封装2，且下文描述其间的差异中的一些。

半导体装置封装4进一步包含安置在衬底10的表面102上方的衬底40。在一些实施例中，衬底40和衬底10可包含相同材料。替代地，衬底40和衬底10可包含不同材料。插入件44安置在衬底10和40之间，并且电连接到衬底10和40。插入件44可包含介电层44d和至少一个通孔44v，所述至少一个通孔穿透介电层44d以用于电连接。通孔44v的暴露部分可通过焊料球44s电连接到衬底10和衬底40。在一些实施例中，取决于不同的设计规范可能存在任何数目的插入件44。插入件44可安置在衬底10或40的外围或任何其它位置中或附近。通过提供衬底40，可以进一步减小半导体装置封装4的面积。

电子组件42a、42b安置在衬底10的表面102上并且电连接到衬底10。电子组件42c、42d安置在衬底40的表面401上并且电连接到衬底40。电子组件42a、42b、42c、42d可包含有源电组件和/或无源电组件。举例来说，电子组件42a、42c可以是其中包含半导体衬底、一或多个集成电路装置和一或多个上覆互连结构的芯片或裸片。举例来说，电子组件42b、42d可以是无源电组件，例如，电容器、电阻器或电感器。连接器模块13安置在衬底40的表面402上并且电连接到衬底40。

封装体45安置在衬底10和40之间以覆盖或囊封插入件44和电子组件42a、42b、42c、42d。在一些实施例中，封装体45包含具有填充物的环氧树脂、模制原料(例如，环氧模制原料或其它模制原料)、聚酰亚胺、酚类化合物或材料、其中分散有硅酮的材料，或其组合。类似于衬底11，衬底40的侧向表面403可以是从封装体45的侧向表面凹陷的。在其它实施例中，衬底40的侧向表面403可与封装体45的侧向表面共面。

图5说明根据本公开的一些实施例的半导体装置封装5的截面视图。半导体装置封装5类似于如图2中所示的半导体装置封装2，且下文描述其间的差异中的一些。

衬底10的表面101可包含由封装体55覆盖的第一部分以及从封装体55暴露的第二部分。如图6中所示，衬底11、电子组件12a、12b、12c、12d、12e、12g、12h、12i、12j、12k、插入件14、封装体55和屏蔽层17安置在衬底10的表面101的第一部分上方。电子组件52a、52b安置在衬底10的表面101的第二部分上。举例来说，电子组件52a和52b不由封装体55覆盖。在一些实施例中，电子组件52a和52b可以是需要暴露于半导体装置封装5的外部的电装置。举例来说，电子组件52a和52b可以是光学装置(例如，发光装置或光检测装置)、传感器、mems、连接器模块或其它装置。

在一些实施例中，封装体55包含倾斜的或斜置的侧向表面553。举例来说，封装体55的侧向表面553并不垂直于衬底10的表面101。举例来说，封装体55的侧向表面553和衬底10的表面101界定小于90度的角。

图6说明根据本公开的一些实施例的半导体装置封装6的截面视图。半导体装置封装6类似于如图5中所示的半导体装置封装5，且下文描述其间的差异中的一些。

半导体装置封装6进一步包含安置在衬底10的表面102的一部分上的封装体65。举例来说，衬底10的表面102可包含由封装体65覆盖的第一部分以及从封装体65暴露的第二部分。电子组件12f可安置在衬底10的表面102的第一部分上并且由封装体65覆盖。电子组件61a和连接器模块13安置在衬底10的表面102的第二部分上。在一些实施例中，电子组件62a可以是需要暴露于半导体装置封装6的外部的电装置。举例来说，电子组件62a可以是光学装置(例如，发光装置或光检测装置)、传感器、mems、连接器模块或其它装置。在一些实施例中，封装体65包含具有填充物的环氧树脂、模制原料(例如，环氧模制原料或其它模制原料)、聚酰亚胺、酚类化合物或材料、其中分散有硅酮的材料，或其组合。

图7说明根据本公开的一些实施例的半导体装置封装7的截面视图。半导体装置封装7类似于如图6中所示的半导体装置封装6，且下文描述其间的差异中的一些。

半导体装置封装7进一步包含安置在衬底10的表面102上方的衬底70。在一些实施例中，衬底70和衬底10可包含相同材料。替代地，衬底70和衬底10可包含不同材料。插入件74安置在衬底10和70之间，并且电连接到衬底10和70。插入件74可包含介电层74d和至少一个通孔74v，所述至少一个通孔穿透介电层74d以用于电连接。通孔74v的暴露部分可通过焊料球74s电连接到衬底10和衬底70。在一些实施例中，取决于不同的设计规范可能存在任何数目的插入件74。插入件74可安置在衬底10或70的外围或任何其它位置中或附近。通过提供衬底70，可以进一步减小半导体装置封装7的面积。

电子组件72a、72b安置在衬底70的表面701上并且电连接到衬底70。电子组件72a、72b可包含有源电组件和/或无源电组件。举例来说，电子组件72a可以是其中包含半导体衬底、一或多个集成电路装置和一或多个上覆互连结构的芯片或裸片。举例来说，电子组件72b可以是无源电组件，例如，电容器、电阻器或电感器。连接器模块73安置在衬底70的表面702上并且电连接到衬底70。

封装体65安置在衬底10和70之间以覆盖或囊封插入件74和电子组件12f、72a、72b。类似于衬底11，衬底70的侧向表面703可以是从封装体65的侧向表面凹陷的。在其它实施例中，衬底70的侧向表面703可与封装体65的侧向表面共面。

图8说明根据本公开的一些实施例的半导体装置封装8的截面视图。半导体装置封装8类似于如图7中所示的半导体装置封装7，且其间的差异中的一个在于，在图8中，封装体65完全覆盖或囊封衬底10的表面102。

图9a说明根据本公开的一些实施例的半导体装置封装9a的截面视图。半导体装置封装9a包含衬底10、91、92、电子组件92a、92b、92c、92d、92e、92f、92g、92h、92i、连接器模块13、插入件93、94和封装体95。

衬底90安置在衬底10的表面101上方。衬底90类似于衬底10，并且因此衬底10的描述或性质可适用于衬底90。在一些实施例中，衬底90和衬底10可包含相同材料。替代地，衬底90和衬底10可包含不同材料。

插入件94安置在衬底10和90之间，并且电连接到衬底10和90。插入件94可包含介电层94d和至少一个通孔94v，所述至少一个通孔穿透介电层94d以用于电连接。通孔94v的暴露部分可通过焊料球电连接到衬底10和衬底90。在一些实施例中，取决于不同的设计规范可能存在任何数目的插入件94。插入件94可安置在衬底90的外围或任何其它位置中或附近。

电子组件92a安置在衬底10的表面101上并且电连接到衬底10。电子组件92b安置在衬底90的表面902上并且电连接到衬底90。电子组件92a、92b可包含有源电组件和/或无源电组件。举例来说，电子组件92a、92b可以是其中包含半导体衬底、一或多个集成电路装置和一或多个上覆互连结构的芯片或裸片。在其它实施例中，电子组件92a、92b可以是无源电组件，例如，电容器、电阻器或电感器。

电子组件92a和电子组件92b在垂直于衬底10的表面101的方向上至少部分重叠。举例来说，电子组件92a在衬底10的表面101上的投影和电子组件92b在衬底10的表面101上的投影至少部分重叠。在一些实施例中，电子组件92a可以是相对较厚的电子组件，而电子组件92b可以是相对较薄的电子组件，且反之亦然。通过将具有相对较薄的厚度的一个电子组件布置在具有相对较厚的厚度的另一电子组件上方，可以减小半导体装置封装9a的厚度。

电子组件92c安置在衬底90的表面901上并且电连接到衬底90。电子组件92c可包含有源电组件和/或无源电组件。举例来说，电子组件92c可以是无源电组件，例如，电容器、电阻器或电感器。在其它实施例中，电子组件92c可以是其中包含半导体衬底、一或多个集成电路装置和一或多个上覆互连结构的芯片或裸片。

衬底91安置在衬底10的表面101上方且与衬底90间隔开。举例来说，在衬底90与衬底91之间存在距离。举例来说，衬底90和衬底91可界定凹陷90h。在一些实施例中，衬底90和衬底91是分开的(或个体的)衬底。衬底91类似于衬底10，并且因此衬底10的描述或性质可适用于衬底91。在一些实施例中，衬底91和衬底10可包含相同材料。替代地，衬底91和衬底10可包含不同材料。

插入件93安置在衬底10和91之间，并且电连接到衬底10和91。插入件93可包含介电层93d和至少一个通孔93v，所述至少一个通孔穿透介电层93d以用于电连接。通孔93v的暴露部分可通过焊料球电连接到衬底10和衬底91。在一些实施例中，取决于不同的设计规范可能存在任何数目的插入件93。插入件93可安置在衬底91的外围或任何其它位置中或附近。

电子组件92d安置在衬底10的表面101上并且电连接到衬底10。电子组件92e安置在衬底91的表面912上并且电连接到衬底91。电子组件92d、92e可包含有源电组件和/或无源电组件。举例来说，电子组件92d、92e可以是其中包含半导体衬底、一或多个集成电路装置和一或多个上覆互连结构的芯片或裸片。在其它实施例中，电子组件92d、92e可以是无源电组件，例如，电容器、电阻器或电感器。

电子组件92d和电子组件92e在垂直于衬底10的表面101的方向上至少部分重叠。举例来说，电子组件92d在衬底10的表面101上的投影和电子组件92e在衬底10的表面101上的投影至少部分重叠。在一些实施例中，电子组件92e可以是相对较薄的电子组件，而电子组件92d可以是相对较厚的电子组件，且反之亦然。通过将具有相对较薄的厚度的一个电子组件布置在具有相对较厚的厚度的另一电子组件上方，可以减小半导体装置封装9a的厚度。

电子组件92f和92g安置在衬底10的表面101上并且电连接到衬底10。在一些实施例中，电子组件92f和92g安置在由衬底10和11界定的凹陷90h下方。举例来说，电子组件92f和92g在衬底的表面101上的投影和衬底90或衬底91的投影并不重叠。举例来说，电子组件92f和92g以及衬底90或衬底91在垂直于衬底10的表面101的方向上并不重叠。在其它实施例中，衬底90或衬底91可在电子组件92f和92g的一部分上方延伸。通过将具有相对较厚的厚度的电子组件(例如，电子组件92f和92g)布置在由两个分开的衬底(例如，衬底90和91)界定的凹陷90h下方，可以进一步减小半导体装置封装9a的厚度。

在一些实施例中，电子组件92f和92g可包含有源电组件和/或无源电组件。举例来说，电子组件92f可以是其中包含半导体衬底、一或多个集成电路装置和一或多个上覆互连结构的芯片或裸片。电子组件92g可以是无源电组件，例如，电容器、电阻器或电感器。

在一些实施例中，取决于容纳在衬底90和衬底91下方的电子组件的总厚度，衬底90和衬底91可相对于衬底10布置在不同的海拔高度处(例如，衬底91的表面912与衬底10的表面101之间的距离不同于衬底90的表面902与衬底10的表面101之间的距离)。举例来说，如果电子组件92d和92e的总厚度大于电子组件92a和92b的总厚度，那么衬底91的表面912与衬底10的表面101之间的距离将大于衬底90的表面902与衬底10的表面101之间的距离。这将增大设计半导体装置封装9a的电子组件的布置的灵活性以节省半导体装置封装9a的面积和厚度。另外，通过将电子组件92c安置在衬底90(其具有相对较低的海拔高度)上，可以进一步减小半导体装置封装9a的面积和厚度。

在一些实施例中，半导体装置封装9a可包含具有相对厚度的若干电子组件(例如，电子组件92a和92d)。具有相对厚度的电子组件可以安置在不同的区处。举例来说，电子组件92a安置在衬底10与衬底90之间的区处，并且电子组件92d安置在衬底10与衬底91之间的另一区处。这可以进一步减小半导体装置封装9a的厚度。

在一些实施例中，电子组件可以基于它们的宽度(或面积)布置以进一步减小半导体装置封装的面积。举例来说，如图9b中所示，与电子组件92a和92b相比具有相对较大宽度(或面积)的电子组件92d和92e可以布置在相同空间或区(例如，由衬底10和衬底91界定的空间)处。因此，可以减小半导体装置封装9b的面积。

在一些实施例中，电子组件可以基于它们的厚度布置以进一步减小半导体装置封装的厚度。举例来说，如图9c中所示，半导体装置封装9c包含安置在由衬底10和衬底91界定的空间或区处的多个电子组件92d、92e、92j和92k。为了有效地利用由衬底10和衬底91界定的高度，具有相对较厚的厚度的一个电子组件和具有相对较薄的厚度的另一电子组件在垂直于衬底10的表面101的方向上重叠地安置。举例来说，具有相对较薄的厚度的电子组件92e和具有相对较厚的厚度的电子组件92d在垂直于衬底10的表面101的方向上重叠。举例来说，具有相对较薄的厚度的电子组件92k和具有相对较厚的厚度的电子组件92j在垂直于衬底10的表面101的方向上重叠。因此，可以减小半导体装置封装9c的厚度。

图9d说明根据本公开的一些实施例的半导体装置封装9d的截面视图。半导体装置封装9d类似于如图9a中所示的半导体装置封装9a，且下文描述其间的差异。

封装体95的顶部表面可包含凹陷或梯级结构。举例来说，封装体95可包含顶部表面951和顶部表面952，并且顶部表面951和顶部表面952是不连续的或非共面的。举例来说，顶部表面952从顶部表面951凹陷。在并不需要电子组件92c的情况下，可以减小在衬底90上方的封装体95的厚度以容纳其它外部元件或装置以进一步减小包含半导体装置封装9d的电装置的面积或厚度。

图10a、图10b、图10c、图10d、图10e、图10f、图10g、图10h、图10i、图10j、图10k、图10l、图10m和图10n说明根据本公开的一些实施例的半导体制造方法。在一些实施例中，图10a、图10b、图10c、图10d、图10e、图10f、图10g、图10h、图10i、图10j、图10k、图10l、图10m和图10n中的方法可以用于制造图8中的半导体装置封装8。替代地，图10a、图10b、图10c、图10d、图10e、图10f、图10g、图10h、图10i、图10j、图10k、图10l、图10m和图10n中的方法可以用于制造图1a、2、3、4、5、6、7、9a、9b、9c或9d中的半导体装置封装或其它半导体装置封装。

参考图10a，提供衬底11。电子组件12e和12d通过例如表面安装技术(smt)或任何其它合适的技术安置在衬底11的表面112上。电子组件12e和12d通过例如倒装芯片、导线结合或任何其它合适的技术电连接到衬底11。一或多个电接触件(例如，焊料球14s)随后安置在衬底11的表面112上并且电连接到衬底11的导电衬垫。

在一些实施例中，电子组件12d可包含屏蔽层，所述屏蔽层安置在电子组件12d的背侧表面上并且通过接合导线12d2连接到衬底11的接地，如图10b中所示。在其它实施例中，屏蔽层可通过导电膏、导电胶或任何其它合适的材料连接到衬底的接地。

参考图10c，电子组件12g、12h、12i和12j通过例如smt或任何其它合适的过程安置在衬底11的表面111上。电子组件12g、12h、12i和12j通过例如倒装芯片、导线结合或任何其它合适的技术电连接到衬底11。在一些实施例中，电子组件12g可包含屏蔽层，所述屏蔽层安置在电子组件12g的背侧表面上并且通过接合导线12g1连接到衬底11的接地，如图10d中所示。

参考图10e，提供衬底10。电子组件12a、12b和12c安置在衬底10的表面101上并且通过例如倒装芯片、导线结合或任何其它合适的技术电连接到衬底10。插入件14安置在衬底10的表面101上并且电连接到衬底10。在一些实施例中，图10e中的操作可在图10a中的操作之前执行。

参考图10f，衬底10连接到衬底11。举例来说，安置在衬底10的表面101上的插入件14连接到焊料球14s。在一些实施例中，衬底10的宽度(或面积)小于衬底11的宽度(或面积)。替代地，衬底10的宽度等于或大于衬底11的宽度。

参考图10g，封装体55经形成为覆盖电子组件12a、12b、12c、12d、12e、12i、12j、12g、12h、衬底10(包含表面101、102和在其间延伸的侧向表面)、插入件14和衬底11的一部分。举例来说，封装体55覆盖衬底11安置在上面的衬底10的表面101的第一部分并且暴露衬底10的表面102的第二部分。在一些实施例中，封装体55可通过选择性模制技术或任何其它合适的技术形成。

参考图10h，电子组件12f安置在衬底10的表面102上并且通过例如倒装芯片、导线结合或任何其它合适的技术电连接到衬底10。插入件74安置在衬底10的表面102上并且电连接到衬底10。

仍然参考图10h，提供一或多个电子组件和焊料球安置在其上的衬底70。衬底70随后连接到衬底10。举例来说，安置在衬底70的表面701上的焊料球连接到安置在衬底10的表面102上的插入件74。

参考图10i，封装体65形成在衬底10与衬底70之间以覆盖电子组件和安置在其间的插入件74。在一些实施例中，封装体65可通过例如模制或任何其它合适的过程形成。

参考图10j，连接器模块73安置在衬底70的表面702上。在一些实施例中，连接器模块73可通过例如smt或任何其它合适的技术安置。

参考图10k，电子组件52a和52b安置在从封装体55暴露的衬底10的表面101的第二部分上。在一些实施例中，电子组件52a和52b可通过例如smt或任何其它合适的技术安置。

参考图10l，一或多个开口15h1、15h2、15h3(或沟槽)从封装体55的顶部表面形成到封装体55中以穿透封装体55以暴露在衬底11的表面111上的一或多个导电衬垫以及电子组件12i、12j的至少部分。在一些实施例中，开口15h1、15h2、15h3可通过激光、蚀刻或任何其它合适的操作形成。

参考图10m，导电材料填充在开口15h1内以形成隔室屏蔽件18b。在一些实施例中，导电材料可通过镀覆、涂覆或任何其它合适的过程形成。随后可执行单体化操作以分出个体半导体封装装置。

参考图10n，屏蔽层17形成在封装体55的外表面(例如，顶部表面和侧向表面的一部分)以及封装体65的侧向表面的一部分上。在一些实施例中，屏蔽层17可通过镀覆、涂覆、溅镀或任何其它合适的过程形成。

在本公开中参考第一特征在第二特征上方或上的形成或定位可包含第一特征和第二特征直接接触地形成或安置的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成或安置使得第一特征和第二特征可能并不直接接触的实施例。

如本文中所使用，术语“近似地”、“基本上”、“基本”和“约”用于描述和解释小的变化。当与事件或情况结合使用时，所述术语可指事件或情况精确地发生的例子以及事件或情况极近似地发生的例子。举例来说，当与数值结合使用时，术语可以指小于或等于所述数值的±10％的变化范围，例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。

举例来说，基本上平行可以指相对于0°的小于或等于±10°的角度变化范围，例如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。举例来说，基本上垂直可以指相对于90°的小于或等于±10°的角度变化范围，例如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。

如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm，或不大于0.5μm，那么可以认为所述两个表面是共面的或基本上共面的。如果表面的最高点与最低点之间的移位不大于5μm，不大于2μm，不大于1μm，或不大于0.5μm，那么可以认为所述表面是基本上平坦的。

如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含复数指示物。

另外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此范围格式是为了便利和简洁而使用，且应灵活地理解为不仅包含明确地指定为范围极限的数值，而且还包含涵盖于那个范围内的所有个体数值或子范围，如同明确地指定每个数值和子范围一般。

虽然已参考本公开的特定实施例描述并说明本公开，但是这些描述和说明并非限制性的。所属领域的技术人员应理解，在不脱离如由所附权利要求书定义的本公开的真实精神和范围的情况下，可作出各种改变并且可取代等效物。图示可能未必按比例绘制。归因于制造过程和公差，本公开中的艺术再现与实际设备之间可能存在区别。可能存在未特别说明的本公开的其它实施例。应将本说明书和图式视为说明性而非限制性的。可进行修改，以使特定情形、材料、物质组成、方法或过程适应于本公开的目标、精神和范围。所有此类修改都意图在所附权利要求书的范围内。虽然本文中所公开的方法已参考按特定次序执行的特定操作加以描述，但是应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本公开的限制。