一种基于金属性插层的1S1R器件及其制备方法

本发明涉及信息存储技术领域，尤其涉及一种基于金属性插层的1s1r器件及其制备方法。

背景技术：

随着5g时代的到来，数据量将进一步爆炸式增长，人们对于信息存储的要求越来越高。随着便携式电子设备的快速发展，闪存(flash)在存储器市场上的占比日益增大，但是随着器件尺寸进一步的微缩，闪存技术面临着物理极限等问题，因此开发下一代非易失性存储技术迫在眉睫。

阻变存储器(rram)具有结构简单、功耗低、集成度高、擦写速度快且与互补金属氧化物(cmos)工艺兼容等优点，成为下一代信息存储器的有力竞争者之一。rram器件由于其简单的结构，rram集成结构可以采用具有理论上最高集成度(4f2，f为特征尺寸)的十字交叉阵列(x-pointcrossbar)结构，使其拥有优异的小型化潜力。但是x-point交叉结构存在严重的串扰电流问题，会导致器件发生存储信息误读。串扰电流问题还会增加功耗并限制交叉开关阵列的大小，从而将会严重影响存储器的性能。

为解决串扰电流问题，有几种主要的解决思路，第一种方法是集成一个具有整流特性的二极管，构成1d1r(d是二极管，r是rram单元)结构，但这种结构只适用于单极性的rram，十分具有局限性；第二个方法是集成一个场效应晶体管构成1t1r结构，但是1t1r是一种有源结构，器件面积取决于晶体管的大小，不利于高密度集成。另一方面，晶体管结构复杂并且制备过程中所需要的加工温度非常高，不利于获得成本低并且性能稳定的阻变存储器；第三个方法是设计自整流rram器件，使器件在低阻态时具有整流特性，但该类器件的性能还不够稳定；第四个方法是采用互补型阻变存储器(crs)结构，但crs结构复杂制备困难且机理不够明晰；第五个方法是集成一个选通管构成1s1r结构。其中1s1r结构，结构简单、不依赖cmos工艺的前段制程，可以实现最小的存储单元面积4f²等自身优势，以及其优异的抑制漏电流的效果，成为研究的主流方向。

一个性能优异的1s1r器件成为rram高密度集成的重要条件。1s1r结构是指串联一个阻变存储器和一个双向选通管器件来共同构成一个存储单元。选通管可以看作是一种非线性电阻式的开关，其在低电压和高电压下的阻值的比值差距大，常常有一个数量级以上的差别。不同于二极管单向导通的特点，双向选通管具有对称的电流电压曲线，同时其制备工艺也兼容cmos工艺。在双向选通管器件与阻变器件组成的1s1r结构中，在正向扫描时，当扫描电压大于选通管器件的正向开启电压时，选通器件打开，但是整个器件(1s1r)要到阻变单元的转变电压(set电压)才会转变到低阻态。在电压降至正向保持电压之前选通管器件始终保持为开启状态，降至正向保持电压之后，选通管器件关闭，使整个器件保持为高阻态。当这样一个1s1r器件置于x-point交叉阵列当中时，才能避免串扰电流的影响，使其在读取信息时保持准确性。

然而目前的1s1r器件还存在稳定性不高、抗串扰能力不足和抑制漏电流性能不足的缺陷，基于此，有必要对现有的1s1r器件进行改进。

技术实现要素：

有鉴于此，本发明提出了一种基于金属性插层的1s1r器件及其制备方法，解决或至少部分解决现有技术中存在的技术缺陷。

第一方面，本发明提供了一种基于金属性插层的1s1r器件，包括：

底电极；

转换层，位于所述底电极一侧表面；

金属性插层，位于转换层远离所述底电极一侧表面；

阻变层，位于所述金属性插层远离所述底电极一侧表面；

顶电极，位于所述阻变层远离所述底电极一侧表面；

其中，所述金属性插层的材料为ti薄膜、ito薄膜和tin薄膜中的一种。

可选的，所述的基于金属性插层的1s1r器件，所述阻变层的材料为氮化硅、氧化硅、氧化镍、氧化铪和氧化钛中的一种。

可选的，所述的基于金属性插层的1s1r器件，所述转换层的材料为氧化铌，所述底电极的材料为ti、pt、w或tin中的一种；所述顶电极的材料为pt或ti中的一种。

可选的，所述的基于金属性插层的1s1r器件，所述底电极的厚度为150～200nm，所述转换层的厚度为40～80nm，所述金属性插层的厚度为10～20nm，所述阻变层的厚度为40～80nm，所述顶电极的厚度为60～100nm。

可选的，所述的基于金属性插层的1s1r器件，所述顶电极的形状为矩形或圆形，所述矩形的边长为50～1000μm，所述圆形的直径为50～1000μm。

第二方面，本发明还提供了一种基于金属性插层的1s1r器件的制备方法，包括以下步骤：

提供底电极；

在所述底电极表面制备转换层；

在所述转换层远离所述底电极一侧的表面制备金属性插层；

在所述金属性插层远离所述底电极一侧的表面制备阻变层；

在所述阻变层远离所述底电极一侧的表面制备顶电极；

其中，所述金属性插层的材料为ti薄膜、ito薄膜和tin薄膜中的一种。

可选的，所述的基于金属性插层的1s1r器件的制备方法，所述金属性插层的制备方法具体为：

以金属钛、氧化铟锡或者氮化钛为靶材，利用磁控溅射法在所述转换层表面沉积得到钛、氧化铟锡或者氮化钛薄膜即得金属性插层。

可选的，所述的基于金属性插层的1s1r器件的制备方法，所述阻变层的材料为氮化硅、氧化硅、氧化镍、氧化铪和氧化钛中的一种，所述阻变层的制备方法为：以氮化硅、氧化硅、氧化镍、氧化铪和氧化钛中的一种为靶材，利用磁控溅射法在所述金属性插层表面沉积得到氮化硅、氧化硅、氧化镍、氧化铪或氧化钛薄膜即为阻变层。

可选的，所述的基于金属性插层的1s1r器件的制备方法，所述转换层的材料为氧化铌，所述转换层的制备方法为：以五氧化二铌为靶靶材，利用磁控溅射法在所述底电极表面沉积得到氧化铌即为转换层。

可选的，所述的基于金属性插层的1s1r器件的制备方法，所述顶电极的材料为ti，所述顶电极的制备方法具体为：以钛为靶材，利用磁控溅射法在所述阻变层表面制备得到钛即为顶电极。

本发明的一种基于金属性插层的1s1r器件及其制备方法相对于现有技术具有以下有益效果：

(1)本申请的基于金属性插层的1s1r器件，金属性插层的材料为ti薄膜、ito薄膜和tin薄膜中的一种，本申请通过在1s1r器件中引入金属性插层，使得选通管单元和阻变存储器单元的氧空位在工作过程中互相不干扰，保证了两个单元的独立正常工作，增强了其稳定性，与现有技术相比，具有十分稳定的set电压、reset电压、阈值电压和保持电压等相关电压，较为明显的存储窗口比和选通比，能够有效地减小漏电流，抗串扰能力强；

(2)本申请的基于金属性插层的1s1r器件，阻变层的材料为氮化硅(sinox)、氧化硅(siox)、氧化镍(niox)、氧化铪(hfox)和氧化钛(tiox)薄膜材料中的一种；本申请采用电学性质非常稳定的氮化硅、氧化硅、氧化镍、氧化铪、氧化钛等存储薄膜作为阻变层，基于这些材料的阻变存储器拥有稳定的性能，从而使制得的1s1r器件也具有稳定的电学性能、稳定的set、reset等相关电压以及稳定且明显的存储窗口比，在直流耐受性测试中表现出较强的稳定性；

(3)本申请的基于金属性插层的1s1r器件，转换层的材料为氧化铌(nbox)，采用氧化铌作为转换层材料，该材料性能稳定，氧化铌转换层作为选通管，基于该材料的选通管拥有稳定的阈值、保持电压以及明显的选通比等特点，引入该材料使本申请制得的1s1r器件具有较明显的选通比、较快的开关速度以及稳定的阈值、保持等相关电压；

(4)本申请的基于金属性插层的1s1r器件，采用磁控溅射制备氧化铌薄膜、氮化硅薄膜、金属钛薄膜等，工艺简单、安全可靠，与cmos工艺兼容；本申请的基于金属性插层的1s1r器件可应用于x-point交叉存储阵列中，为rram实现超高密度三维存储阵列提供了技术支撑，在工业和学术上都有很高的价值，应用前景十分广阔。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的基于金属性插层的1s1r器件的结构示意图；

图2为本发明实施例1制备得到的基于金属性插层的1s1r器件的fib-sem示意图；

图3为本发明的实施例1制备得到的基于金属性插层的1s1r器件的forming过程的i-v曲线图；

图4为本发明的实施例1制备得到的基于金属性插层的1s1r器件的i-v曲线图；

图5为本发明的实施例1制备得到的基于金属性插层的1s1r器件1/2读取法则下的阻态分布图；

图6为本发明的实施例1制备得到的基于金属性插层的1s1r器件的相关电压盒子分布图；

图7为本发明的实施例1制备得到的基于金属性插层的1s1r器件的相关电压统计分布图；

图8为本发明的实施例2制备得到的基于金属性插层的1s1r器件的i-v曲线图；

图9为本发明的实施例3制备得到的基于金属性插层的1s1r器件的i-v曲线图；

图10为本发明的实施例4制备得到的基于金属性插层的1s1r器件的i-v曲线图；

图11为对比例1制备得到的选通管器件的i-v曲线图；

图12为对比例2制备得到的rram器件的i-v曲线图。

具体实施方式

下面将结合本发明实施方式，对本发明实施方式中的技术方案进行清楚、完整的描述，显然，所描述的实施方式仅仅是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。

如图1所示，本发明提供了一种基于金属性插层的1s1r器件，包括：

底电极1；

转换层2，位于底电极1一侧表面；

金属性插层3，位于转换层2远离底电极1一侧表面；

阻变层4，位于金属性插层3远离底电极1一侧表面；

顶电极5，位于阻变层远离所述底电极一侧表面；

其中，金属性插层3的材料为ti薄膜、ito薄膜和tin薄膜中的一种。

需要说明的是，本申请实施例中的基于金属性插层的1s1r器件，由下到上依次包括底电极1、转换层2、金属性插层3、阻变层4和顶电极5，其中，金属性插层3的材料为ti薄膜、ito薄膜和tin薄膜中的一种；本申请通过在1s1r器件中引入金属性插层3，使得选通管单元和阻变存储器单元的氧空位在工作过程中互相不干扰，保证了两个单元的独立正常工作，增强了其稳定性，与现有技术相比，具有十分稳定的set电压、reset电压、阈值电压和保持电压等相关电压，较为明显的存储窗口比和选通比，能够有效地减小漏电流，抗串扰能力强。

具体的，本申请实施例中，阻变层4的材料为氮化硅(sinox)、氧化硅(siox)、氧化镍(niox)、氧化铪(hfox)和氧化钛(tiox)薄膜材料中的一种。本申请采用电学性质非常稳定的氮化硅、氧化硅、氧化镍、氧化铪、氧化钛等存储薄膜作为阻变层，基于这些材料的阻变存储器拥有稳定的性能，从而使制得的1s1r器件也具有稳定的电学性能、稳定的set、reset等相关电压以及稳定且明显的存储窗口比，在直流耐受性测试中表现出较强的稳定性。

具体的，本申请实施例中，转换层2的材料为氧化铌(nbox)，底电极1的材料为ti、pt、w或tin中的一种；顶电极5的材料为pt或ti中的一种。本申请采用氧化铌作为转换层材料，该材料性能稳定，氧化铌转换层作为选通管，基于该材料的选通管拥有稳定的阈值、保持电压以及明显的选通比等特点，引入该材料使本申请制得的1s1r器件具有较明显的选通比、较快的开关速度以及稳定的阈值、保持等相关电压。

具体的，本申请实施例中，底电极1的厚度为150～200nm，转换层2的厚度为40～80nm，金属性插层3的厚度为10～20nm，阻变层4的厚度为40～80nm，顶电极5的厚度为60～100nm。

具体的，本申请实施例中，顶电极5的形状为矩形或圆形，矩形的边长为50～1000μm，圆形的直径为50～1000μm，实际中，顶电极5可阵列排布在阻变层4上。

基于同一发明构思，本申请还提供了一种基于金属性插层的1s1r器件的制备方法，包括以下步骤：

s1、提供底电极；

s2、在底电极表面制备转换层；

s3、在转换层远离底电极一侧的表面制备金属性插层；

s4、在金属性插层远离底电极一侧的表面制备阻变层；

s5、在阻变层远离所述底电极一侧的表面制备顶电极；

其中，金属性插层的材料为ti薄膜、ito薄膜和tin薄膜中的一种。

s3中金属性插层的制备方法具体为：在磁控溅射设备上安装钛、氧化铟锡或者氮化钛为靶材，室温下控制磁控溅射设备真空室内的系统压强在通入氩气后为4.1×10^-1pa，控制溅射功率为40～60w，在转换层表面沉积制备得到钛、氧化铟锡或氮化钛薄膜即得金属性插层，溅射沉积时间为300～600s。显然实际中，除了磁控溅射法，还可以采用化学气相沉积和其他物理气相沉积。

s4中阻变层的材料为氮化硅、氧化硅、氧化镍、氧化铪和氧化钛中的一种，s4中阻变层的制备方法具体为：在磁控溅射设备上安装氮化硅、氧化硅、氧化镍、氧化铪和氧化钛靶材中的一种，室温下控制磁控溅射设备真空室内的系统压强在通入氩气后为4.1×10^-1pa，控制溅射功率为40～60w，在金属性插层表面沉积制备得到氮化硅、氧化硅、氧化镍、氧化铪或氧化钛薄膜即得阻变层，溅射沉积时间为1200～2400s。显然实际中，除了磁控溅射法，还可以采用化学气相沉积和其他物理气相沉积。

s2中转换层的材料为氧化铌，s2中转换层的制备方法具体为：在磁控溅射设备上安装五氧化二铌靶材，室温下控制磁控溅射设备真空室内的系统压强在通入氩气后为4.1×10^-1pa，控制溅射功率为40～60w，在底电极表面沉积制备得到氧化铌薄膜即得转换层，溅射沉积时间为1200～2400s。显然实际中，除了磁控溅射法，还可以采用化学气相沉积和其他物理气相沉积。

s5中顶电极的材料为ti，顶电极的制备方法具体为：在磁控溅射设备上安装钛靶材，室温下控制磁控溅射设备真空室内的系统压强在通入氩气后为4.1×10^-1pa，控制溅射功率为40～60w，在阻变层表面沉积制备得到钛薄膜即得顶电极，溅射沉积时间为1200～2400s。显然实际中，除了磁控溅射法，还可以采用化学气相沉积和其他物理气相沉积。

以下进一步以具体实施例说明书本申请的1s1r器件及其制备方法。

实施例1

本实施例提供了一种基于金属性插层的1s1r器件，包括底电极1、转换层2、金属性插层3、阻变层4和顶电极5；其中，底电极1的材料为pt，厚度约为200nm；转换层2的材料为氧化铌(nbox)薄膜，厚度约为47nm；金属性插层3的材料为ti薄膜，厚度约为18nm；阻变层4的材料为氮化硅(sinox)薄膜，厚度约为42nm；顶电极5的材料为ti薄膜，厚度约为60nm，顶电极5的形状为圆形，直径为300μm。

上述1s1r器件的制备方法为：

s1、对带有pt底电极的载膜基材表面进行预处理，预处理方法为：依次使用丙酮、乙醇、去离子水在超声仪中超声清洗30min，之后取出并利用高压气体使其干燥；本申请中带有pt底电极的载膜基材购买自合肥科晶公司，具体的，在si片上依次沉积500nm厚的sio2、50nm厚的ti和200nm厚的pt；实际中载膜基材还可采用tin基底(在si片上依次沉积500nm厚的sio2、50nm厚的ti和200nm厚的tin)、w基底(在si片上依次沉积500nm厚的sio2、100nm厚的w)和ti基底(在si片上依次沉积500nm厚的sio2、100nm厚的ti)等；

s2、在磁控溅射设备上安装五氧化二铌靶材，室温下控制磁控溅射设备真空室内的系统压强在通入氩气后为4.1×10^-1pa，控制溅射功率为40w，在底电极表面沉积制备得到氧化铌薄膜即得转换层，溅射沉积时间为1800s；

s3、在磁控溅射设备上安装钛靶材，室温下控制磁控溅射设备真空室内的系统压强在通入氩气后为4.1×10^-1pa，控制溅射功率为40w，在转换层表面沉积制备得到钛薄膜即得金属性插层，溅射沉积时间为300s；

s4、在磁控溅射设备上安装氮化硅靶材中的一种，室温下控制磁控溅射设备真空室内的系统压强在通入氩气后为4.1×10^-1pa，控制溅射功率为40w，在金属性插层表面沉积制备得到氮化硅薄膜即得阻变层，溅射沉积时间为2400s；

s5、在磁控溅射设备上安装钛靶材，室温下控制磁控溅射设备真空室内的系统压强在通入氩气后为4.1×10^-1pa，控制溅射功率为40w，在阻变层表面沉积制备得到钛薄膜即得顶电极，溅射沉积时间为1800s。

实施例2

本实施例的1s1r器件结构和制备方法均同实施例1，区别仅在于，本实施例中的制备阻变层的步骤当中，在磁控溅射设备上安装的是二氧化硅靶材，其他参数均与实施例1相同。

实施例3

本实施例的1s1r器件结构和制备方法均同实施例1，区别仅在于，本实施例中的制备金属性插层的步骤当中，在磁控溅射设备上安装的是氮化钛靶材，其他参数均与实施例1相同。

实施例4

本实施例的1s1r器件结构和制备方法均同实施例1，区别仅在于，本实施例中的制备阻变层步骤当中，在磁控溅射设备上安装的是二氧化硅靶材，在制备金属性插层的步骤中，在磁控溅射设备中安装的是氧化铟锡靶材，其他参数均与实施例1相同。

对比例1

本对比例的选通管器件结构和制备方法均同实施例1，区别仅在于，本对比例的1s1r器件结构中不含金属性插层和阻变层，即，本对比例的1s1r器件从下至上依次仅包括底电极层、转换层和顶电极层，其他参数均与实施例1相同。

对比例2

本对比例的rram器件结构和制备方法均同实施例1，区别仅在于，本对比例的1s1r器件结构中不含金属性插层和转换层，即，本对比例的1s1r器件从下至上依次仅包括底电极层、阻变层和顶电极层，其他参数均与实施例1相同。

性能测试

使用蔡司crossbeam540聚焦离子束双束系统拍摄实施例1中制备得到的1s1r器件的fib-sem截面图像，结果如图2所示。

分别将实施例1、2和3中制得的1s1r器件和对比例1、2中制得的1s1r器件进行i-v测试，测试是在安捷伦b1500a半导体参数分析仪测试平台上进行的，这里主要对实施例1中1s1r器件进行详细地说明。

利用两根探针分别接触实施例1中1s1r器件的顶电极和底电极，其中接触顶电极的一端为正电压；首先是forming过程，利用安捷伦b1500a测试软件设置一个较大的正向扫描电压(8v,5ma限流)激活器件，使其软击穿形成导电通道，如图3所示；随后负向用一个小电压(-1.5v,100ma限流)，使导电通道断裂回到高阻态；然后利用安捷伦b1500a测试软件设定-1.5v～+1.5v的扫描电压，扫描电压工作一个循环分为四部分，先从0v扫描到+1.5v，再从+1.5v扫描到0v，这两个部分设置限流为2.5ma；然后从0v扫描到-1.5v，最后从-1.5v扫描到0v，这两个部分不限流即限流为100ma。即完成一个循环，每一部分扫描步数为101，即电压从0v扫描到+1.5v时电流取101个读取点，其i-v循环测试图如图4所示。其在读取电压为-1.2v时并在1/2读取规则下的阻态分布图如图5所示，其vset、vreset等相关电压分布图如图6～7所示。图7中横坐标每个电压对应一个盒子，盒子的值均表现出集中，体现出各个操作电压离散性很小、十分稳定。

需要说明的是，1/2读取规则具体可参考文献kim,etal.numericalstudyofreadschemeinone-selectorone-resistorcrossbararray[j].solidstateelectronics,2015.doi:10.1016/j.sse.2015.08.001。以单层的十字交叉阵列为例，1/2读取规则即所有未选择字线和位线上的电压设置为读取电压的一半(1/2vread)，而选择单元的字线接地，位线电压设置为读取电压(vread)。在1/2读取格则中，所有未选择的字线和位线偏置为读取电压的一半(1/2vread)，并且大部分泄漏电流源自所选字线和位线中的半选择单元，当1s1r器件性能越好，漏电流越小。

图8为基于实施例2制得的1s1r器件的i-v循环测试结果图；图9为基于实施例3制得的1s1r器件的i-v循环测试结果图；图10为基于实施例4制得的1s1r器件的i-v循环测试结果图；图11为对比例1制得的选通管器件的i-v循环测试结果图；图12为对比例2制得的rram器件的i-v循环测试结果图。

通过图9、图11和图12的i-v曲线可以看出，rram器件通过金属tin层与氧化铌选通管集成后，选通管起到了明显的开关作用，而金属tin层起到作为中间电极以及分隔两功能层使各自正常工作的作用，可以看出当电压小于正向保持电压选通管关闭，整个器件又转变到高阻态，起到抑制漏电流的效果。

以上所述仅为本发明的较佳实施方式而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。