集成电路器件及其形成方法与流程

1.本发明的实施例涉及集成电路器件及其形成方法。


背景技术：

2.半导体集成电路(ic)行业经历了指数式增长。ic材料和设计的技术进步已生产出几代ic，其中每一代都比前一代更小且更复杂。在ic发展的过程中，功能密度(即，每个芯片区互连器件的数量)已普遍增加，而几何尺寸(即，可使用制造工艺制造的最小部件(或线路))则已减小。这种按比例缩小工艺一般通过提高生产效率和降低相关成本带来效益。这种按比例缩小也增加了加工和制造ic的复杂度。
3.例如，随着晶体管的栅极尺寸持续地在每个技术节点都变得按比例缩小，栅极泄漏会成为问题。栅极泄漏是不期望的，因为它会使诸如速度和/或功耗这样的器件性能下降。常规的半导体制造方法尚未为该问题设计出令人满意的解决方案。因此，尽管常规的制造半导体器件的方法通常已足够，但它们并不是在所有方面都令人满意。


技术实现要素：

4.根据本发明实施例的一个方面，提供了一种集成电路器件，包括：衬底；第一栅极介电层，设置在衬底上方，其中，第一栅极介电层具有第一材料组分；以及第二栅极介电层，设置在第一栅极介电层上方，其中，第二栅极介电层具有第二材料组分；其中：第一材料组分不同于第二材料组分；以及第一材料组分和第二材料组分各自具有比氧化硅的介电常数大的介电常数。
5.根据本发明实施例的另一个方面，提供了一种集成电路器件，包括：源极区和漏极区，设置在衬底中；沟道区，设置在源极区和漏极区之间；以及栅极结构，设置在沟道区上方，其中，栅极结构包括栅极介电组件和含金属的栅电极组件；其中：栅极介电元件包括多个不同的介电层，介电层各自具有比氧化硅的介电常数大的介电常数；以及不同的介电层具有彼此不同的介电常数。
6.根据本发明实施例的又一个方面，提供了一种形成集成电路的方法，包括：在衬底的沟道区上方形成界面层；使用第一原子层沉积工艺，在界面层上方沉积作为栅极电介质的第一部分的第一类型的介电材料，其中，第一类型的介电材料具有比氧化硅的介电常数大的第一介电常数使用第二原子层沉积工艺，在第一类型的介电材料上方沉积作为栅极电介质的第二部分的第二类型的介电材料，其中，第二类型的介电材料具有比第一介电常数大的第二介电常数；以及在第二类型的介电材料上方形成含金属的栅电极。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
8.图1a是根据本发明的各个方面的ic器件的立体图。
9.图1b是根据本发明的各个方面的ic器件的平面顶视图。
10.图2至图13是根据本发明的各个方面的处于各种制造阶段的ic器件的截面图。
11.图14是根据本发明的各个方面的ic器件的一部分的截面图以及指示ic器件旁边的材料浓度级别的图线。
12.图15至图16是根据本发明的各个方面的处于制造阶段的ic器件的截面图。
13.图17是根据本发明的各个方面的ic器件的一部分的截面图以及指示ic器件旁边的材料浓度级别的图线。
14.图18是根据本发明的各个方面的sram电路单元的示意图。
15.图19是根据本发明的各个方面的半导体制造系统的框图。
16.图20是根据本发明的各个方面的制造半导体器件的方法的流程图。
17.图21是根据美国专利第9,887,269号公开的一个或多个方面提供的并且在栅极下方包括隔离区的制造多栅极器件或部分的方法的流程图。
具体实施方式
18.以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
19.而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括器件在使用或操作中的不同方位。更进一步，当用“约”、“近似”等描述数或数的范围时，该术语旨在涵盖在包括所描述的数的合理范围内(诸如，在所描述的数或其它值的+/
‑
10％内)的数，如本领域的技术人员所理解的。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
20.本发明总体上涉及半导体器件，并且更具体地，涉及诸如平面fet或三维鳍线fet(finfet)这样的场效应晶体管(fet)。本发明的一方面涉及形成多层高k栅极电介质。在这方面，常规的金属氧化物半导体场效应晶体管(mosfet)包括源极元件、漏极组件、位于源极元件和漏极元件之间的沟道元件以及位于沟道元件上方的栅极元件。栅极元件可以包括栅极电介质和栅电极。栅极电介质用作电绝缘焊盘。可以通过减小栅极电介质的厚度来改善晶体管性能。
21.然而，因为栅极电介质的厚度随着按比例缩小工艺的继续而变薄，所以晶体管会遭遇可以被称为栅极泄漏的电流泄漏和过量热。栅极泄漏会造成诸如功耗过大、可靠性更差和/或器件性能下降这样的问题。最近使用高k材料来实现栅极电介质已使栅极电介质能够显著更厚，同时实现了与薄得多的常规氧化硅栅极电介质相同的整个栅极结构的等效电容等效厚度(cet)。在这方面，相对于等效氧化物厚度(eot)，使用高k栅极电介质可以是有
益的。在这方面，等效氧化物厚度是通常以纳米(nm)给出的距离，该距离指示氧化硅膜为了产生与正使用的高k材料相同的效果将需要有多厚。具有较大介电常数的材料使得在保持快速晶体管切换的同时能够使用较厚的膜(仍具有低等效氧化物厚度)。如此，高k介电材料已成为用于实现晶体管的栅极电介质的良好候选。遗憾的是，高k介电材料也具有较低的带隙，较低的带隙与较高的栅极泄漏关联。随着半导体技术节点发展到7纳米代或更小，以上讨论的这些问题变得更严重。
22.为了克服以上讨论的问题，本发明形成了一种栅极结构，该栅极结构包括不仅仅一个栅极介电层，还包括具有不同材料组分的多个不同的栅极介电层。在双层栅极电介质实施例中，栅极电介质包括被实现为更靠近晶体管的沟道的底部栅极介电层以及位于底部栅极介电层的顶部上的顶部栅极介电层。底部栅极介电层和顶部栅极介电层具有彼此不同的属性和/或物理特性。例如，顶部栅极介电层可以具有比底部栅极介电层更大的介电常数(尽管它们二者具有高k材料组分)，以便确保栅极结构的整体介电常数仍然足够高，使得可以保持低的等效氧化物厚度。顶部栅极介电层还具有比底部栅极介电层少的陷阱，这可以导致更低的噪声水平和更快的速度。同时，底部栅极介电层具有被配置为用与设置在诸如界面氧化物层这样的栅极结构下方的层实现更好的界面(或更好的集成)的材料组分。顶部栅极介电层和底部栅极介电层的厚度和材料组成被配置为使得可以为栅极结构获得所期望的高k介电值以增加速度，而没有引起太多的栅极泄漏。
23.在三层栅极电介质实施例中，栅极电介质包括能够与下面的界面层形成良好界面的底部栅极介电层(例如，类似于双层栅极电介质方案的底层)、能够实现高介电常数和/或较少陷阱的中间层(例如，类似于双层栅极电介质方案的顶层)以及能够与上面的金属栅电极形成良好界面和/或能够有助于调谐阈值电压的顶层。以下，参照图1至图20讨论栅极结构的细节。
24.图1a和图1b分别图示了集成电路(ic)器件90的一部分的三维立体图和俯视图。ic器件90可以是在ic加工过程中的中间器件或其一部分，可包括静态随机存取存储器(sram)和/或逻辑电路、诸如电阻器、电容器和电感器这样的无源元件以及诸如p型fet(pfet)、n型fet(nfet)、finfet、金属氧化物半导体场效应晶体管(mosfet)、互补金属氧化物半导体(cmos)晶体管、双极晶体管、高电压晶体管、高频晶体管和/或其它存储单元这样的有源元件。除非另有要求，否则本发明不限于任何特定数量的器件或器件区域或任何特定器件配置。例如，尽管所图示的ic器件90是三维finfet器件，但本发明的构思也可以应用于平面fet器件。
25.参照图1a，ic器件90包括衬底110。衬底110可以包括诸如硅、锗和/或其他合适材料这样的基本(单元素)半导体；诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟和/或其他合适材料这样的化合物半导体；诸如sige、gaasp、alinas、algaas、gainas、gainp、gainasp和/或其他合适材料这样的合金半导体。衬底110可以是具有均匀组分的单层材料。可选地，衬底110可以包括具有适于ic器件制造的相似或不同组分的多个材料层。在一个示例中，衬底110可以是绝缘体上硅(soi)衬底，其具有形成在氧化硅层上的半导体硅层。在另一示例中，衬底110可以包括导电层、半导体层、介电层、其他层或其组合。可在衬底110中或衬底110上形成诸如源极/漏极区域这样的各种掺杂区。取决于设计要求，掺杂区可以掺杂有诸如磷或砷这样的n型掺杂剂和/或诸如硼这样的p型掺杂物。掺杂区可以以p阱结构、n阱
结构、双阱结构或使用凸起的结构直接在衬底110上形成。可以通过注入掺杂物原子、原位掺杂的外延生长和/或其他合适技术来形成掺杂区。
26.在衬底110上形成三维有源区域120。有源区域120是向上突出到衬底110之外的细长鳍状结构。如此，有源区120在下文中可互换地被称为鳍结构120。可以使用合适的工艺(包含光刻和蚀刻工艺)来制造鳍结构120。光刻工艺可以包括形成覆盖衬底110的光刻胶层，从而将待成为图案的光刻胶曝光，执行曝光后烘烤工艺，并且将光刻胶显影，以形成包括光刻胶的屏蔽元件(未示出)。然后，使用屏蔽元件在衬底110中蚀刻出凹槽，从而在衬底110上留下鳍结构120。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(rie)和/或其它合适的工艺。在一些实施例中，鳍结构120可以通过双图案化或多图案化工艺形成。通常，双图案化或多图案化工艺将光刻工艺与自对准工艺相结合，以使得能够形成具有例如比原本使用单个直接光刻工艺可获得的间距小的间距的图案。作为示例，可在衬底上方形成层并且使用光刻工艺将其图案化。使用自对准工艺在图案层旁边形成间隔件。然后，去除该层，然后可以使用其余的间隔件或心轴来图案化鳍结构120。
27.ic器件90还包括形成在鳍结构120上方的源极/漏极部件122。源极/漏极部件122可以包括在鳍结构120上外延生长的外延层。
28.ic器件90还包括形成在衬底110上方的隔离结构130。隔离结构130电分离ic器件90的各个元件。隔离结构130可以包含氧化硅、氮化硅、氮氧化硅、掺杂氟硅酸盐玻璃(fsg)、低k介电材料，和/或其它合适的材料。在一些实施例中，隔离结构130可以包括浅槽隔离(sti)部件。在一个实施例中，通过在形成鳍结构120期间在衬底110中蚀刻出沟槽来形成隔离结构130。然后，可以用上述隔离材料填充沟槽，之后进行化学机械平坦化(cmp)工艺。诸如场氧化物、硅的局部氧化(locos)和/或其它合适结构这样的其它隔离结构也可以被实现为隔离结构130。可选地，隔离结构130可以包括例如具有一个或多个热氧化物衬垫层的多层结构。
29.ic器件90还包括栅极结构140，栅极结构140形成在每个鳍结构120的沟道区域中的三侧上方并与其接合。在一些实施例中，栅极结构140可以是包含高k栅极电介质和金属栅电极的hkmg结构，其中，hkmg结构是通过取代伪栅极结构形成的。尽管在此未描绘，但栅极结构140可以包括诸如在鳍结构120上方的界面层、保护层、其他合适层或其组合这样的附加的材料层。
30.参照图1b，多个鳍结构120沿着x方向纵向定向，并且多个栅极结构140沿着y方向纵向(即，大致垂直于鳍结构120地)定向。在许多实施例中，ic器件90包括诸如沿着栅极结构40的侧壁设置的栅极间隔件、设置在栅极结构40上方的硬掩模层以及众多其他部件这样的附加的特征。出于简单的目的，在一个实施例中参照与图2至图15对应的截面图描述了本发明的加工步骤，其中，ic器件90的截面是沿着图1a至图1b图示的虚线a
‑
a’和b
‑
b’截取的。具体地，沿着虚线a
‑
a'截取的截面图对应于剖切的xz截面(例如，由图1a的x方向和z方向限定的平面)，并且沿着虚线b
‑
b'截取的截面图对应于剖切的yz截面(例如，由图1a的y方向和z方向限定的平面)。
31.现在参照图2至图3，该制造阶段中的ic器件90包括以上讨论的衬底110。伪栅极结构40在与由x方向和y方向限定的水平面正交的z方向上形成在衬底110上方。伪栅极结构40各自插入源极区域和漏极区域(例如，包含源极/漏极部件122的源极/漏极区域)，其中，在
衬底110中的源极区域和漏极区域之间限定沟道区。伪栅极结构40接合沟道区，使得电流可以在操作期间在源极/漏极区域之间流动。在一些实现方式中，伪栅极结构40形成在鳍结构(例如，图1a至图1b的鳍结构120)上方，使得伪栅极结构40各自包裹鳍结构120的一部分。例如，伪栅极结构40包裹鳍结构120的沟道区，由此插入鳍结构120的源极区域和漏极区域。
32.伪栅极结构40可以各自包括伪栅极电介质和形成在伪栅极电介质上方的伪栅电极。在一些实施例中，伪栅极电介质可以包括氧化硅(sio2)，并且伪栅电极可以包括多晶硅。如图3的y
‑
z截面图中所示，每个伪栅极结构40可以至少部分地包裹在多个鳍结构120上。
33.仍然参照图2，源极/漏极部件122形成在衬底110的源极/漏极区域中。在一些实施例中，可以使用外延工艺来形成源极/漏极部件122。例如，在衬底110上外延生长半导体材料，由此将源极/漏极部件122形成为外延生长的结构。在所描绘的实施例中，伪栅极结构40插入相应的源极/漏极部件122，并且在相应的伪栅极结构40下方的相应的外延源极/漏极部件122之间的衬底110中限定相应的沟道区。因此，ic器件90可以被配置为包括晶体管，这些晶体管包括随后将形成的用于取代伪栅极结构40的栅极结构及其对应的源极/漏极部件122和沟道区。在一些实现方式中，伪栅极结构40各自包裹在鳍结构(例如，图1a至图1b的鳍结构120)的源极/漏极区域上，从衬底10延伸，使得晶体管被配置为finfet。
34.外延工艺可以实现cvd沉积技术(例如，气相外延(vpe)、超高真空cvd(uhv
‑
cvd)、lpcvd和/或pecvd)、分子束外延、其他合适的seg工艺或其组合。外延工艺可以使用与衬底110的组分相互作用的气态和/或液体前体。源极/漏极部件122掺杂有n型掺杂物和/或p型掺杂物。在一些实现方式中，在晶体管被配置为n型器件的情况下，源极/漏极部件122可以是掺杂有磷、其他n型掺杂剂或其组合的含硅外延层或含硅
‑
碳外延层(例如，形成si:p外延层或si:c:p外延层)。在一些实现方式中，在晶体管被配置为p型器件的情况下，源极/漏极部件122可以是掺杂有硼、其他p型掺杂物或其组合的含硅和锗的外延层(例如，形成si:ge:b外延层)。在一些实现方式中，源极/漏极部件122包括在沟道区中实现所期望的拉应力和/或压应力的材料和/或掺杂物。在一些实现方式中，在沉积期间，通过将杂质添加到外延工艺的源材料中来掺杂源极/漏极部件122。在一些实现方式中，在沉积工艺之后，通过离子注入工艺来掺杂源极/漏极部件122。在一些实现方式中，执行退火工艺，以激活源极/漏极部件122和/或ic器件90的其他源极/漏极区域中的掺杂物。
35.如图3中所示，隔离结构130也可以形成在衬底110的上方和/或里面，以隔离ic器件90的各个区域。例如，隔离结构130可以限定有源器件区域和/或无源器件区域并将它们彼此电隔离。在一些实现方式中，隔离结构130可以被配置为将晶体管(对应于将被形成以取代伪栅极结构40和/或源极/漏极部件122)与ic器件90的其它晶体管、器件，和/或区域隔离。隔离结构130包含诸如氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包含硅、氧、氮、碳和/或其他合适的隔离构成)或其组合这样的隔离材料。隔离结构130可以包括诸如浅槽隔离(sti)结构、深槽隔离(dti)结构和/或硅的局部氧化(locos)结构这样的不同结构。
36.在一些实现方式中，可以通过在衬底110中蚀刻出沟槽(例如，通过使用干蚀刻工艺和/或湿蚀刻工艺)并且用绝缘体材料填充沟槽(例如，通过使用化学气相沉积工艺或玻璃上旋涂工艺)来形成sti结构(作为隔离结构130的示例)。可以执行化学机械抛光(cmp)，
以除去过量的绝缘体材料和/或将sti结构的顶表面平坦化。在一些实现方式中，可以通过在形成鳍之后在衬底110上方沉积绝缘体材料使得绝缘体材料层填充鳍结构之间的间隙(构造)并接着对绝缘体材料层进行回蚀来形成sti结构。在一些实现方式中，隔离结构130可以包括诸如设置在衬垫介电层上方的体介电层这样的填充沟槽的多层结构，其中，体介电层和衬垫介电层包含取决于设计要求的材料(例如，包含设置在包含热氧化物的衬垫介电层上方的氮化硅的体介电层)。在一些实现方式中，隔离结构130可以包括设置在掺杂衬垫层(包括例如硼硅酸盐玻璃或磷硅酸盐玻璃)上方的介电层。
37.如图2中所示，可以与栅极结构40相邻地，例如，在栅极结构40的x方向上的侧壁上，形成栅极间隔件230。栅极间隔件230可以通过沉积介电材料并且图案化介电材料来形成。所沉积的介电材料可以包括硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氧氮化硅或碳化硅)。例如，在所描绘的实施例中，可以在衬底110上方沉积包含硅和氮的诸如氮化硅层这样的介电层，并且随后进行各向异性地蚀刻，以形成栅极间隔件230。
38.尽管出于简化原因在本文中未具体图示，但在一些实施例中，栅极隔离件230可以包括多层结构。例如，栅极间隔件230可以各自包括包含氮化硅的第一介电层和包含氧化硅的第二介电层。在一些实现方式中，栅极间隔件230可以包括与栅极结构40相邻形成的诸如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件和/或主间隔件这样的不止一组间隔件。在这样的实现方式中，各个组的间隔件可以包含具有不同蚀刻速率的材料。例如，可以在衬底110上方沉积包含硅和氧的第一介电层，随后进行各向异性地蚀刻，以形成与栅极堆叠件相邻的第一间隔件组，并且可以在衬底110上方沉积包含硅和氮的第二介电层，随后进行各向异性地蚀刻，以形成与第一间隔件组相邻的第二间隔件组。可以执行注入、扩散和/或退火工艺，以在形成栅极间隔件230之前和/或之后在源极/漏极(s/d)区域122中形成轻掺杂的源极和漏极(ldd)部件和/或重掺杂的源极和漏极(hdd)部件。
39.层间介电(ild)层250在z方向上设置在衬底110和栅极结构40上方，并且在横向地例如在x方向上包围伪栅极结构40。在一些实施例中，ild层250可以包含介电材料，例如，氧化硅、氮化硅、氧氮化硅、teos形成的氧化物、psg、bpsg、低k介电材料、其他合适的介电材料或其组合。示例性的低k介电材料包括fsg、掺杂碳的氧化硅、(加利福尼亚州圣克拉拉的应用材料公司(applied materials))、xerogel、气凝胶(aerogel)、无定形氟化碳、聚对二甲苯、bcb、silk(密歇根州米德兰的陶氏化学公司(dow chemical))、聚酰亚胺、其他低k介电材料或其组合。在一些实现方式中，ild层250可以包括具有多种介电材料的多层结构。可以通过沉积工艺(诸如，cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、其他合适的方法或其组合)在衬底110上方形成ild层250。在一些实现方式中，通过可流动cvd(fcvd)工艺形成ild层250，该fcvd工艺包括例如在衬底110上方沉积可流动材料(诸如，液体化合物)并且通过诸如热退火和/或紫外线辐射处理这样的合适技术将可流动材料转换成固体材料。既沉积ild层250之后，可以执行一个或多个cmp工艺和/或其他平坦化工艺，使得ild层250具有基本上平坦的上表面。
40.现在参照图4和图5，对ic器件90执行一个或多个蚀刻工艺270，以除去伪栅极结构40。一个或多个蚀刻工艺270可以包括湿蚀刻工艺或干蚀刻工艺，并且它们可以在伪栅极结构40的材料和ic器件90的材料的其余部分(诸如，ild层250、栅极间隔件230和鳍结构120)之间有足够蚀刻选择性的情况下执行。换句话说，一个或多个蚀刻工艺270可能能够蚀刻掉
伪栅电极(例如，包含多晶硅)和伪栅电介质(例如，包含氧化硅)，而ild层250、栅极间隔件230和鳍结构120保持基本上完好。作为一个或多个蚀刻工艺270的执行结果，形成了取代被除去的伪栅极结构40的沟槽280(或凹槽)。例如，沟槽280可以暴露鳍结构120的上表面和栅极间隔件230的侧表面。
41.现在参照图6和图7，对ic器件90执行沉积工艺290，以在沟槽280中形成界面层300。沉积工艺290可以包括各种类型的cvd、pvd或ald工艺或其组合。界面层300形成在鳍结构120的被暴露表面上。界面层300的一些部分也形成在栅极隔离件230的侧表面和ild层250的上表面上。如此，界面层300的在沟槽280内部形成的部分可以具有u形。在一些实施例中，界面层300包含氧化硅。
42.现在参照图8和图9，对ic器件90执行沉积工艺310，以在界面层300上方形成栅极介电层350。沉积工艺290可以包括ald工艺。栅极介电层350包括高k介电材料。高k介电材料通常是指介电常数比氧化硅的介电常数(介电常数约为3.9或k≈3.9)的介电材料。在所图示的实施例中，栅极介电层350的高k介电材料是具有约22的介电常数的氧化铪(hfo2)。选择氧化铪作为栅极介电层350的材料组分至少部分是由于其与下面的界面层300形成良好界面的能力。换句话说，栅极介电层350的氧化铪材料组分使其能够与界面层300具有良好的集成度，使得界面基本上没有缺陷。另外，栅极介电层350的氧化铪材料组分具有比大多数其他类型的高k介电材料高的带隙。带隙表示将电子激发至其可以参与导电的导带中的状态所需的最小能量。如此，氧化铪材料组分使本文中的整体栅极介电结构能够实现合理高的介电常数(并因此有助于减小等效氧化物厚度)，而没有引起过量的栅极泄漏，因为随着带隙变低，栅极泄漏常常增加。
43.栅极介电层350被形成为具有厚度360。可以通过调谐沉积工艺310的工艺参数(例如，通过调整沉积工艺310的工艺持续时间)来灵活地配置厚度360的值。在一些实施例中，厚度360被配置为在约9埃和约14埃之间的范围内。如下面将更详细讨论的，厚度360的这样的范围不是随机选择的，而它被特定配置为优化ic器件90的性能。例如，厚度360的这样的值范围有助于优化栅极泄漏与有效栅极厚度之间的折衷。如果厚度360太高，则栅极的整体介电常数可能不够高，从而会使诸如速度这样的器件性能降低。如果厚度360太小，则整体栅极泄漏可能太高，因为要形成在栅极介电层350上方的栅极介电层将具有较高的介电常数(并因此具有较高的栅极泄漏)，如以下更详细讨论的。
44.现在参照图10和图11，对ic器件90执行沉积工艺380，以在栅极介电层350上方形成栅极介电层390。沉积工艺380可以包括另一ald工艺。在一些实施例中，沉积工艺380的ald工艺和沉积工艺290的ald工艺可以在同一沉积腔室内执行。栅极介电层390包含与栅极介电层350的高k介电材料不同的另一种类型的高k介电材料。换句话说，尽管栅极介电层350和栅极介电层390二者都可以是高k介电材料，但它们具有不同的高k材料组分。例如，栅极介电层390具有比栅极介电层350大的介电常数。这使栅极介电层390能够帮助整体地升高栅极电介质的整体介电常数，这将实现较低的等效氧化物厚度，而没有过度增加栅极电介质的整体厚度。利用较大的介电常数，ic器件90可以实现较快的速度。
45.作为另一示例，栅极介电层390具有比栅极介电层350少的陷阱。陷阱可以被视为缺陷。膜内的陷阱可以是由于膜的原子与原子键合的不完善而引起的。如果陷阱捕获离子充电器(例如，电子或空穴)，则这会对迁移率/速度、噪声和/或阈值电压有不利的电影响。
可以使用多种技术(例如，使用1/f噪声测量方法)来测量给定材料内的陷阱能级。可以使用这样的技术经由测量这样的层的陷阱能级来确认该层的材料组分。具有较低陷阱能级使栅极介电层390能够有助于减少由栅极结构引入的噪声，这进而有助于扩大电路设计窗口或缩小芯片面积。
46.然而，栅极介电层390的较高介电常数可以具有较低的带隙，如以上所讨论的，这可以造成栅极泄漏增加。因此，栅极介电层390不应该是栅极结构的唯一栅极介电层。替代地，栅极介电层390被与下面的栅极介电层350结合使用，以优化整体栅极介电结构的性能。换句话说，栅极介电层350和栅极介电层390是出于不同的目的或作用而选择或配置的。作为与界面层300直接物理接触(并且也更靠近晶体管的沟道区)的底层，更重要的是，栅极介电层350能够与其下面的界面层300和沟道区形成良好的界面或与其具有良好的集成度。相比之下，作为离界面层300和晶体管的沟道区更远的顶层，栅介电层390是否可以与界面层形成良好界面是较小的问题。替代地，更重要的是，栅极介电层350具有更大的介电常数(以便升高栅极介电结构的整体介电常数)。栅极介电层390的较少陷阱也有助于减少噪声，并且可以提高速度并扩大电路设计窗口。与栅极介电层390的较高介电常数关联的更大的栅极泄漏被与下面的栅极介电层350的较低介电常数(但仍大于氧化硅的介电常数)关联的较低栅极泄漏所抵消。
47.在一些实施例中，栅极介电层390不包含氧化铪，而是可以包含氧化锆(zro
x
)、氧化钛(tio2)、氧化镧(la2o3)或其组合。氧化锆具有约29的介电常数，氧化钛具有约80的介电常数，并且氧化镧具有约30的介电常数。换句话说，栅极介电层390的所有这些候选材料的介电常数都具有不仅大于氧化硅的介电常数而且大于氧化铪的介电常数的介电常数(约22)。同样，这样的高介电常数使栅极介电层390能够升高栅极介电结构的整体介电常数，由此使得能够实现较薄的等效氧化物厚度和较快的速度。
48.栅极介电层390被形成为具有厚度400。可以通过调谐沉积工艺380的工艺参数(例如，通过调谐沉积工艺380的工艺持续时间)来配置厚度400的值。根据本发明的实施例，栅极介电层350的厚度360显著大于栅极介电层390的厚度400。例如，在一些实施例中，厚度360在约9埃和约14埃之间的范围内，而厚度400在约2.5埃和约7埃之间的范围内。在一些实施例中，厚度360与厚度400的比率在约1.3:1和约5.6:1之间的范围内。在一些实施例中，厚度360与厚度400的比率在约2:1和约3.6:1之间的范围内。同样，厚度360和厚度400的这些范围及其比率不是随机选择的，而是被特定地配置为优化ic器件90的性能，以便优化ic器件90的速度和/或栅极泄漏。而没有牺牲有效栅极厚度。例如，如果栅极介电层350相对于栅极介电层390太厚，则栅极介电结构的整体介电常数可能大得不足以实现低的等效氧化物厚度，这意味着栅极结构可能不能够如期望地按比例缩小那么多。另一方面，如果栅极介电层350相对于栅极介电层390太薄，则栅极泄漏可以比所期望地大，和/或整体介电结构与界面层300之间的集成度会变差。以上讨论的范围确保了栅极介电结构仍可以与下面的层良好地集成，同时还能够实现足够的等效氧化物厚度，而不一定使栅极电介质较厚并且没有使栅极泄漏过度增加。
49.现在参照图12和图13，对ic器件90执行一个或多个沉积工艺420，以在栅极介电层390上方形成栅电极430。栅电极430包含金属，并且可以包括诸如一个或多个保护层、功函数层、胶/屏障层和/或金属填充(或体)层这样的多个层。保护层可以包含防止和/或消除栅
极介电层350和390与栅电极430的其他层之间的构成的扩散和/或反应的材料。在一些实现方式中，保护层包含金属和氮，诸如氮化钛(tin)、氮化钽(tan)、氮化钨(w2n)、氮化钛硅(tisin)、氮化钽硅(tasin)或其组合。功函数层包含诸如n型功函数材料和/或p型功函数材料这样的被调谐以具有所期望的功函数(诸如，n型功函数或p型功函数)的导电材料。p型功函数材料包括tin、tan、ru、mo、al、wn、zrsi2、mosi2、tasi2、nisi2、wn、其他的p型功函数材料或其组合。n型功函数材料包括ti、al、ag、mn、zr、tial、tialc、tac、tacn、tasin、taal、taalc、tialn、其它n型功函数材料或其组合。胶/屏障层可以包含诸如功函数层和金属填充层这样的促进相邻层之间粘合的材料和/或诸如功函数层和金属填充层这样的阻挡和/或减少栅极层之间的扩散的材料。例如，胶/屏障层包含金属(例如，w、al、ta、ti、ni、cu、co、其它合适的金属或其组合)、金属氧化物、金属氮化物(例如，tin)或其组合。金属填充层用作栅电极430的主要导电部分，并且可以包含诸如al、w和/或cu这样的合适导电材料。为了简明起见，本文中未详细图示栅电极430的各个层。
50.在已经沉积了栅电极430的所有层之后，可以对ic器件90执行诸如化学机械抛光(cmp)工艺这样的平坦化工艺。平坦化工艺可以除去界面层300、栅极介电层350、栅极介电层390和栅电极430的在沟槽280外部的多余部分，直到界面层300、栅极介电层350、栅极介电层390和栅电极430的其余部分具有与ild层250基本上共面(例如，水平平坦)的上表面。在该制造阶段中，形成包括界面层300、栅极介电层350、栅极介电层390和填充沟槽280的栅电极430的其余部分的hkmg结构。
51.应当理解，可以执行附加的步骤以完成ic器件90的制造。例如，可以形成多层互连(mli)结构。mli结构将ic器件90的各种器件(例如，晶体管、电阻器、电容器和/或电感器)和/或元件(例如，栅极结构和/或源极/漏极部件)电耦合在一起，使得各种器件和/或元件按ic器件90的设计要求所指定地操作。mli结构可以包括被配置为形成各种互连结构的介电层和导电层(例如，金属线、通孔和接触件)的组合。导电层被配置为形成诸如接触件和/或通孔这样的垂直互连部件(提供例如部件之间的垂直连接和/或垂直电布线)和/或诸如导电线这样的水平互连部件(提供例如水平电布线)。垂直互连部件通常在mli结构的不同层(或不同平面)中连接水平互连部件。在操作期间，mli结构将信号在ic器件90的器件和/或元件之间路由和/或将信号(例如，时钟信号、电压信号和/或地信号)分配给ic器件90的器件和/或元件。
52.图14图示了ic器件90的一部分以及在ic器件90的这部分旁边显示的图线500。在这方面，所展示的ic器件90的一部分包括鳍结构120、界面层300、栅极介电层350、栅极介电层390和栅电极430的一部分。图14中示出的ic器件90的一部分也可以对应于ic器件90的截面图，例如，x
‑
z截面图或y
‑
z截面图。
53.同时，图线500包括作为其水平轴的h轴和作为其垂直轴的z轴。z轴对应于ic器件90的同一z轴(或z方向)。换句话说，图线500中的z轴上的上下移动对应于ic器件90的上下垂直移动(例如，进出不同的层)。h轴表示材料的浓度水平。沿着h轴向“左”的移动意味着材料的浓度水平增大，并且沿着h轴向“右”的移动意味着材料的浓度水平减小。
54.图线500包括曲线510和曲线520。曲线510表示随着栅极介电层350沿着z轴的位置的变化而变化的栅极介电层350的材料的浓度水平，并且曲线520表示随着栅极介电层390沿着z轴的位置的变化而变化的栅极介电层390的材料的浓度水平。例如，在其中栅极介电
层350具有氧化铪材料组分并且栅极介电层390具有氧化锆材料组分(例如，仅仅作为层390的非限制示例材料)的实施例中，曲线510表示氧化铪的浓度水平如何随着ic器件90内的垂直位置的变化(即，沿着z轴上下)而变化，并且曲线520表示氧化锆的浓度水平如何随着ic器件90内的垂直位置的变化(即，沿着z轴上下)而变化。应该理解，沿着图线500的z轴的垂直位置与图14中的ic器件90的沿着z轴的垂直位置匹配。还要注意，用于层350和390的氧化铪组分和氧化锆组分仅是非限制示例，并且在可选择的实施例中，可以使用其他合适的材料来实现层350和390。
55.基于图线500，可以看出，栅极介电层350的材料(例如，氧化铪)的浓度水平从鳍结构120的可忽略的低水平开始(由于鳍结构120没有包含氧化铪或者至少假定不包含氧化铪)并逐渐向上移动到界面层300中，尖锐地向上刺入栅极介电层350中直到达到栅极介电层350的中点附近的峰值水平530，然后逐渐向后斜降。在一些实施例中，峰值水平530可以随着层350的厚度的变化而变化。换句话说，随着层350变厚，峰值水平530可以增大，反之亦然。
56.此外，栅极介电层390的材料(例如，氧化锆)的浓度水平也从鳍结构120的可忽略的低水平开始(同样，鳍结构120没有氧化锆或者至少假定不包含氧化锆)，在界面层300和栅极介电层350中保持相对低，向上刺入栅极介电层390中直到达到栅极介电层390的中点附近的峰值水平540，然后逐渐向后斜降。在一些实施例中，峰值水平540可以随着层390的厚度的变化而变化。换句话说，随着层390变厚，峰值水平540可以增大，反之亦然。在一些实施例中，峰值水平530与峰值水平540的比率在约6:1和约22:1之间的范围内。应该理解，涉及峰值水平530和峰值水平540的范围和比率不是随机选择的，而是被特定配置为优化ic器件90的性能。例如，这些范围和比率使栅极介电层350与下面的界面层300有效地形成良好界面，并且同时，使栅极介电层390能够升高栅极介电结构的整体介电常数，而对栅极泄漏没有太大贡献。
57.图线500还可以反映示例现实世界环境中的ic器件90的条件或特性。例如，尽管以上讨论的图图示了栅极介电层350与栅极介电层390之间的明显边界，但现实世界中的ic器件90可以缺少这样的明显边界。替代地，栅极介电层350和390的材料可以稍微彼此融合或扩散，由此使这两个层之间的任何边界难以识别。然而，使用诸如透射电子显微镜(tem)工具和/或能量色散x射线光谱法(eds或edx)工具这样的机器，栅极介电层350和栅极介电层390的不同材料的浓度水平可以被识别为随着ic器件90内的垂直位置的变化而变化。如此，通过使用tem工具或eds工具对ic器件进行反向工程，可以确定ic器件已经实现了与本发明的实施例类似的多层栅极电介质方案。
58.以上讨论涉及双层栅极电介质方案。然而，本发明的构思也可以应用于三层栅极电介质。在图15至图16中图示了三层栅极电介质方案的一个实施例，图15至图16分别是ic器件的x
‑
z平面和y
‑
z平面中的截面图。出于一致性和清楚的原因，图2至图14和图15至图16中出现的类似元件将被相同地标记。
59.图15至图16中示出的制造阶段是与图12至图13中示出的相同的制造阶段。除了栅极介电层350和390之外，该实施例中的栅极介电结构还包括通过沉积工艺440(例如，ald工艺)形成的栅极介电层450。栅极介电层450直接形成在栅极介电层390上并且在栅电极430正下方。栅极介电层450具有与栅极介电层350和390不同的材料组分。更详细地，尽管栅极
介电层350被配置为与界面层300形成良好的界面或者与下面的沟道具有良好的集成度，并且栅极介电层390被配置为升高栅极结构的整体介电常数并减少噪声，但栅极介电层450被配置为促进了栅电极430调谐阈值电压。例如，选择栅极介电层450的材料组分，以辅助栅电极430的功函数金属层调谐阈值电压。在一些实施例中，栅极介电层350具有氧化铪材料组分，栅极介电层390具有氧化锆材料组分，并且栅极介电层450具有氧化铝(al2o3)材料组分或氧化镧(la2o3)材料组分。
60.栅极介电层450被形成为具有厚度460。厚度460小于栅极介电层390的厚度400且小于栅极介电层350的厚度360。同样，可以通过调整沉积工艺440的工艺参数(例如，沉积持续时间)来配置厚度460。在一些实施例中，厚度460被配置为在约1.5埃和约2.5埃之间的范围内，厚度360与厚度460之间的比率在约5:1和约10:1之间的范围内，并且厚度400与厚度460之间的比率在约1:1和约4:1之间的范围内。这些范围和比率不是随机选择的，而是被特定地配置为确保栅极介电层450可以充分地辅助阈值电压调谐，而没有使栅极介电常数或噪声水平降低。因此，栅极介电层350、390和450中的每一个可以充分且有效地发挥其相应的作用，从而例如分别与界面层300形成良好的界面，升高栅极结构的整体介电常数并降低噪声并且促进阈值电压的调谐。
61.图17图示了ic器件90的一部分以及在ic器件90的这部分旁边显示的图线600。尽管图14中的图线500对应于以上参照图1至图3讨论的双层栅极电介质实施例，但图线600对应于以上参照图15至图16讨论的三层栅极电介质实施例。出于简明的原因，图14中出现的相似元件将被与图17中相同地标记。
62.如同图线500，图线600还包括曲线510和曲线520，曲线510和曲线520表示栅极介电层350和栅极介电层390的浓度水平沿垂直轴z的变化。图线600还包括曲线610，曲线610表示栅极介电层450的浓度水平沿着垂直轴z的变化。
63.曲线610指示栅极介电层450的材料(例如，氧化铝或氧化镧)的浓度水平也从鳍结构120的可忽略的低水平开始(同样，鳍结构120没有包含氧化铝或氧化镧或者至少假定不包含氧化铝或氧化镧)，在界面层300和栅极介电层350和390中保持相对低，向上刺入栅极介电层450中直到达到栅极介电层450的中点附近的峰值水平620，然后逐渐向后斜降。同样，峰值水平620可以随着栅极介电层的厚度的变化而变化。峰值水平620小于峰值水平540和530。在一些实施例中，峰值水平620与峰值水平530的比率在约1:19和约1:40之间的范围内。应该理解，涉及峰值水平620和峰值水平530的范围和比率不是随机选择的，而是被特定配置为优化ic器件90的性能。例如，这些范围和比率使栅极介电层450厚得足以在调谐阈值电压时充分辅助功函数金属，但不会太厚以致于不能将整体栅极介电结构的介电常数降低或引入太多的噪声。
64.本发明的多层栅极介电结构可以应用于各种类型的ic应用。例如，可以在静态随机存取存储器(sram)器件中实现多层栅极介电结构。sram器件是一种半导体存储器，其使用双稳态锁存电路(例如，触发器)来存储二进制位的信息。典型的sram单元可以包括上拉(pu)晶体管、下拉(pd)晶体管和传输门(pg)晶体管。随着半导体技术节点继续发展到更小的代(例如，小于10纳米节点)，sram的写和读余量会变得更加重要。可以调谐sram的α比率—被定义为pu的id
sat
(饱和电流)除以pg的id
sat
—以实现sram所期望的写和/或读余量。由于id
sat
是阈值电压(vt)的反函数，因此可以将阈值电压调谐为所期望的id
sat
。
65.图18图示了单端口sram单元(例如，1位sram单元)800的示例电路示意图。单端口sram单元800包括上拉晶体管pu1、pu2；下拉晶体管pd1、pd2；以及传输门晶体管pg1、pg2。如电路图中示出的，晶体管pu1和pu2是p型晶体管，并且晶体管pg1、pg2、pd1和pd2是n型晶体管。由于在图示的实施例中sram单元800包括六个晶体管，因此它也可以被称为6t sram单元。
66.上拉晶体管pu1和下拉晶体管pd1的漏极被耦接在一起，并且上拉晶体管pu2和下拉晶体管pd2的漏极被耦接在一起。晶体管pu1和pd1与晶体管pu2和pd2交叉耦合，以形成第一数据锁存器。晶体管pu2和pd2的栅极被耦接在一起并且与晶体管pu1和pd1的漏极耦接以形成第一存储节点sn1，并且晶体管pu1和pd1的栅极被耦接在一起并且与晶体管pu2和pd2的漏极耦接以形成互补的第一存储节点snb1。上拉晶体管pu1和pu2的源极耦接到电源电压vcc(也被称为vdd)，并且下拉晶体管pd1和pd2的源极耦接到电压vss，在一些实施例中，电压vss可以是电接地。
67.第一数据锁存器的第一存储节点sn1通过传输门晶体管pg1耦接到位线bl，并且互补的第一存储节点snb1通过传输门晶体管pg2耦接到互补的位线blb。第一存储节点n1和互补的第一存储节点snb1是通常处于相反的逻辑电平(逻辑高或逻辑低)的互补节点。传输门晶体管pg1和pg2的栅极耦接到字线wl。
68.同样，根据本发明的各个方面，晶体管pu1、pu2、pd1、pd2、pg1和pg2中的每一个可以利用以上讨论的双层或三层栅极介电结构来实现。这样做将改善栅极泄漏问题还有例如相对于速度和功耗耗散的sram器件的性能。还应该理解，尽管sram器件被用作可以实现本发明的各个方面的ic应用的非限制示例，但其他类型的ic应用也可以实现本发明的各个方面。例如，本文中的多层栅极电介质方案可以应用于sram器件中的外围逻辑电路器件(诸如，行解码器、列解码器、读/写电路)或诸如环形振荡器、射频(rf)器件、放大器、混频器、模数转换器(adc)、数模转换器(dac)等这样的其他电路器件。
69.图19图示了根据本发明的实施例的集成电路制造系统900。制造系统900包括通过通信网络918连接的多个实体902、904、906、908、910、912、914、916
…
、n。网络918可以是单个网络，或者可以是诸如内网和互联网这样的各种不同的网络，并且可以包括有线和无线通信信道二者。
70.在实施例中，实体902表示用于制造协作的服务系统；实体904表示诸如监视所关注产品的产品工程师这样的用户；实体906表示诸如控制工艺和相关配方的加工工程师或监视或调谐加工工具的条件和设置这样的工程师；实体908表示用于ic测试和测量的计量学工具；实体910表示用于执行光刻工艺的euv工具这样的半导体加工工具；实体912表示与加工工具910关联的虚拟计量学模块；实体914表示与加工工具910和另外其他的加工工具关联的高级加工控制模块；并且实体916表示与加工工具910关联的取样模块。
71.每个实体可以与其他实体交互并且可以提供集成电路制造、加工控制和/或计算能力，以从其他实体接收这样的能力。每个实体还可以包括一个或多个用于执行计算和执行自动化的计算机系统。例如，实体914的高级处理控制模块可以包括其中编码有软件指令的多个计算机硬件。计算机硬件可以包括硬驱动器、闪存驱动器、cd
‑
rom、ram存储器、显示设备(例如，监视器)、输入/输出设备(例如，鼠标和键盘)。可以用任何合适的编程语言来编写软件指令，并且可以将其设计为执行特定任务。
72.出于集成电路(ic)制造以及ic制造的高级加工控制的目的，集成电路制造系统900使得实体之间能够进行交互。在实施例中，高级处理控制包括根据计量学结果来调整适用于相关晶圆的一个加工工具的加工条件、设置和/或配方。
73.在另一实施例中，根据基于加工质量和/或产品质量确定的最佳取样率，从经加工的晶圆的子集测量计量学结果。在又一实施例中，根据基于加工质量和/或产品质量的各种特性确定的最佳取样场/点，从经加工的晶圆的子集的选定场和点测量计量学结果。
74.ic制造系统900所提供的能力之一可以使得在诸如设计、加工和处理、计量和高级处理控制这样的领域中能够进行协作和信息访问。ic制造系统900提供的另一种能力可以在设施之间(诸如，在计量学工具和加工工具之间)进行系统集成。这样的集成使得设施能够协调其活动。例如，集成计量学工具和加工工具可以使得制造信息能够更有效地合并到制造工艺或apc模块中，并且可以利用集成在关联的加工工具中的计量学工具启用来自在线或现场测量的晶圆数据。
75.图20是展示根据本发明的另一实施例的制造半导体器件的方法1000的流程图。方法1000包括在衬底的沟道区上方形成界面层的步骤1010。
76.方法1000包括使用第一原子层沉积(ald)工艺在界面层上方沉积第一类型的介电材料作为栅极电介质的第一部分的步骤1020。第一类型的介电材料具有比氧化硅的介电常数大的第一介电常数。
77.方法1000包括使用第二ald工艺在第一类型的介电材料上方沉积第二类型的介电材料作为栅极电介质的第二部分的步骤1030。第二类型的介电材料具有比第一介电常数大的第二介电常数。
78.方法1000包括在第二类型的介电材料上方形成含金属的栅电极的步骤1040。
79.在一些实施例中，第一ald工艺和第二ald工艺在同一ald腔室中执行，并且第一ald工艺以比第二ald工艺长的工艺持续时间来执行。在一些实施例中，第一ald工艺和第二ald工艺的工艺持续时间被配置为使得第一类型的介电材料比第二类型的介电材料厚约1.3倍和约5.6倍之间的因子。
80.在一些实施例中，形成含金属的栅电极包括：直接在第二类型的介电材料上沉积栅电极的功函数金属组件，还有在功函数金属组件上方沉积栅电极的填充金属组件。
81.应该理解，可以在步骤1010
‑
1040之前、期间或之后执行附加的步骤。例如，在执行了第二ald工艺之后但在形成含金属的栅电极之前，该方法可以包括以下步骤：经由第三ald工艺，在第二类型的介电材料上方沉积第三类型的介电材料作为栅极电介质的第三部分。第三类型的介电材料不同于第一类型的介电材料和第二类型的介电材料。在一些实施例中，沉积第一类型的介电材料包括直接在界面层的上表面上沉积氧化铪。在一些实施例中，沉积第二类型的介电材料包括直接在第一类型的介电材料的上表面上沉积氧化锆。在一些实施例中，沉积第三类型的介电材料包括直接在第二类型的介电材料的上表面上沉积氧化镧或氧化铝。附加的步骤可以包括形成附加的互连部件、封装或测试工艺。
82.总之，本发明涉及形成多层栅极介电结构，而非单层栅极介电结构。多层栅极介电结构为各栅极介电层实现不同类型的材料，其中，选择每种类型的材料(及其相应的厚度)以实现特定目标。例如，在双层栅极电介质方案中，底部栅极介电层具有被配置为与下面的界面层和/或沟道形成良好的界面和/或集成的材料和厚度，并且顶部栅极介电层具有被配
dielectric；ild)层。制造方法100进行至步骤2234，此处移除先前形成的剩余伪栅极堆叠以在通道区域中形成栅极沟槽。制造方法2200进行至步骤2236，其是自栅极沟槽中的鳍移除伪介电层及第一磊晶层。制造方法2200进行至步骤2238，此处在栅极沟槽内形成最终栅极堆叠，包含环绕纳米线。制造方法2200进行至步骤2240，此处在衬底上形成图案化硬掩模。制造方法2200进行至步骤2242，此处经由开口及s/d特征的部分移除ild层以形成源极/漏极(source/drain；s/d)接点沟槽。制造方法2200进行至步骤2244，此处在共用s/d接点沟槽中沉积导电层以形成源极/漏极(source/drain；s/d)导电金属。
90.本方面的一方面涉及一种半导体器件。该半导体器件包括衬底。第一栅极介电层设置在衬底上方。第一栅极介电层具有第一材料组分。第二栅极介电层设置在第一栅极介电层上方。第二栅极介电层具有第二材料组分。第一材料组分不同于第二材料组分。第一材料组分和第二材料组分各自具有比氧化硅的介电常数大的介电常数。
91.在上述半导体器件中，第二材料组分具有比第一材料组分大的介电常数。
92.在上述半导体器件中，第二材料组分具有比第一材料组分少的陷阱。
93.在上述半导体器件中，第一材料组分包括氧化铪；以及第二材料组分包括氧化锆、氧化钛或氧化镧。
94.在上述半导体器件中，第一栅极介电层具有第一厚度；第二栅极介电层具有第二厚度；以及第一厚度大于第二厚度。
95.在上述半导体器件中，第一厚度与第二厚度的比率在约1.3:1和约5.6:1之间的范围内。
96.在上述半导体器件中，第一厚度与第二厚度的比率在约2:1和约3.6:1之间的范围内。
97.在上述半导体器件中，还包括设置在第二栅极介电层上方的第三栅极介电层，其中，第三栅极介电层具有与第一材料组分和第二材料组分不同的第三材料组分。
98.在上述半导体器件中，第一材料组分包括氧化铪；第二材料组分包括氧化锆；以及第三材料组分包括氧化镧或氧化铝。
99.在上述半导体器件中，还包括设置在衬底和第一栅极介电层之间的界面层。
100.本方面的一方面涉及一种半导体器件。该半导体器件包括设置在衬底中的源极区和漏极区、设置在源极区和漏极区之间的沟道区以及设置在沟道区上方的栅极结构。栅极结构包括栅极介电组件和含金属的栅电极组件。栅极介电元件包括多个不同的介电层，各介电层的介电常数均大于氧化硅的介电常数。不同的介电层具有彼此不同的介电常数。
101.在上述半导体器件中，多个不同的介电层包括设置在沟道区上方的第一介电层和设置在第一介电层上方的第二介电层；第一介电层比第二介电层厚；以及第二介电层具有比第一介电层大的介电常数。
102.在上述半导体器件中，多个不同的介电层还包括设置在第二介电层上方的第三介电层；第一介电层包括氧化铪；第二介电层包括氧化锆；以及第三介电层包括氧化镧或氧化铝。
103.在上述半导体器件中，不同的介电层内具有不同水平的陷阱。
104.本发明的又一方面涉及制造半导体器件的方法。在衬底的沟道区上方形成界面层。使用第一原子层沉积(ald)工艺，在界面层上方沉积第一类型的介电材料作为栅极电介
质的第一部分。第一类型的介电材料具有比氧化硅的介电常数大的第一介电常数。使用第二ald工艺，在第一类型的介电材料上方沉积第二类型的介电材料作为栅极电介质的第二部分。第二类型的介电材料具有比第一介电常数大的第二介电常数。在第二类型的介电材料上方形成含金属的栅电极。
105.在上述方法中，第一原子层沉积工艺和第二原子层沉积工艺是在同一原子层沉积腔室中执行的；以及以比第二原子层沉积工艺更长的工艺持续时间执行第一原子层沉积工艺。
106.在上述方法中，第一原子层沉积工艺和第二原子层沉积工艺的工艺持续时间被配置为使得第一类型的介电材料比第二类型的介电材料厚约1.3倍和约5.6倍之间的因子。
107.在上述方法中，还包括：经由第三原子层沉积工艺在第二类型的介电材料上方沉积作为栅极电介质的第三部分的第三类型的介电材料，其中，第三类型的介电材料不同于第一类型的介电材料和第二类型的介电材料。
108.在上述方法中，沉积第一类型的介电材料包括直接在界面层的上表面上沉积氧化铪；沉积第二类型的介电材料包括直接在第一类型的介电材料的上表面上沉积氧化锆；以及沉积第三类型的介电材料包括直接在第二类型的介电材料的上表面上沉积氧化镧或氧化铝。
109.在上述方法中，形成含金属的栅电极包括：在第二类型的介电材料上直接沉积栅电极的功函数金属组件；以及在功函数金属元件上方沉积栅电极的填充金属组件。
110.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。