标准单元和包括其的集成电路器件的制作方法

本公开总体上涉及电子器件领域，更具体地，涉及包括垂直场效应晶体管(vfet)的标准单元，和包括标准单元的集成电路器件。

背景技术：

已由于其高可缩放性而研究了vfet器件。此外，已经研究了vfet器件的单元结构以改善其性能。

技术实现要素：

根据本发明构思的一些实施方式，集成电路器件可以包括标准单元，标准单元可以包括：第一垂直场效应晶体管(vfet)，包括第一沟道区域并具有第一导电类型；以及第二vfet，包括第二沟道区域并具有不同于第一导电类型的第二导电类型。第一沟道区域和第二沟道区域中的每个可以在第一水平方向上纵向延伸，并且第一沟道区域可以在垂直于第一水平方向的第二水平方向上与第二沟道区域间隔开。

根据本发明构思的一些实施方式，集成电路可以包括标准单元，标准单元可以包括第一垂直场效应晶体管(vfet)，该第一veft包括在衬底中的第一底部源极/漏极区域、在垂直方向上依次堆叠在第一底部源极/漏极区域上的第一沟道区域和第一顶部源极/漏极区域。标准单元可以进一步包括第二vfet，该第二vfet包括在衬底中的第二底部源极/漏极区域、在垂直方向上依次堆叠在第二底部源极/漏极区域上的第二沟道区域和第二顶部源极/漏极区域。标准单元可以进一步包括：公共栅极层，包括第一部分和第二部分，第一部分在第一沟道区域的侧表面上并且是第一vfet的第一栅电极，第二部分在第二沟道区域的侧表面上并且是第二vfet的第二栅电极；以及栅极接触，在第一沟道区域与第二沟道区域之间并接触公共栅极层。第一顶部源极/漏极区域可以具有第一导电类型，第二顶部源极/漏极区域可以具有不同于第一导电类型的第二导电类型。第一沟道区域和第二沟道区域中的每个可以在第一水平方向上纵向延伸，并且栅极接触可以在垂直于第一水平方向的第二水平方向上与第一沟道区域和第二沟道区域间隔开。

根据本发明构思的一些实施方式，集成电路可以包括标准单元，标准单元可以包括具有第一导电类型的第一垂直场效应晶体管(vfet)和具有不同于第一导电类型的第二导电类型的第二vfet。第一vfet可以包括在第一水平方向上彼此间隔开的两个第一沟道区域。第二vfet可以包括第二沟道区域，并且第二沟道区域在第一水平方向上与两个第一沟道区域间隔开。

附图说明

图1是根据本发明构思的一些实施方式的反相器的电路图。

图2a和图2b示出了根据本发明构思的一些实施方式的图1的反相器的布局。

图3a是沿着图2a的线x-x'截取的截面图，图3b和图3c分别是根据本发明构思的一些实施方式的沿着图2b的线y1-y1'和y2-y2'截取的截面图。

图4和图5是根据本发明构思的一些实施方式的图3b的区域a的放大图。

图6是根据本发明构思的一些实施方式的图1的反相器的布局。

图7是根据本发明构思的一些实施方式的反相器的电路图。

图8a和图8b是根据本发明构思的一些实施方式的图7的反相器的布局。

图9和图10是根据本发明构思的一些实施方式的沿着图8b中的线y3-y3'截取的截面图。

图11是根据本发明构思的一些实施方式的图7的反相器的布局。

图12是根据本发明构思的一些实施方式的2输入nand(与非)门的电路图。

图13是根据本发明构思的一些实施方式的图12的2输入nand门的布局。

图14是根据本发明构思的一些实施方式的沿着图13的线y4-y4'截取的截面图。

图15是根据本发明构思的一些实施方式的2输入nor(或非)的电路图。

图16是根据本发明构思的一些实施方式的集成电路器件的布局。

具体实施方式

集成电路器件的标准单元的高度已被减小，以增大集成电路器件的集成密度。因此，沟道区域在标准单元的高度方向上的长度已减小，并且流过沟道区域的电流也已减小。根据本发明构思的一些实施方式，沟道区域可以在标准单元的宽度方向上纵向延伸，并且沟道区域的长度可以不受标准单元的高度限制并且可以独立于标准单元的高度而增加。

可以使用诸如以下的各种标准单元来设计逻辑电路：反相器、2输入nand门、3输入nand门、2输入nor门、3输入nor门、与或反相器(aoi)、或与反相器(oai)、xnor(异或非)门、xor(异或)门、多路复用器(mux)、锁存器和d触发器。

在一些实施方式中，标准单元可以是反相器。图1是反相器的电路图，图2a和图2b示出了根据本发明构思的一些实施方式的图1的反相器的布局。图2a和图2b中的每个示出了一组元件而非所有元件以简化附图。图3a是沿着图2a的线x-x'截取的截面图，图3b和图3c分别是根据本发明构思的一些实施方式的沿着图2b的线y1-y1'和y2-y2'截取的截面图。

参照图1，反相器可以包括p型vfet和n型vfet。漏极电压vdd可以被施加到p型vfet，源极电压vss可以被施加到n型vfet。p型vfet和n型vfet两者可以接收公共输入(即，图1中的input)，并且可以输出公共输出(即，图1中的output)。

参照图2a和图2b以及图3a、图3b和图3c，反相器的p型vfet可以包括第一底部源极/漏极区域12_p、第一沟道区域14_p和第一顶部源极/漏极区域16_p。第一底部源极/漏极区域12_p可以在衬底100中，第一底部源极/漏极区域12_p、第一沟道区域14_p和第一顶部源极/漏极区域16_p可以在垂直方向z上依次堆叠在衬底100上。垂直方向z可以垂直于衬底100的表面100s。反相器的n型vfet可以包括第二底部源极/漏极区域12_n、第二沟道区域14_n和第二顶部源极/漏极区域16_n。第二底部源极/漏极区域12_n可以在衬底100中，第二底部源极/漏极区域12_n、第二沟道区域14_n和第二顶部源极/漏极区域16_n可以在垂直方向z上依次堆叠在衬底100上。

标准单元可以在第一水平方向x上具有宽度wcell。第一水平方向x可以是标准单元的宽度方向，并且可以平行于衬底100的表面100s。宽度wcell可以比标准单元的接触多节距(cpp)宽。在一些实施方式中，宽度wcell可以等于cpp的两倍。可以通过其中包括标准单元的集成电路器件的设计规则来预先确定标准单元的cpp。在一些实施方式中，标准单元的cpp可以是集成电路器件的栅极节距。

标准单元可以在第二水平方向y上具有高度hcell。第二水平方向y可以是标准单元的高度方向。第二水平方向y可以平行于衬底100的表面100s，并且可以垂直于第一水平方向x。在一些实施方式中，标准单元的高度hcell可以是底部接触的节距(例如，图2a中的36_p和36_n)。标准单元的高度hcell可以影响栅极接触(例如，图2a中的34)与沟道区域(例如，图2a中的14_p或14_n)之间在第二水平方向y上的距离dfc。

在一些实施方式中，如图2a所示，第一沟道区域14_p和第二沟道区域14_n中的每个可以在第一水平方向x上纵向延伸。第一沟道区域14_p和第二沟道区域14_n中的每个可以在第一水平方向x上具有长度lc，并且如图2a所示，长度lc可以比cpp长。第一沟道区域14_p和第二沟道区域14_n可以在第二水平方向y上彼此间隔开。

在一些实施方式中，如图2b和图3a所示，第一顶部源极/漏极区域16_p可以重叠和/或接触第一沟道区域14_p，并且可以在第一水平方向x上纵向延伸，第二顶部源极/漏极区域16_n可以重叠和/接触第二沟道区域14_n，并且可以在第一水平方向x上纵向延伸。第一顶部源极/漏极区域16_p和第二顶部源极/漏极区域16_n可以在第二水平方向y上彼此间隔开。

反相器可以包括公共栅极层18。公共栅极层18可以包括第一部分18_1、第二部分18_2和第三部分18_3，第一部分18_1可以在第一沟道区域14_p的侧表面上并且可以是p型vfet的栅电极，第二部分18_2可以在第二沟道区域14_n的侧表面上并且可以是n型vfet的栅电极，第三部分18_3可以从第一部分18_1连续地延伸到第二部分18_2并且可以将第一部分18_1连接到第二部分18_2。如图2a和图3b所示，公共栅极层18的第三部分18_3可以在第二水平方向y上在第一沟道区域14_p与第二沟道区域14_n之间。

由于p型vfet和n型vfet共用公共栅极层18，因此相同的输入可以被施加到p型vfet和n型vfet作为栅极输入。可以提供间隔物20以使公共栅极层18与第一底部源极/漏极区域12_p和第二底部源极/漏极区域12_n电隔离并使公共栅极层18与第一顶部源极/漏极区域16_p和第二顶部源极/漏极区域16_n电隔离。第一底部源极/漏极区域12_p和第二底部源极/漏极区域12_n可以通过衬底100中的隔离层10(例如，浅沟槽隔离层)彼此电隔离。

栅极接触34可以提供在公共栅极层18上，并且可以接触公共栅极层18的第三部分18_3。在一些实施方式中，如图3b所示，间隔物20可以不在公共栅极层18的第三部分18_3上被提供为与栅极接触34接触。栅极接触34可以包括金属，例如钴(co)、钨(w)和/或铜(cu)。在一些实施方式中，栅极接触34可以在第二水平方向y上与第一沟道区域14_p和第二沟道区域14_n间隔开。在一些实施方式中，如图2a和图3b所示，栅极接触34可以与第一沟道区域14_p和第二沟道区域14_n等距。

如图3b所示，栅极通路42g和栅极布线44g可以依次堆叠在栅极接触34上。在一些实施方式中，如图3b所示，栅极通路42g可以接触栅极接触34，栅极布线44g可以接触栅极通路42g。在一些实施方式中，反相器的输入可以通过栅极布线44g被施加到公共栅极层18。栅极布线44g可以通过栅极通路42g和栅极接触34电连接到公共栅极层18。在一些实施方式中，如图2b所示，栅极布线44g可以在第二水平方向y上纵向延伸。

可以提供顶部接触层32以电连接第一顶部源极/漏极区域16_p和第二顶部源极/漏极区域16_n。在一些实施方式中，如图2b和图3c所示，顶部接触层32可以在第二水平方向y上纵向延伸，并且可以接触第一顶部源极/漏极区域16_p的一部分和第二顶部源极/漏极区域16_n的一部分。在一些实施方式中，顶部接触层32可以具有不同的形状。例如，顶部接触层32可以具有与第一顶部源极/漏极区域16_p的整体和第二顶部源极/漏极区域16_n的整体重叠的形状。顶部接触层32可以包括金属，例如co、w和/或cu。

输出通路42o和输出布线44o可以依次堆叠在顶部接触层32上。在一些实施方式中，如图3c所示，输出通路42o可以接触顶部接触层32，输出布线44o可以接触输出通路42o。在一些实施方式中，顶部接触层32可以通过输出通路42o和输出布线44o连接到反相器的输出节点。输出通路42o和输出布线44o中的每个可以包括金属，例如co和/或cu。在一些实施方式中，如图2b所示，输出布线44o可以在第二水平方向y上纵向延伸，并且可以平行于栅极布线44g延伸。在一些实施方式中，输出布线44o可以是在垂直方向z上最靠近衬底100的金属线，并且可以被称为用于走线(routing)的第一金属线或被称为金属输出布线。

在一些实施方式中，反相器可以进一步包括第一底部接触36_p和第二底部接触36_n。如图3b所示，第一底部接触36_p可以接触第一底部源极/漏极区域12_p，第二底部接触36_n可以接触第二底部源极/漏极区域12_n。在一些实施方式中，具有第一电压(例如，漏极电压vdd)的第一电力可以通过第一底部接触36_p被施加到第一底部源极/漏极区域12_p，具有第二电压(例如，源极电压vss)的第二电力可以通过第二底部接触36_n被施加到第二底部源极/漏极区域12_n。例如，第一底部接触36_p和第二底部接触36_n中的每个可以包括金属，例如co、w和/或cu。在一些实施方式中，如图2a所示，第一底部接触36_p和第二底部接触36_n中的每个可以在第一水平方向x上纵向延伸，并且第一底部接触36_p和第二底部接触36_n可以在第二水平方向y上彼此间隔开。第一底部接触36_p和第二底部接触36_n可以平行于第一沟道区域14_p和第二沟道区域14n延伸。

图4和图5中的每个是根据本发明构思的一些实施方式的图3b的区域a的放大图。参照图4和图5，栅极绝缘体15可以设置在第一沟道区域14_p与公共栅极层18的第一部分18_1之间，以使第一沟道区域14_p和公共栅极层18电隔离。在一些实施方式中，如图4所示，第一沟道区域14_p的下表面可以重叠和/或接触第一底部源极/漏极区域12_p。

在一些实施方式中，如图5所示，第一沟道区域14_p的下表面可以通过衬底100的突出部分100p连接到衬底100，并且第一底部源极/漏极区域12_p可以在衬底100的突出部分100p的侧表面上。尽管图4和图5仅示出了p型vfet，但是将理解，反相器的n型vfet可以具有与图4和图5所示的p型vfet相同或相似的结构。此外，尽管图4和图5示出了栅极绝缘体15也在间隔物20与第一沟道区域14_p之间，但是将理解，可以在间隔物20与第一沟道区域14_p之间省略栅极绝缘体15，并且间隔物20可以接触第一沟道区域14_p。

图6是根据本发明构思的一些实施方式的图1的反相器的布局。图6示出了图2a和图2b所示的一些元件但不是全部以简化附图，并且在图2a和图2b中示出但没有在图6中示出的元件可以被提供。参照图6，公共栅极层18的第三部分18_3可以在第一水平方向x上具有与公共栅极层18的第一部分18_1和第二部分18_2中的每个的宽度相等的宽度。

图7是反相器的电路图，图8a和图8b是根据一些实施方式的图7的反相器的布局。图8a和图8b中的每个示出了一组元件而非所有元件以简化附图。图9和图10中的每个是沿着图8b中的线y3-y3'截取的截面图。

参照图7，在一些实施方式中，为了与包括单个p型vfet和单个n型vfet的反相器(例如，图1所示的反相器)相比的更好性能(例如，更高的电流)，反相器可以包括两个并联连接的p型vfet和两个并联连接的n型vfet。

参照图8a、图8b和图9，标准单元可以在第一水平方向x上具有宽度wcell，并且宽度wcell可以大于标准单元的cpp。在一些实施方式中，宽度wcell可以等于cpp的两倍。

两个第一沟道区域14_p可以重叠和/或接触第一底部源极/漏极区域12_p。两个第一沟道区域14_p中的每个可以在第一水平方向x上纵向延伸，并且两个第一沟道区域14_p可以在第二水平方向y上彼此间隔开。在一些实施方式中，如图8b和图9所示，单个第一顶部源极/漏极区域16_p可以重叠和/或接触这两个第一沟道区域14_p。单个第一顶部源极/漏极区域16_p可以在第一水平方向x上纵向延伸。

两个第二沟道区域14_n可以重叠和/或接触第二底部源极/漏极区域12_n。两个第二沟道区域14_n中的每个可以在第一水平方向x上纵向延伸，并且两个第二沟道区域14_n可以在第二水平方向y上彼此间隔开。在一些实施方式中，如图8b和图9所示，单个第二顶部源极/漏极区域16_n可以重叠和/或接触这两个第二沟道区域14_n。在一些实施方式中，单个第二顶部源极/漏极区域16_n可以在第一水平方向x上纵向延伸。两个第一沟道区域14_p可以在第二水平方向y上与两个第二沟道区域14_n间隔开。

公共栅极层18可以包括第一部分18_1、第二部分18_2以及连接第一部分18_1和第二部分18_2的第三部分18_3。栅极接触34可以如图8a所示地在两个第一沟道区域14_p与两个第二沟道区域14_n之间，并且可以接触公共栅极层18的第三部分18_3。

在一些实施方式中，如图10所示，两个分离的第一顶部源极/漏极区域16_p可以分别重叠和/或接触两个第一沟道区域14_p，并且两个分离的第二顶部源极/漏极区域16_n可以分别重叠和/或接触两个第二沟道区域14_n。

图11根据本发明构思的一些实施方式的图7的反相器的布局。图11未示出一些元件(例如，图8a、图8b、图9和图10中的16_p、16_n、42g、42o、44g和44o)以简化附图，但是那些元件可以被提供。

参照图11，标准单元在第一水平方向x上的宽度wcell可以等于标准单元的cpp的三倍，并且第一沟道区域14_p和第二沟道区域14_n中的每个可以在第一水平方向x上纵向延伸。由于第一沟道区域14_p和第二沟道区域14_n中的每个可以在第一水平方向x上纵向延伸，因此第一沟道区域14_p和第二沟道区域14_n中的每个的长度lc可以不受标准单元的高度hcell限制，并且可以独立于标准单元的高度hcell而增加。

第一沟道区域14_p和第二沟道区域14_n中的每个可以在第一水平方向x上具有长度lc，并且长度lc可以比标准单元的cpp长。在一些实施方式中，第一沟道区域14_p和第二沟道区域14_n中的每个的长度lc可以比标准单元的cpp的两倍长。

图12是2输入nand门的电路图，图13是根据本发明构思的一些实施方式的图12的2输入nand门的布局。图14是根据本发明构思的一些实施方式的沿着图13的线y4-y4'截取的截面图。图13和图14未示出一些元件(例如，图8a、图8b、图9和图10中的42g、42o、44g和44o)以简化附图，但是那些元件可以被提供。

在一些实施方式中，标准单元可以是图12所示的2输入nand门。参照图12，与图1所示的电路相同，2输入nand门可以包括彼此连接的第一p型vfetp1和第一n型vfetn1。因此，包括图12的第一p型vfetp1和第一n型vfetn1的标准单元的一部分的布局和/或截面图可以与图2至图6和图8至图11所示的布局和/或截面图相同或相似。

参照图12，第一p型vfetp1和第一n型vfetn1可以共用第一输入(例如，inputa)和输出(例如，output)。2输入nand门还可以包括共用第二输入(例如，inputb)的第二p型vfetp2和第二n型vfetn2。

参照图13，第一p型vfetp1可以包括两个第一p型vfet，这两个第一p型vfet中的每个包括一个第一沟道区域14_p1。两个第一沟道区域14_p1中的每个可以在第一水平方向x上纵向延伸，并且两个第一沟道区域14_p1可以在第二水平方向y上彼此间隔开。两个第一p型vfet中的每个还可以包括第一底部源极/漏极区域12_p和第一顶部源极/漏极区域16_p1。

第一n型vfetn1可以包括两个第一n型vfet，这两个第一n型vfet中的每个包括一个第二沟道区域14_n1。两个第二沟道区域14_n1中的每个可以在第一水平方向x上纵向延伸，并且两个第二沟道区域14_n1可以在第二水平方向y上彼此间隔开。两个第一n型vfet中的每个还可以包括第二底部源极/漏极区域12_n和第二顶部源极/漏极区域16_n1。

在一些实施方式中，如图9所示，可以提供单个第一顶部源极/漏极区域16_p1和单个第二顶部源极/漏极区域16_n1。

第二p型vfetp2可以包括单个第二p型vfet，该单个第二p型vfet包括单个第三沟道区域14_p2。第三沟道区域14_p2可以在第二水平方向y上纵向延伸。第二p型vfetp2还可以包括第一底部源极/漏极区域12_p和第三顶部源极/漏极区域16_p2。第一底部源极/漏极区域12_p可以由两个第一p型vfet和第二p型vfet共用。

第二n型vfetn2可以包括单个第二n型vfet，该单个第二n型vfet包括单个第四沟道区域14_n2。第四沟道区域14_n2可以在第二水平方向y上纵向延伸。第二n型vfet还可以包括第二底部源极/漏极区域12_n和第四顶部源极/漏极区域16_n2。第二底部源极/漏极区域12_n可以由两个第一n型vfet和第二n型vfet共用。

仍参照图13，标准单元可以包括在第一水平方向x上具有不同的宽度但是在第二水平方向y上具有相等的高度(例如，hcell)的两个区域。具体地，标准单元可以包括第一区域和第二区域，第一区域具有可等于标准单元的cpp的两倍(即，2cpp)的第一宽度，第二区域具有可等于标准单元的cpp的第二宽度。第一p型vfetp1和第一n型vfetn1可以在第一区域中，第二p型vfetp2和第二n型vfetn2可以在第二区域中。由于在第一区域中的第一沟道区域14_p1和第二沟道区域14_n1的每个在第一水平方向x而非第二水平方向y上纵向延伸，因此第一沟道区域14_p1和第二沟道区域14_n1中的每个的长度可以比标准单元的高度hcell的一半长得多。

第一底部源极/漏极区域12_p和第二底部源极/漏极区域12_n可以在第二水平方向y上彼此间隔开，并且第一底部源极/漏极区域12_p和第二底部源极/漏极区域12_n中的每个可以在第一水平方向x上纵向延伸。第一底部接触36_p可以重叠和/或接触第一底部源极/漏极区域12_p。第一底部接触36_p可以平行于第一底部源极/漏极区域12_p延伸，并且可以在第一水平方向x上纵向延伸。第二底部接触36_n可以重叠和/或接触第二底部源极/漏极区域12_n。第二底部接触36_n可以平行于第二底部源极/漏极区域12_n延伸，并且可以在第一水平方向x上纵向延伸。第一底部接触36_p和第二底部接触36_n可以在第二水平方向y上彼此间隔开。

尽管图13示出了第一p型vfetp1和第一n型vfetn1中的每个包括两个晶体管，并且第二p型vfetp2和第二n型vfetn2中的每个包括单个晶体管，但是将理解，第一p型vfetp1和第一n型vfetn1之一或两者可以如图2a所示地包括单个晶体管，并且第二p型vfetp2和第二n型vfetn2之一或两者可以包括两个晶体管。

此外，尽管图13示出了第一p型vfetp1和第一n型vfetn1中的每个包括在第一水平方向x上纵向延伸的沟道区域，并且第二p型vfetp2和第二n型vfetn2中的每个包括在第二水平方向y上纵向延伸的沟道区域，但是将理解，第一p型vfetp1和第一n型vfetn1之一或两者可以包括在第二水平方向y上纵向延伸的沟道区域，并且第二p型vfetp2和第二n型vfetn2之一或两者可以包括在第一水平方向x上纵向延伸的沟道区域。

2输入nand门可以包括第一公共栅极层18a。第一公共栅极层18a的第一部分可以是两个第一p型vfetp1中的每个的栅电极，并且第一公共栅极层18a的第二部分可以是两个第一n型vfetn1中的每个的栅电极。由于两个第一p型vfetp1和两个第一n型vfetn1共用第一公共栅极层18a，因此相同的输入(例如，图12中的inputa)可以被施加到两个第一p型vfetp1和两个第一个n型vfetn1作为栅极输入。可以提供间隔物20，以使第一公共栅极层18a与第一底部源极/漏极区域12_p和第二底部源极/漏极区域12_n电隔离，并使第一公共栅极层18a与第一顶部源极/漏极区域16_p1和第二顶部源极/漏极区域16_n1电隔离。第一底部源极/漏极区域12_p和第二底部源极/漏极区域12_n可以通过隔离层10彼此电隔离。

2输入nand门还可以包括第二公共栅极层18b。第二公共栅极层18b的第一部分可以是第二p型vfetp2的栅电极，并且第二公共栅极层18b的第二部分可以是第二n型vfetn2的栅电极。由于第二p型vfetp2和第二n型vfetn2共用第二公共栅极层18b，因此相同的输入(例如，图12中的inputb)可以被施加到第二p型vfetp2和第二n型vfetn2作为栅极输入。可以提供间隔物20，以使第二公共栅极层18b与第一底部源极/漏极区域12_p和第二底部源极/漏极区域12_n电隔离并且与第三顶部源极/漏极区域16_p2和第四顶部源极/漏极区域16_n2电隔离。

第一顶部接触层32_1可以在两个第一p型vfetp1、两个第一n型vfetn1和第二p型vfetp2上延伸。第一顶部接触层32_1可以接触并且可以电连接两个第一顶部源极/漏极区域16_p1、两个第二顶部源极/漏极区域16_n1和第三顶部源极/漏极区域16_p2。第一顶部接触层32_1可以包括金属，例如co、w和/或cu。如图13所示，第一顶部接触层32_1可以不重叠第四顶部源极/漏极区域16_n2并且可以与其间隔开。

如图13所示，第二顶部接触层32_2可以重叠和/或接触第四顶部源极/漏极区域16_n2。在一些实施方式中，第二顶部接触层32_2可以接触第四顶部源极/漏极区域16_n2。如图13所示，在一些实施方式中，第二顶部接触层32_2可以朝向第二底部接触36_n延伸并接触第二底部接触36_n，使得源极电压vss可以通过第二底部接触36_n和第二顶部接触层32_2被施加到第四顶部源极/漏极区域16_n2。第二顶部接触层32_2可以包括金属，例如co、w和/或cu。

2输入nand门还可以包括第一栅极接触34a和第二栅极接触34b。第一栅极接触34a可以接触第一公共栅极层18a，第二栅极接触34b可以接触第二公共栅极层18b。在一些实施方式中，如图13所示，第一栅极接触34a和第二栅极接触34b可以在第一水平方向x上彼此间隔开，并且可以沿第一水平方向x对准。在一些实施方式中，第一栅极接触34a和第二栅极接触34b可以沿第一水平方向x对准。

图15是根据本发明构思的一些实施方式的2输入nor的电路图。与图1所示的电路相同，图15的2输入nor可以包括连接的第一p型vfetp1和第一n型vfetn1。第一p型vfetp1和第一n型vfetn1可以共用第一输入(例如，inputb)和输出(例如，output)。2输入nor还可以包括共用第二输入(例如，inputa)的第二p型vfetp2和第二n型vfetn2。除了施加到第一p型vfet以及第一n型vfet的电压(例如，vdd和vss)以外，图15所示的2输入nor与图12所示的2输入nand门相同，并将理解，2输入nor可以具有与图13和图14所示的布局和截面相同或相似的布局和截面。

图16示出了根据本发明构思的一些实施方式的包括多个标准单元的集成电路器件的简化布局。每个标准单元可以被由虚线表示的单元边界200包围。集成电路器件可以包括在第一水平方向x上纵向延伸并可在第二水平方向y上彼此间隔开的多条电源线36。如图16所示，每条电源线36可以被单元边界200分隔。

参照图16，集成电路器件可以包括在第一水平方向x上具有不同的宽度但是在第二水平方向y上具有统一的单元高度hcell的多个标准单元。具有等于标准单元的cpp的宽度的标准单元可以包括在第二水平方向y上纵向延伸的沟道区域14_1，具有比cpp宽的宽度(例如，cpp的两倍(2cpp)或cpp的三倍(3cpp))的标准单元可以包括在第一水平方向x上纵向延伸的沟道区域(例如14_2或14_3)。沟道区域14_2和14_3可以具有比沟道区域14_1长的沟道长度。标准单元可以包括在第一水平方向x上具有不同宽度的两个区域，具有方形形状的沟道区域14_1w可以在具有等于标准单元的cpp的宽度的区域中。在一些实施方式中，沟道区域14_1w可以由纳米线形成。

下面参照附图描述示例实施方式。在不偏离本公开的精神和教导的情况下，许多不同的形式和实施方式是可能的，因此本公开不应被解释为限于在此阐述的示例实施方式。而是，提供这些示例实施方式，使得本公开将是透彻且完整的，并将向本领域技术人员传达本公开的范围。在附图中，为了清楚起见，层和区域的尺寸和相对尺寸可以被夸大。贯穿全文，相同附图标记指代相同的元件。

在此参照截面图或平面图描述了本发明构思的示例实施方式，所述截面图或平面图是理想化的实施方式和示例实施方式的中间结构的示意图。这样，将预期到例如作为制造技术和/或公差的结果的从图示形状的偏离。因此，本发明构思的示例实施方式不应被解释为限于这里示出的特定形状，而是包括例如由制造引起的形状偏离。

除非另外规定，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员通常所理解的相同的含义。还将理解，诸如在常用词典中定义的术语的术语应被解释为具有与其在相关技术的背景中的含义一致的含义，并且将不在理想化或过度形式化的意义上被解释，除非这里明确地如此定义。

在此使用的术语仅出于描述特定实施方式的目的，并且不旨在限制本发明构思。如这里所使用的，单数形式“一”和“该”旨在还包括复数形式，除非上下文清楚地另行指示。还将理解，当在本说明书中使用时，术语“包括”、“包括……的”、“包含”和/或“包含……的”指明所陈述的特征、步骤、操作、元件和/或部件的存在，但不排除一个或更多个其它特征、步骤、操作、元件、部件和/或其组的存在或添加。如这里所使用的，术语“和/或”包括一个或更多个相关所列举的项目的任何及所有组合。

将理解，尽管这里可以使用术语第一、第二等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一个元件区分开。因此，第一元件可以被称为第二元件而不背离本发明构思的教导。

以上公开的主题将被认为是说明性的而非限制性的，并且所附权利要求旨在覆盖落入本发明构思的真实精神和范围内的所有此类修改、增强和其它实施方式。因此，至法律允许的最大程度，范围将由所附权利要求及其等同物的最宽可允许的解释来确定，并且不应由前面的详细描述约束或限制。

本申请要求享有2020年2月5日在美国专利商标局提交的美国临时申请第62/970,274号的优先权，该美国临时申请的公开内容通过引用全文合并于此。