技术特征：
1.一种半导体存储装置，具备：积层体，将多个导电层在第1方向上相互隔开积层而成，具有包含多个上升部及多个阶台部的阶梯状端部，包含最上层的导电层在内的连续的多层第1导电层作为对于nand串的选择栅极线发挥功能，位于所述多层第1导电层的下层侧的多层第2导电层作为对于nand串的字线发挥功能；多个柱结构，分别包含沿所述第1方向在所述积层体内延伸的半导体层；及第1触点，连接于与所述多个上升部中最上方的第1上升部对应设置的所述最上层的导电层，且贯通所述最上层的导电层进而连接于如下第1导电层，所述第1导电层与所述多层第1导电层中所述最上层的导电层邻接，且与位于所述第1上升部的下层侧的第2上升部对应设置。2.根据权利要求1所述的半导体存储装置，其中从所述第1方向观察，所述第1上升部与所述第1触点之间的距离短于所述第1上升部与所述第2上升部之间的距离。3.根据权利要求1所述的半导体存储装置，其中所述积层体在所述最上层的导电层上包含与所述第1上升部对应设置的最上层的绝缘层，所述第1触点贯通所述最上层的绝缘层而连接于所述最上层的导电层。4.根据权利要求1所述的半导体存储装置，其还具备第2触点，所述第2触点连接于所述最上层的导电层而不连接于如下第1导电层，所述第1导电层与所述最上层的导电层邻接，且与所述第2上升部对应设置。5.根据权利要求4所述的半导体存储装置，其中所述第2触点延伸至所述最上层的导电层与如下第1导电层之间的位置，所述第1导电层与所述最上层的导电层邻接，且与所述第2上升部对应设置。6.根据权利要求1所述的半导体存储装置，其中所述积层体具有所述多个导电层与多个绝缘层在所述第1方向上交替积层而成的结构。7.一种半导体存储装置，具备：积层体，将多个导电层在第1方向上相互隔开积层而成，具有包含多个上升部及多个阶台部的阶梯状端部，包含最上层的导电层在内的连续的多层第1导电层作为对于nand串的选择栅极线发挥功能，位于所述多层第1导电层的下层侧的多层第2导电层作为对于nand串的字线发挥功能；多个柱结构，分别包含沿所述第1方向在所述积层体内延伸的半导体层；上层绝缘层，覆盖包含所述阶梯状端部的所述积层体上而设置；终止绝缘层，在所述上层绝缘层与所述积层体之间沿所述积层体的阶梯状端部设置；及多个第1触点，分别贯通所述上层绝缘层，且分别连接于所述多个导电层；且所述终止绝缘层并未延伸至所述上层绝缘层与所述最上层的导电层之间，所述最上层的导电层与所述多个上升部中最上方的第1上升部对应设置，所述多个第1触点除与所述最上层的导电层连接的第1触点以外，贯通所述终止绝缘层而连接于所述多个导电层。8.根据权利要求7所述的半导体存储装置，其中所述终止绝缘层包含：下部终止绝缘层，由氧化硅形成；及上部终止绝缘层，设置在所述下部终止绝缘层上，且由氮化硅形成。9.根据权利要求7所述的半导体存储装置，其中所述积层体在所述最上层的导电层上
包含与所述第1上升部对应设置的最上层的绝缘层，所述第1触点贯通所述最上层的绝缘层而连接于所述最上层的导电层。10.根据权利要求7所述的半导体存储装置，其中所述多个第1触点中与所述最上层的导电层连接的第1触点贯通所述最上层的导电层进而连接于如下第1导电层，所述第1导电层与所述多层第1导电层中所述最上层的导电层邻接。11.根据权利要求7所述的半导体存储装置，其中所述多个第1触点中与所述最上层的导电层连接的第1触点不连接于如下第1导电层，所述第1导电层与所述多层第1导电层中所述最上层的导电层邻接。12.根据权利要求11所述的半导体存储装置，其中与所述最上层的导电层连接的第1触点延伸至所述最上层的导电层与如下第1导电层之间的位置，所述第1导电层与所述最上层的导电层邻接。13.根据权利要求7所述的半导体存储装置，其中所述积层体具有所述多个导电层与多个绝缘层在所述第1方向上交替积层而成的结构。14.一种半导体存储装置，具备：积层体，将多个导电层在第1方向上相互隔开积层而成，具有包含多个上升部及多个阶台部的阶梯状端部，包含最上层的导电层在内的连续的多层第1导电层作为对于nand串的选择栅极线发挥功能，位于所述多层第1导电层的下层侧的多层第2导电层作为对于nand串的字线发挥功能；多个柱结构，分别包含沿所述第1方向在所述积层体内延伸的半导体层；上层绝缘层，覆盖包含所述阶梯状端部的所述积层体上而设置；及多个第1触点，分别贯通所述上层绝缘层而分别连接于所述多个导电层；且除所述最上层的导电层以外，所述多个导电层各自的厚度在与所述多个第1触点连接的部分附近增加。15.根据权利要求14所述的半导体存储装置，其中所述积层体在所述最上层的导电层上包含与所述多个上升部中最上方的第1上升部对应设置的最上层的绝缘层，所述第1触点贯通所述最上层的绝缘层而连接于所述最上层的导电层。16.根据权利要求14所述的半导体存储装置，其中所述多个第1触点中与所述最上层的导电层连接的第1触点贯通所述最上层的导电层进而连接于如下第1导电层，所述第1导电层与所述多层第1导电层中所述最上层的导电层邻接。17.根据权利要求16所述的半导体存储装置，其中与所述最上层的导电层邻接的第1导电层，在其厚度未增加的部分与连接于所述最上层的导电层的第1触点连接，并且在其厚度增加的部分也与其它第1触点连接。18.根据权利要求14所述的半导体存储装置，其中所述多个第1触点中与所述最上层的导电层连接的第1触点不连接于如下第1导电层，所述第1导电层与所述多层第1导电层中所述最上层的导电层邻接。19.根据权利要求18所述的半导体存储装置，其中与所述最上层的导电层连接的第1触点延伸至所述最上层的导电层与如下第1导电层之间的位置，所述第1导电层与所述最上层的导电层邻接。20.根据权利要求14所述的半导体存储装置，其中所述积层体具有所述多个导电层与
多个绝缘层在所述第1方向上交替积层而成的结构。
技术总结
实施方式的半导体存储装置具备：积层体，将多个导电层在第1方向上相互隔开积层而成，具有包含多个上升部及多个阶台部的阶梯状端部，且包含最上层的导电层在内的连续的多层第1导电层作为对于NAND串的选择栅极线发挥功能，位于所述多层第1导电层的下层侧的多层第2导电层作为对于NAND串的字线发挥功能；多个柱结构，分别包含沿所述第1方向在所述积层体内延伸的半导体层；及第1触点，连接于与所述多个上升部中最上方的第1上升部对应设置的所述最上层的导电层，且贯通所述最上层的导电层进而连接于如下第1导电层，所述第1导电层与所述多层第1导电层中所述最上层的导电层邻接，且与位于所述第1上升部的下层侧的第2上升部对应设置。设置。设置。
技术研发人员：石月惠
受保护的技术使用者：铠侠股份有限公司
技术研发日：2021.03.09
技术公布日：2022/3/18