一种半导体器件及其形成方法与流程

1.本发明涉及半导体制造领域，特别涉及一种半导体器件及其形成方法。


背景技术：

2.随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度。更大的数据存储量以及更多的功能，半导体器件朝向更高的元件密度、高集成度方向发展，对其物理结构和制造工艺的要求也越来高。而mosfet(金属
‑
氧化层
‑
半导体场效晶体管，metal
‑
oxide
‑
semiconductor field
‑
effect transistor)器件会出现漏电的问题。其中，sti(浅沟槽隔离，shallow trench isolation)凹陷(divot)是导致mosfet器件漏电的原因之一。一般而言，sti凹陷的深度越深，mosfet器件的漏电越明显。
3.如图1所示，mosfet器件的栅极结构11包括依次形成的栅氧化层和栅极多晶硅。sti凹陷引起漏电的原因之一是有源区(act)与sti的边界处(即区域a处)的栅氧化层较薄引起的，具体的，栅氧化层通过热氧化方式生成，在有源区与sti的边界处的应力较大，导致氧原子难以进入有源区，并与有源区的硅衬底形成二氧化硅，最终造成有源区与sti的边界处的栅氧化层较薄，使得该区域的器件较为容易开启，该区域的漏电随之增加；sti凹陷引起漏电的原因之二是在区域a处，后续形成栅极结构11的工艺中，由于在区域a处的电场较为集中，使得该区域的器件较为容易开启，该区域的漏电随之增加。


技术实现要素：

4.本发明的目的在于提供一种半导体器件及其形成方法，可以降低sti凹陷的问题的发生，以降低mosfet器件漏电电流。
5.为了实现上述目的，本发明提供了一种半导体器件的形成方法，包括以下步骤：
6.提供一半导体衬底；
7.在所述半导体衬底上形成阻挡层；
8.在所述半导体衬底中形成浅沟槽结构；
9.通过dsti cmp工艺平坦化处理所述浅沟槽结构；以及
10.去除所述阻挡层。
11.可选的，所述阻挡层的厚度为
12.可选的，在所述半导体衬底上形成阻挡层之前，所述半导体衬底上还形成有第一垫底氧化层。
13.进一步的，在所述半导体衬底中形成浅沟槽结构包括：
14.依次刻蚀所述阻挡层、第一垫底氧化层和半导体衬底，并刻蚀停止在所述半导体衬底中，以形成浅沟槽；
15.热处理所述半导体衬底，以在所述浅沟槽中形成第二垫底氧化层；以及
16.在所述浅沟槽中形成填充层，以形成浅沟槽结构。
17.进一步的，所述填充层通过高密度等离子氧化层沉积工艺在所述浅沟槽中形成，
且所述填充层同时还形成于所述阻挡层上。
18.进一步的，所述填充层的材料包括二氧化硅，所述阻挡层的材料包括氮化硅。
19.进一步的，通过dsti cmp工艺平坦化处理所述浅沟槽结构中时，选择所述填充层和阻挡层的高选择比的研磨液。
20.进一步的，在dsti cmp工艺之后，通过刻蚀工艺刻蚀去除所述sti中部分厚度的填充层。
21.进一步的，在所述半导体衬底上依次形成栅极结构、源区和漏区，从而形成半导体器件，其中，所述源区和漏区位于相邻的所述浅沟槽结构之间，且所述栅极结构位于所述源区和漏区之间，并将所述源区和漏区隔开。
22.另一方面，本发明还提供了一种半导体器件，由上述方法制备而成。
23.本发明与现有技术相比，具有以下有益效果：
24.本发明提供的一种半导体器件及其形成方法中，半导体器件的形成方法包括以下步骤：提供一半导体衬底；在所述半导体衬底上形成阻挡层；在所述半导体衬底中形成浅沟槽结构；通过dsti cmp工艺平坦化处理所述浅沟槽结构；以及去除所述阻挡层。本发明通过dsti cmp工艺平坦化效果较现有技术中的sti cmp工艺平坦化效果好，并没有在dsti cmp工艺中没有出现在研磨表面出现cmp dishing现象，使得sti凹陷的深度也较小，从而解决了由于sti凹陷区域的尖端电场集中引起的mosfet器件较早开启的问题，即降低了mosfet器件漏电电流。
25.进一步的，所述阻挡层的厚度为使得阻挡层的厚度其与现有技术中的氮化硅层的厚度大于而言，厚度变薄，减小了有源区与sti的边界处的应力，降低了后续机械研磨工艺和湿法刻蚀工艺时产生sti凹陷的风险，同时还避免了在机械研磨工艺时在阻挡层表面以及位于阻挡层下方的半导体衬底的表面出现裂纹。
附图说明
26.图1为具有sti凹陷的半导体器件的俯视图；
27.图2为现有技术中的半导体器件的剖面示意图；
28.图3为本发明一实施例的一种半导体器件的形成方法的流程示意图；
29.图4a
‑
4e为本发明一实施例的一种半导体器件的形成方法的流程示意图中部分步骤的剖面结构示意图。
30.附图标记说明：
31.图1
‑
2中：
32.11
‑
栅极结构；12
‑
垫底氧化层；13
‑
垫底氮化硅层；14
‑
hdp层；
33.图4a
‑
4e中：
34.100
‑
半导体衬底；111
‑
第一垫底氧化层；112
‑
第二垫底氧化层；120
‑
阻挡层、130
‑
填充层。
具体实施方式
35.如背景技术所述，有源区与sti的边界处的应力较大，最终造成了有源区与sti的边界处的栅氧化层较薄。如图2所示，有源区与sti的边界处的应力形成有两个原因：原因之
一是，sti linear(即形成浅沟槽中的衬垫氧化层12，所述衬垫氧化层12的材料为二氧化硅)的时候，由于该工艺是热扩散工艺，氧原子需要进入硅晶格中，但是由于sti的槽底的内角区域的硅晶格难以通过形变来卸载掉氧扩散引起的应力，因此，氧扩散难以进行，因此，sti的槽底处的内角区域的二氧化硅厚度较薄，而sti的沟槽开口处的外角区域则反之，使得外角区域的二氧化硅厚度较厚；原因之二是，sti hdp(高密度等离子氧化层，其具体材料为二氧化硅)沉积工艺时，外角区域的接收角较大，使得外角区域的hdp工艺的hdp层14的厚度较厚，而内角区域的hdp工艺的hdp层14的厚度较薄，进一步使得外角区域的二氧化硅的厚度较厚。而由于二氧化硅的热膨胀系数较硅的热膨胀系数低，因此，在外角区域会形成二氧化硅对sti的沟槽开口处的硅衬底的集中的压应力，这种压应力导致在后续的工艺中(例如sti cmp(chemical mechanical polishing，化学机械抛光)工艺以及湿法刻蚀(wet bench)工艺)时，在有源区与sti的边界处的活化能较高，导致sti cmp工艺对二氧化硅具有更高的研磨速率，湿法刻蚀工艺均对二氧化硅具有更高的蚀刻速率，从而造成了sti凹陷。
36.从上述分析可知，衬底氮化层13的厚度将会影响sti外角区域的应力的大小。其中，较薄厚度的衬底氮化层13将会有较好的sti凹陷表现(即sti凹陷深度较浅)，但是衬底氮化层13的厚度亦不可过薄，当衬底氮化层13的厚度过薄时，在后续的sti cmp工艺时，衬底氮化层13的表面会出现裂纹，位于衬底氮化层13下方的硅衬底将有可能在机械研磨力的作用下出现裂纹。
37.基于上述研究，本发明提供了一种半导体器件及其形成方法，其中，半导体器件的形成方法通过dsti cmp工艺平坦化效果较现有技术中的sti cmp工艺平坦化效果好，并没有在dsti cmp工艺中没有出现在研磨表面出现cmp dishing现象，使得sti凹陷的深度也较小，从而解决了由于sti凹陷区域的尖端电场集中引起的mosfet器件较早开启的问题，即降低了mosfet器件漏电电流。
38.下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
39.为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
40.为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
41.本实施例所提供的一种半导体器件的形成方法。图3为本实施例的半导体器件的形成方法的流程示意图。如图3所示，该方法包括以下步骤：
42.步骤s10：提供一半导体衬底；
43.步骤s20：在所述半导体衬底上形成阻挡层；
44.步骤s30：在所述半导体衬底中形成浅沟槽结构；
45.步骤s40：通过dsti cmp工艺平坦化处理所述浅沟槽结构；以及
46.步骤s50：去除所述阻挡层。
47.下面结合图3
‑
4对本实施例所提供的一种半导体器件的形成方法进行详细的描述。
48.图4a为本实施例提供的半导体衬底的剖面示意图。如图4a所示，首先执行步骤s10，提供一半导体衬底100。
49.所述半导体衬底100可为后续工艺提供操作平台，其可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆，详细的，所述半导体衬底100可以但不限于硅基底、硅锗半导体基底、碳化硅基底等。在本实施例中，在所述半导体衬底100上形成有第一垫底氧化层111。
50.图4b为本实施例形成阻挡层后的剖面示意图。如图4b所示，接着执行步骤s20，在所述半导体衬底上形成阻挡层120。所述阻挡层120的材料例如是氮化硅。所述阻挡层120的厚度为具体厚度例如是
51.等，其与现有技术中的氮化硅层的厚度大于而言，厚度变薄，减小了有源区与sti的边界处的应力，降低了后续机械研磨工艺和湿法刻蚀工艺时产生sti凹陷的风险，同时还避免了在机械研磨工艺时在阻挡层120表面以及位于阻挡层120下方的半导体衬底100的表面出现裂纹。
52.图4c为本实施例形成阻挡层后的剖面示意图。如图4c所示，接着执行步骤s30，在所述半导体衬底中形成浅沟槽结构。
53.本步骤具体包括以下步骤：
54.首先，依次刻蚀所述阻挡层120、第一垫底氧化层111和半导体衬底100，并刻蚀停止在所述半导体衬底100中，以形成浅沟槽。在本实施例中，本步骤可以通过干法刻蚀工艺依次刻蚀所述阻挡层120、第一垫底氧化层111和半导体衬底100，并刻蚀停止在所述半导体衬底100中，以形成浅沟槽，相邻沟槽之间的半导体衬底用于形成有源区。
55.接着，热处理所述半导体衬底100，以在所述浅沟槽中形成第二垫底氧化层112，该工艺例如是sti linear工艺，其在浅沟槽的槽底的内角区域形成了较薄的二氧化硅薄层，在浅沟槽的开口处的外角区域形成较厚的二氧化硅膜层，也就是说，热处理工艺在浅沟槽的内角区域形成的第二垫底氧化层112的厚度较薄，在外角区域形成的第二垫底氧化层112的厚度较厚。而本实施例的阻挡层120减薄降低了该步骤在外角区域形成的第二垫底氧化层112的厚度较厚对后续工艺的影响。
56.接着，在所述浅沟槽中形成填充层130，以形成浅沟槽结构。所述填充层例如是通过hdp(高密度等离子氧化层)沉积工艺在所述浅沟槽中形成，所述填充层同时还形成于所述阻挡层120上，所述填充层130的具体材料例如是二氧化硅。本步骤在浅沟槽的外角区域形成了较厚的二氧化硅，其不利于后续机械研磨工艺和湿法刻蚀工艺的进行。
57.图4d为本实施例在dsti cmp工艺后的剖面示意图。如图4d所示，接着执行步骤s40，通过dsti cmp工艺平坦化处理所述浅沟槽结构。
58.在本步骤中，首先，选择所述填充层130和阻挡层120的高选择比的研磨液，在本实施例中，使用ceo2磨料，通常，ceo2磨料相比普通的磨料的颗粒直径小，其大小均一。而且由
于ceo2自身具有吸附负离子的能力，而氮化硅也具有吸附负离子的能力，在研磨液中加入负离子聚合体，这些负离子聚合体就像一层保护膜，分别裹在ceo2颗粒与阻挡层的表面，由于负离子聚合体的排斥作用，使以上两种物质接触的机会大大减小，而由于填充层130并没有很强的吸附能力，ceo2颗粒能够作用与填充层130的表面，产生相应的物理和化学反应，从而可实现对二氧化硅/氮化硅的高选择比。ceo2磨料使得填充层的研磨速率很低，从而使得填充层130的研磨量很少。接着，对半导体衬底100进行研磨。
59.由上可知，本步骤的dsti cmp工艺由于高选择比，可以减少阻挡层120的研磨厚度，从而减少了有源区与sti的边界处的应力，dsti cmp工艺的平坦化效果较普通的sti cmp的平坦化效果好(即dsti cmp工艺的平坦度较普通的sti cmp的平坦度高)，并没有在dsti cmp工艺中没有出现在研磨表面出现cmp dishing现象(即在浅沟槽上方出现下凹的现象，使得表面呈波浪状)，使得sti凹陷的深度也较小，从而解决了由于sti凹陷区域的尖端电场集中引起的mosfet器件较早开启的问题，即降低了mosfet器件漏电电流。
60.可选的，在dsti cmp工艺之后，通过刻蚀工艺刻蚀去除所述sti中部分厚度的填充层130，以减小sti的表面相对于半导体衬底的表面高度。该刻蚀工艺可以是干法刻蚀工艺和/或湿法刻蚀工艺。在本实施例中，例如是采用湿法刻蚀工艺刻蚀所述sti中的氧化物层，湿法刻蚀工艺的刻蚀溶液为hf。
61.接着执行步骤s50，去除所述阻挡层120。在本实施例中，通过湿法刻蚀工艺去除所述阻挡层120。在本步骤中，由于有源区与sti的边界处的应力较小，减小了sti凹陷效应，半导体器件的漏电电流减小。
62.如图1所示，接着，在所述半导体衬底100上依次形成栅极结构、源区和漏区，从而形成半导体器件。其中，所述栅极结构例如是依次包括形成于所述半导体衬底上的栅极氧化层和栅极多晶硅，在相邻的浅沟槽结构之间的所述半导体衬底中形成有源区(即源区和漏区)。所述栅极结构位于所述源区和漏区之间，且将所述源区和漏区隔开。所述栅极结构、源区和漏区平行设置，且所述栅极结构的延伸方向为所述有源区的宽的方向，所述栅极结构的垂直于其延伸方向的方向为所述有源区的长的方向。当所述有源区的宽度越小(有源区的宽度小于1μm)时，上述工艺形成mosfet器件的漏电电流减小的越明显。
63.如图4e所示，以低压nmos晶体管为例，低压nmos晶体管的有源区的宽度为0.14μm，长度为0.12μm，横坐标为栅源电压vgs，纵坐标为漏电电流id，漏源电压vds取值为1.65v，体源电压vbs分别为0v、
‑
0.375v、
‑
0.75v、
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1.125v、
‑
1.5v时，图4e中的实线为现有工艺制备而成的nmos晶体管的vgs/id曲线，虚线为本方案工艺制备而成的nmos晶体管的vgs/id曲线。在区域b可知看出，在栅源电压vgs的取值在0.5v～
‑
0.5v之间时，本方案工艺制备而成的nmos晶体管的漏电电流id的取值明显较现有工艺制备而成的nmos晶体管的漏电电流id的取值小，也就是说，本方案工艺制备而成的nmos晶体管的漏电较小，表现出更好的器件特性。
64.本实施例还提供了一种半导体器件，由上述方法制备而成。
65.综上所述，本发明提供的半导体器件及其形成方法中，半导体器件的形成方法包括以下步骤：提供一半导体衬底；在所述半导体衬底上形成阻挡层；形成浅沟槽结构；通过dsti cmp工艺平坦化处理所述浅沟槽结构；以及去除所述阻挡层。本发明通过dsti cmp工艺平坦化效果较现有技术中的sti cmp工艺平坦化效果好，并没有在dsti cmp工艺中没有
出现在研磨表面出现cmp dishing现象，使得sti凹陷的深度也较小，从而解决了由于sti凹陷区域的尖端电场集中引起的mosfet器件较早开启的问题，即降低了mosfet器件漏电电流。
66.进一步的，所述阻挡层的厚度为使得阻挡层的厚度其与现有技术中的氮化硅层的厚度大于而言，厚度变薄，减小了有源区与sti的边界处的应力，降低了后续机械研磨工艺和湿法刻蚀工艺时产生sti凹陷的风险，同时还避免了在机械研磨工艺时在阻挡层表面以及位于阻挡层下方的半导体衬底的表面出现裂纹。
67.此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”等的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
68.可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。