集成芯片的制作方法

本发明实施例涉及半导体技术，特别是涉及一种具有鳍片结构的集成芯片。

背景技术：

在过去的几十年间，集成电路(ic)制造产业经历了指数型的增长。随着集成电路的发展，举例而言，通过减小最小部件尺寸及/或减小半导体装置的元件之间的间距，微缩了半导体装置的尺寸(例如：互补金属氧化物半导体(cmos)反相器(inverter)面积)，其增加了装置密度(例如：积集在给定面积中的半导体装置数量)。然而，随着持续地微缩半导体装置的尺寸，要在不对装置密度产生负面影响的情况下改善半导体装置的性能(例如：提高开关速度、减少电流不平衡、减少读取/写入时间等等)变得越来越困难。因此，需要集成电路制造产业的进步，在不对装置密度产生负面影响的情况下改善半导体装置的性能。

技术实现要素：

本发明实施例提供一种集成芯片，包括：第一鳍片结构，从半导体基板垂直延伸，其中第一鳍片结构沿着第一方向横向延伸且具有第一宽度；第二鳍片结构，从半导体基板垂直延伸，其中第二鳍片结构沿着第一方向横向延伸且具有小于第一宽度的第二宽度；多个第一纳米结构，位于第一鳍片结构的正上方且与第一鳍片结构垂直地分隔一不为零的距离；以及栅极电极，沿着实质上垂直于第一方向的第二方向连续地横向延伸，其中栅极电极位于第一鳍片结构及第二鳍片结构的正上方，且包绕所述多个第一纳米结构。

本发明实施例提供一种集成芯片，包括：隔离结构，位于半导体基板上方；多个第一鳍片结构，从半导体基板垂直延伸穿过隔离结构，其中所述多个第一鳍片结构分别具有第一宽度；多个第二鳍片结构，从半导体基板垂直延伸穿过隔离结构，其中所述多个第二鳍片结构分别具有第二宽度且在所述多个第一鳍片结构之间被横向地隔开，其中第二宽度小于第一宽度；多个第一纳米片场效晶体管，在半导体基板上方，其中所述多个第一纳米片场效晶体管中的纳米片场效晶体管分别包括：一对第一源极/漏极区，设置于对应的第一鳍片结构上；多个第一纳米结构，位于对应的第一鳍片结构的正上方，其中所述多个第一纳米结构横向延伸于此对第一源极/漏极区之间，其中所述多个第一纳米结构具有第一宽度；以及多个第一鳍式场效晶体管，在半导体基板上方，其中所述多个第一鳍式场效晶体管中的鳍式场效晶体管分别包括：一对第二源极/漏极区，设置于对应的第二鳍片结构上；及对应的第二鳍片结构的上部，横向延伸于此对第二源极/漏极区之间。

本发明实施例提供一种集成芯片的形成方法，包括：形成半导体层堆叠于半导体基板上，其中半导体层堆叠包括多个第一半导体层及多个第二半导体层；形成遮罩结构于半导体层堆叠及半导体基板上，其中遮罩结构包括多个遮罩层；形成多个心轴结构于遮罩结构上，其中所述多个心轴结构包括位于半导体层堆叠上的第一心轴结构及从半导体层堆叠横向偏移一不为零的距离的第二心轴结构；沿着第一心轴结构的相对侧壁形成第一侧壁间隔物结构且沿着第二心轴结构的相对侧壁形成第二侧壁间隔物结构；形成第一保护层于第二心轴结构上；根据第一保护层执行第一图案化制程，以移除第一侧壁间隔物结构；形成第二保护层于第一心轴结构上；根据第二保护层执行第二图案化制程，以移除第二心轴结构；根据第一心轴结构及第二侧壁间隔物结构执行第三图案化制程，以移除部分遮罩结构，从而定义第一遮罩层堆叠，位于半导体层堆叠上且具有第一宽度，以及定义第二遮罩层堆叠，从半导体层堆叠横向偏移且具有小于第一宽度的第二宽度；以及根据第一遮罩层堆叠及第二遮罩层堆叠，对半导体基板及半导体层堆叠执行第三图案化制程，从而定义第一鳍片结构，在横向上邻近第二鳍片结构，其中第一鳍片结构具有第一宽度且第二鳍片结构具有第二宽度，且其中半导体层堆叠位于第一鳍片结构的正上方。

附图说明

由以下的详细叙述配合所附图式，可最好地理解本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本发明实施例的特征。

图1绘示出在同一基板上具有在横向上邻近第二鳍片结构的第一鳍片结构的集成芯片的一些实施例的等角视图(isometricview)，其中第一鳍片结构的宽度大于第二鳍片结构的宽度。

图2a-图2d是根据图1的集成芯片的替代实施例，绘示出集成芯片的一些实施例的各种示意图。

图3a-图3d是根据图2a-图2d的集成芯片的替代实施例，绘示出集成芯片的一些实施例的各种示意图。

图4a-图4b是根据图3a-图3d的集成芯片的替代实施例，绘示出集成芯片的一些实施例的剖面图。

图5a-图5c绘示出包括多个鳍片结构的集成芯片的一些实施例的各种示意图，鳍片结构具有不同的宽度及/或层，鳍片结构在同一基板上彼此横向地相邻设置。

图6a-图6b绘示出图5a-图5c的集成芯片的一些实施例的剖面图。

图7-图13、图14a-图14b、图15-图21、图22a-图22c、图23a-图23b、图24a-图24c、图25a-图25c、图26、图27a-图27c、图28a-图28b绘示出形成包括多个鳍片结构的集成芯片的第一方法的一些实施例的一系列示意图，鳍片结构具有不同的宽度，鳍片结构在同一基板上彼此横向地相邻设置。

图29绘示出形成包括多个鳍片结构的集成芯片的方法的一些实施例的流程图，鳍片结构具有不同的宽度，其中鳍片结构在同一基板上彼此横向地相邻设置。

图30-34图绘示出图7-图13、图14a-图14b、图15-图21、图22a-图22c、图23a-图23b、图24a-图24c、图25a-图25c、图26、图27a-图27c、图28a-图28b的方法的一些替代实施例的一系列剖面图。

图35a-图35b、图36-图38、图39a-图39b绘示出图7-图13、图14a-图14b、图15-图21、图22a-图22c、图23a-图23b、图24a-图24c、图25a-图25c、图26、图27a-图27c、图28a-图28b的方法的一些替代实施例的一系列示意图。

其中，附图标记说明如下：

100：集成芯片

102：半导体基板

102a：顶部区域

102b：底部区域

102ls：下表面

102us：上表面

102ts：顶表面

103：外围装置区

104：隔离结构

105：中心装置区

106：第一鳍片结构

108：第二鳍片结构

110：第一源极/漏极区

111：第二源极/漏极区

112：栅极介电层

114：栅极电极

116：纳米片场效晶体管

117：纳米结构

118：鳍式场效晶体管

200：集成芯片

207：栅极结构

207a：第一栅极结构

207b：第二栅极结构

208：蚀刻停止层

210：层间介电层

212：导电通孔

300：集成芯片

301：直线

302：装置区

304：第三鳍片结构

306：第三源极/漏极区

308：第二鳍式场效晶体管

310：隔离区

312：第一区域

314：第二区域

400：集成芯片

401：第二纳米结构

402：第一纳米片场效晶体管

403：第三纳米结构

404：第二纳米片场效晶体管

406：第三纳米片场效晶体管

410：突起

500：集成芯片

502：第一装置区

504：第二装置区

506：第三装置区

508：第四鳍片结构

510：第二纳米片场效晶体管

512：第二纳米结构

600a，600b，700，800，900：剖面图

602：第一侧壁间隔物结构

604：第二侧壁间隔物

702：基底半导体结构

704：第一半导体层

706：第二半导体层

708：半导体层堆叠

802：开口

902：外延半导体结构

1000，1100，1200，1300，1400a，1400b：剖面图

1002：遮罩结构

1004：下遮罩层

1006：中间遮罩层

1008：上遮罩层

1008r：残余部分

1008ts：顶表面

1008us：上表面

1010：心轴结构

1102：侧壁间隔物层

1202：侧壁间隔物结构

1204：第一上遮罩结构

1302：介电盖层

1402：第一保护层

1500，1600，1700，1800，1900：剖面图

1502：第二上遮罩结构

1702：第二保护层

1704：第三上遮罩结构

1802：上介电层

1902：第一遮罩层堆叠

1904：第二遮罩层堆叠

1906：第三遮罩层堆叠

1908：第四遮罩层堆叠

2000，2100，2200a，2200c，2300a：剖面图

2200b，2400b，2500b，2700b，3500b，3900b：上视图

2400a，2400c，2500a，2500c：剖面图

2600，2700a，2800a，2800b：剖面图

2002：底部抗反射涂层

2202：残余部分

2302：虚设侧壁间隔物层

2304：虚设栅极结构

2306：侧壁间隔物结构

2502：层间介电层

2802：上层间介电层

2902，2904，2906，2908，2910：动作

2912，2914，2916，2918，2920：动作

2922，2924，2926，2928，2930：动作

3000，3100，3200，3300，3400：剖面图

3002：中间区域

3202：区域

3204：中心区域

3500a，3600，3800，3900a：剖面图

3502：底部抗反射涂层

3504：遮罩层

3602：开口

3902：残留部分

h1：第一高度

h2：第二高度

h3：第三高度

w1：第一宽度

w2：第二宽度

w3：第三宽度

w4：第四宽度

具体实施方式

以下公开提供了许多的实施例或范例，用于实施本发明实施例的不同元件。各元件及其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以定义本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一及第二元件直接接触的实施例，也可能包含额外的元件形成在第一及第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明及清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。

再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述图式中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。

鳍式场效晶体管(finfet)装置可包括基底上的鳍片，其中栅极电极在鳍片上。栅极电极可在鳍片的选择性导电通道的正上方，选择性导电通道可横向地位于鳍片上的源极区与漏极区之间。一些实施例中，临界电压是施加至栅极电极以打开鳍式场效晶体管装置的电压，使移动电荷载子(mobilechargecarrier)经由鳍片的选择性导电通道从源极流至漏极。

在一些实施例中，可以在沿着第一方向延伸的基板内定义多个鳍片。多个鳍片彼此平行。此外，多个栅极电极在多个鳍片上并且沿着与第一方向正交的(orthogonal)第二方向延伸。多个栅极电极彼此平行。可以在每个鳍片与栅极电极的相交处定义鳍式场效晶体管装置，使得多个鳍式场效晶体管装置在基板上。每个鳍式场效晶体管装置具有定义在相应鳍片之内及/或之上的源极/漏极区，所述鳍片沿着上方的栅极电极的相对两侧，且选择性导电通道定义在横向上位于源极/漏极区之间的相应鳍片之内。由于制造限制，每个鳍片具有实质上类似的设计参数(例如：类似的宽度)，使得沿着单一基板设置的鳍式场效晶体管装置可能设计为用于单一应用及/或功能。这可以降低单个基板上的鳍式场效晶体管的设计复杂度。然而，这导致了设计上的限制、性能的折衷、及/或无法将针对不同应用而优化的两个或多个不同的场效晶体管装置积集在单个基板上。

因此，本公开的各种实施例提供一种集成芯片(ic)，具有设置为在横向上邻近多个纳米片场效晶体管(nsfet)装置的多个鳍式场效晶体管装置。鳍式场效晶体管装置包括定义于基板内的鳍片且纳米片场效晶体管装置包括定义于基板上的纳米结构，其中纳米结构各自具有与鳍片不同的宽度。鳍片可以沿着第一方向彼此平行地延伸。另外，多个栅极电极在多个鳍片上且在每个纳米结构上方/包绕每个纳米结构。此外，栅极电极沿着与第一方向正交的第二方向延伸。因此，鳍式场效晶体管装置定义在栅极电极与鳍片之间的相交处，且纳米片场效晶体管装置定义在栅极电极与纳米结构之间的相交处。

由于不同宽度的鳍片及纳米结构，鳍式场效晶体管装置设计为用于第一应用的最佳(optimal)性能而纳米片场效晶体管装置设计为用于第二应用的最佳性能。举例而言，第一鳍式场效晶体管装置可以设计为用于静态随机存取存储器(sram)装置的上拉晶体管(pull-uptransistor)，而纳米片场效晶体管装置可以设计为用于静态随机存储器装置的存取晶体管(accesstransistor)。因为纳米结构的宽度大于鳍片的宽度，所以纳米片场效晶体管装置可以配置为以比鳍式场效晶体管装置更高的电流进行操作。因此，可以这样的方式形成鳍片及纳米结构，最大化分别用于第一及第二应用的鳍式场效晶体管及纳米片场效晶体管装置的性能，同时最小化鳍片及纳米结构所占的基板面积。这部分地增加了可以形成在单一基板上的不同半导体装置的数量，并且增加了设置在基板上的半导体装置的设计灵活性及性能。

图1绘示出在同一基板上具有在横向上邻近第二鳍片结构的第一鳍片结构的集成芯片100的一些实施例的等角视图(isometricview)，其中第一鳍片结构的宽度大于第二鳍片结构的宽度。

如图1所示，集成芯片100包括半导体基板102。举例而言，在一些实施例中，半导体基板102可以是或可包括任何类型的半导体基体(body)，如：单晶(monocrystalline)硅、互补式金属氧化物半导体块体、硅锗(sige)、碳化硅、或另一适合的半导体材料。在一些实施例中，半导体基板102包括第一掺杂类型(例如：p型)。半导体基板102包括中心装置区105及外围(peripheral)装置区103，其中外围装置区103设置在中心装置区105的相对侧。此外，半导体基板102包括：设置在外围装置区103内的多个第一鳍片结构106、以及设置在中央装置区105内的第二鳍片结构108。

第一鳍片结构106及第二鳍片结构108中的每一个在第一方向(例如：沿着“y”方向)上彼此平行地延伸。在一些实施例中，第一鳍片结构106及第二鳍片结构108分别被称为半导体基板102的鳍片。第一鳍片结构106及第二鳍片结构108沿着第二方向(例如：沿着“z”方向)彼此横向地分隔开。在一些实施例中，第一方向与第二方向正交。第一鳍片结构106及第二鳍片结构108的每一个分别包括半导体基板102的上部区域的至少一部分。半导体基板102的上部区域沿第三方向(例如：沿着“x”方向)从半导体基板102的下部区域垂直延伸。举例而言，第一鳍片结构106包括从半导体基板102的下部区域垂直延伸的半导体基板102的上部区域的第一部分，第二鳍片结构108包括从半导体基板102的下部区域垂直延伸的半导体基板102的上部区域的第二部分。此外，半导体基板102的上部区域穿过隔离结构104连续地延伸。隔离结构104配置为将第一鳍片结构106及第二鳍片结构108彼此电性隔离。举例而言，在一些实施例中，隔离结构104可以是或可包括：二氧化硅、氮化硅、氮氧化物、其他介电材料、或前述材料的任意组合。举例而言，第一鳍片结构106及/或第二鳍片结构108可分别是或可分别包括：硅、锗、硅锗、其他半导体材料、或前述材料的任意组合。在一些实施例中，第一鳍片结构106及/或第二鳍片结构108可以称为半导体鳍片。

多个纳米结构117分别设置在第一鳍片结构106上。纳米结构117彼此垂直地堆叠(沿着“x”方向)。此外，在一些实施例中，纳米结构117可以与对应的下方的第一鳍片结构106垂直地分隔不为零的距离。在一些实施例中，多个纳米结构117包括二个至二十个之间的纳米结构。举例而言，在相应的第一鳍片结构106上的多个纳米结构117包括三个纳米结构。举例而言，多个纳米结构117可以分别是或分别包括：硅、锗、硅锗、一些其他的半导体材料、或前述的组合。在进一步的实施例中，纳米结构117可以称为半导体纳米结构。在更进一步的实施例中，纳米结构117可各自包括与半导体基板102相同的材料。

多对第一源极/漏极区110设置在多个第一鳍片结构106上/上方。第一源极/漏极区110在横向上被分隔(在“y”方向)。举例而言，一对第一源极/漏极区110可设置在相应的多个纳米结构117的相对侧，使相应的多个纳米结构117连续地在横向上延伸于此对第一源极/漏极区110之间。举例而言，第一源极/漏极区110可以是或可包括：硅锗(silicongermanium)、硅-锗(silicon-germanium)、碳化硅、其他半导体材料、或前述材料的任何组合及/或可以包括与第一掺杂类型(例如：p型)相反的第二掺杂类型(例如：n型)。举例而言，在其他实施例中，第一源极/漏极区110可以是或可包括外延半导体材料(例如由外延形成的半导体材料，如：外延硅、外延锗、外延硅锗、外延碳化硅等等)。

多个第一选择性导电通道(未绘示)设置在多个纳米结构117内。多个第一选择性导电通道各自在每对第一源极/漏极区110之间延伸(沿“y”方向)。在一些实施例中，每个纳米结构117包括在对应的一对第一源极/漏极区110之间延伸的选择性导电通道。

多对第二源极/漏极区111设置在多个第二鳍片结构108上/上方(on/over)。第二源极/漏极区111在横向上被分隔(沿“y”方向)。举例而言，第二源极/漏极区111可以是或可包括：硅锗(silicongermanium)、硅-锗(silicon-germanium)、碳化硅、其他半导体材料、或前述材料的任何组合及/或可以包括与第一掺杂类型(例如：p型)相反的第二掺杂类型(例如：n型)。举例而言，在其他实施例中，第二源极/漏极区111可以是或可包括外延半导体材料(例如由外延形成的半导体材料，如：外延硅、外延锗、外延硅锗、外延碳化硅等等)。

多个第二选择性导电通道(未绘示)设置在第二鳍片结构108内。多个第二选择性导电通道各自在每对第二源极/漏极区111之间延伸(沿“y”方向)。

栅极电极114沿着第二方向(例如：沿着“z”方向)在第一鳍片结构106及第二鳍片结构108上。栅极介电层112沿第二方向(例如：沿“z”方向)延伸且设置在栅极电极114与第一鳍片结构106、第二鳍片结构108、及纳米结构117之间。在进一步的实施例中，栅极介电层112连续地包绕纳米结构117中的每一个，使得栅极介电层112连续地包绕每个纳米结构117中的外围(outerperimeter)。

多个纳米片场效晶体管(nsfet)116定义于栅极电极114与第一鳍片结构106之间的相交处。在一些实施例中，纳米片场效晶体管116分别包括对应的一对第一源极/漏极区、栅极介电层112的一段(或多段)、栅极电极114的一段、以及在相应的第一鳍片结构106上的纳米结构117的堆叠。在又一些实施例中，纳米片场效晶体管116设置在半导体基板102的外围装置区103内。在一些实施例中，对栅极电极114施加合适的临界电压可以导致形成选择性导电通道(未绘示)于横向上位于相应的一对第一源极/漏极区110之间的每个纳米结构117内。在施加合适的临界电压时，电荷载子(例如：电子)可以通过此对第一源极/漏极区110之间的选择性导电通道。

此外，应理解的是，在一些情况下，举例而言，每个纳米片场效晶体管116也可以被认为是及/或被称为：全绕式栅极场效晶体管(gaafet)、栅极围绕场效晶体管、多桥通道场效晶体管(mbcfet)、纳米线场效晶体管、纳米环场效晶体管、或其他场效晶体管。

多个鳍式场效晶体管118定义于栅极电极114与第二鳍片结构108之间的相交处。在一些实施例中，鳍式场效晶体管118分别包括一对第二源极/漏极区111、第二鳍片结构108的一段、栅极介电层112的一段、以及栅极电极114的一段。在又一些实施例中，鳍式场效晶体管118设置在半导体基板102的中间装置区105内。因此，在一些实施例中，鳍式场效晶体管118在纳米片场效晶体管116之间被横向地隔开。在进一步的实施例中，对栅极电极114施加合适的临界电压可以导致形成选择性导电通道(未绘示)于横向上位于第二源极/漏极区111之间的第二鳍片结构108内。在施加合适的临界电压时，电荷载子(例如：电子)可以通过第二源极/漏极区111之间的选择性导电通道。

第一鳍片结构106各自包括第一宽度w1，第二鳍片结构108各自包括不同于第一宽度w1的第二宽度w2。在进一步的实施例中，每个纳米结构117可以包括第一宽度w1。在一些实施例中，第一宽度w1大于第二宽度w2。在其他实施例中，每个纳米结构117的宽度可以小于第一宽度w1且大于第二宽度w2。因为第一宽度w1大于第二宽度w2，纳米片场效晶体管116可以配置为在比鳍式场效晶体管118更高的电流下操作。因此，第一鳍片结构106可以配置为用于第一应用的最佳性能，第二鳍片结构108可以配置为用于第二应用的最佳性能，同时最小化纳米片场效晶体管116及鳍式场效晶体管118所据的半导体基板102的面积。在一些实施例中，举例而言，第一应用可以包括作为静态随机存取存储器(sram)装置的存取晶体管，第二应用可以包括作为静态随机存取存储器(sram)装置的上拉晶体管。在这样的实施例中，第一应用可能需要比第二应用在更高的电流下操作。这部分地增加纳米片场效晶体管116及鳍式场效晶体管118的性能，同时增加可设置在半导体基板102之内及/或之上的半导体装置(例如：纳米片场效晶体管、鳍式场效晶体管等等)数量。

此外，在形成集成芯片100的方法期间，纳米片场效晶体管116及鳍式场效晶体管118可以彼此同时形成，其中利用第一遮罩层定义第一鳍片结构106(及/或纳米结构117)及利用第二遮罩层定义第二鳍片结构108。第一遮罩层的配置使得第一鳍片结构106各自包括第一宽度w1，第二遮罩层的配置使得第二鳍片结构108各自包括不同于第一宽度w1的第二宽度w2。纳米片场效晶体管116及鳍式场效晶体管118彼此同时形成可以降低形成集成芯片100的相关时间及成本。另外，利用第一及第二遮罩层，可使纳米片场效晶体管116及鳍式场效晶体管118的配置满足不同的设计参数。这部分地增加集成芯片100的设计灵活性及性能。

图2a-图2d绘示出在同一基板上具有在横向上邻近第二鳍片结构的第一鳍片结构的集成芯片200的一些实施例各种视图，其中第一鳍片结构的宽度大于第二鳍状结构的宽度。图2a、图2c、及图2d绘示出集成芯片200的一些实施例的剖面图。图2b是沿着图2a的线a-a’绘示出图2a的集成芯片200的一些实施例的上视图。图2a是沿着图2b的线a-a’绘示出集成芯片200的一些实施例的剖面图。图2c及图2d是沿着图2b的线b-b’绘示出集成芯片200的各种实施例的剖面图。

隔离结构104设置在半导体基板102上方，并且在第一鳍片结构106及第二鳍片结构108之间被横向地隔开。隔离结构104配置为将第一鳍片结构106及第二鳍片结构108彼此电性隔离。在一些实施例中，隔离结构104可以配置为浅沟槽隔离(sti)结构、深沟槽隔离(dti)结构、或另一合适的隔离结构。在进一步的实施例中，举例而言，隔离结构104可以是或可包括：二氧化硅、氮化硅、碳化硅、氮氧化硅、碳氧化硅、另一合适的介电材料、或前述的任意组合。在进一步的实施例中，隔离结构104可以是多层结构，例如包括一个或多个衬层。第一鳍片结构106及第二鳍片结构108横向地沿着第一方向(例如：沿着“y”方向，参见图2b)彼此平行地连续延伸。在进一步的实施例中，多个纳米结构117垂直地在第二鳍片结构108的每一个上。

栅极电极114沿着第一鳍片结构106及第二鳍片结构108、纳米结构117、及隔离结构104连续地横向延伸。在一些实施例中，栅极电极114可以是各自在半导体基板102上连续延伸的多个栅极电极114的一部分(例如，参见图2b的上视图)。多个纳米片场效晶体管116定义于栅极电极114与第一鳍片结构106之间的相交处，多个鳍式场效晶体管118定义于栅极电极114与第二鳍片结构108之间的相交处。多个栅极电极114各自为设置在纳米片场效晶体管116及鳍式场效晶体管118的第一源极/漏极区110及第二源极/漏极区111之间的连续结构。此外，多个栅极电极114沿着与第一方向实质上正交的第二方向(例如：沿“z”方向)延伸。栅极介电层112设置在栅极电极114与第一鳍片结构106、第二鳍片结构108、及纳米结构117之间。此外，栅极介电层112设置在栅极电极114与隔离结构104之间。

在进一步的实施例中，举例而言，栅极介电层112可以是或可包括：氧化物(如二氧化硅)、高介电常数(high-k)介电材料(如介电常数大于3.9的介电材料)、一些其他合适的介电材料、或前述的任意组合。举例而言，栅极介电层112可以是包括一个或多个界面层的多层结构。在进一步的实施例中，举例而言，栅极电极114可以分别是或分别包括：多晶硅、金属(例如：钨)、一些其他合适的导电材料、或前述的任意组合。举例而言，栅极电极可以包括功函数金属层及金属填充层。

栅极电极114及栅极介电层112包括多个栅极结构207，其位于纳米片场效晶体管116及鳍式场效晶体管118中的每一个的对应的选择性导电通道(未绘示)上。举例而言，每个纳米片场效晶体管116的选择性导电通道横向地设置在一对第一源极/漏极区110之间，且每个鳍式场效晶体管118的选择性导电通道横向地设置在一对第二源极/漏极区111之间。在一些实施例中，纳米片场效晶体管116及鳍式场效晶体管118的选择性导电通道包括半导体基板102及/或纳米结构117的未掺杂区域。此外，如图2a的剖面图所示，纳米结构117中的每一个可以具有如矩形形状的轮廓。然而，可修改成其他形状，举例而言，纳米结构117可各自具有如椭圆形的轮廓、如正方形的轮廓、如体育场形的(例如：几何体育场形)轮廓、如六边形的轮廓、如圆形的轮廓、或另一合适的形状。

栅极结构207的每一个包括栅极介电层112的一部分，其可以称为栅极介电结构，以及栅极电极114的一部分，其可以称为栅极电极结构。沿栅极电极114设置的栅极结构207的每一个可以通过设置在栅极结构207的每一个之间的栅极电极114的多个部分电性耦合在一起。栅极结构207配置为控制设置在每对源极/漏极区之间的鳍片结构及/或纳米结构的选择性导电通道的导电率(例如：在一个或多个导电状态及非导电状态之间切换)。在一些实施例中，栅极结构207包括第一栅极结构207a及第二栅极结构207b。举例而言，第一栅极结构207a配置为控制纳米片场效晶体管116第一选择性导电通道(一个或多个)的导电率。在另一示例中，第二栅极结构207b配置为控制鳍式场效晶体管118的其中一个的第二选择性导电通道的导电率。

蚀刻停止层208沿着栅极电极114的上表面设置。在一些实施例中，举例而言，蚀刻停止层208可以是或可包括：氮化硅、碳化硅、或另一合适的介电材料。此外，层间介电(inter-leveldielectric，ild)层210在蚀刻停止层208上。在进一步的实施例中，举例而言，层间介电层210可以是或可包括：低介电常数介电材料(例如：介电常数小于约3.9的介电材料)、极低介电常数介电材料、氧化物(例如：二氧化硅)、另一合适的介电材料、或前述材料的任意组合。导电通孔212设置在层间介电层210及蚀刻停止层208内。导电通孔212电性耦合至栅极电极114，并且可以配置为助于对纳米片场效晶体管116及鳍式场效晶体管118的栅极结构207施加合适的偏压(biasvoltage)。在进一步的实施例中，举例而言，导电通孔212可以是或可包括：铜、铝、氮化钛、氮化钽、钨、另一合适的导电材料、或前述的任意组合。

在一些实施例中，因为第一鳍片结构106及/或纳米结构117分别包括第一宽度w1，第二鳍片结构108包括第二宽度w2，所以可以针对第一应用最佳化纳米片场效晶体管116，同时针对第二应用最佳化鳍式场效晶体管118。鳍片结构(及/或纳米结构)的宽度可以对应于可通过鳍片结构内的选择性地导电通道的最大电流。随着鳍片结构的宽度增加时，可通过鳍片结构的选择性地导电通道的最大电流增加，而不会损坏鳍片结构。在一些实施例中，因为第一宽度w1大于第二宽度w2，所以纳米片场效晶体管116配置为传导比鳍式场效晶体管118更大的电流。在这样的实施例中，纳米片场效晶体管116的第一应用可以在比鳍式场效晶体管118的第二应用更高的电流下操作。此外，第一鳍片结构106、第二鳍片结构108、及/或纳米结构117的位置及/或尺寸可以配置为分别最小化它们所占的半导体基板102的面积。这部分地增加了可以形成在半导体基板102上方及/或之上的不同鳍片结构的数量，并且增加了设置在半导体基板102上方及/或之上的不同鳍片结构的设计灵活性及性能。

如图2b的上视图所示，第一源极/漏极区110在第一鳍片结构106上方及/或之上，并且在多个栅极电极114之间横向地分隔。此外，第二源极/漏极区111设置在第二鳍片结构108上方及/或之上，并且在多个栅极电极114之间横向地分隔。

图2c是沿着图2b的线b-b’绘示出集成芯片200的一些实施例的剖面图。如图2c的剖面图所示，第一源极/漏极区110及第二源极/漏极区111可各自具有矩形轮廓。此外，第一源极/漏极区110及第二源极/漏极区111的上表面可以设置在纳米结构117的顶表面上及/或第二鳍片结构108的顶表面上。进一步的实施例中，第一源极/漏极区110的宽度可以大于第一鳍片结构106及/或纳米结构117的第一宽度w1，且第二源极/漏极区111的宽度可以大于第二鳍片结构108的第二宽度w2。

图2d是沿着图2b的线b-b’绘示出集成芯片200的一些替代实施例的剖面图。如图2d的剖面图所示，第一源极/漏极区110可各自具有如六边形的轮廓。在其他实施例中，第一源极/漏极区110各自具有如菱形的轮廓。此外，第二源极/漏极区111可各自具有如六边形的轮廓。在其他实施例中，第二源极/漏极区111可以各自具有如菱形的轮廓。此外，相邻的第二源极/漏极区111可以彼此直接接触，使得相邻的鳍式场效晶体管118可以共用一个或多个共同的源极/漏极区。

图3a-图3d绘示出对应图2a-图2d的集成芯片200的一些替代实施例的集成芯片300的一些实施例的各种视图。图3a及图3c绘示出集成芯片300的剖面图，图3b绘示出集成芯片300的上视图。图3a是沿着图3b的线a-a’绘示出集成芯片300的一些实施例的剖面图。图3c是沿着图3b的线c-c’绘示出集成芯片300的一些实施例的剖面图。在一些实施例中，图3a绘示出图2a的集成芯片200的一些替代实施例的剖面图。在进一步的实施例中，图3b绘示出图2b的集成芯片200的一些替代实施例的上视图。

半导体基板102包括从底部区域102b垂直延伸的顶部区域102a。此外，半导体基板102具有设置在下表面102ls上的上表面102us。在一些实施例中，上表面102us定义半导体基板102的底部区域102b的最顶表面。第一鳍片结构106从半导体基板102的下表面102ls连续地延伸到设置在半导体基板102的上表面102us上的第一点。在一些实施例中，半导体基板102的下表面102ls分别接触第一鳍片结构106的外侧壁。在一些实施例中，半导体基板102的顶表面102ts定义半导体基板102的顶部区域102a的最顶表面。在一些实施例中，半导体基板102的顶表面102ts对准实质上的直线301。此外，第二鳍片结构106的顶表面分别对准实质上的直线301。另外，在一些实施例中，相应的第一鳍片结构106上的每个最顶纳米结构117的顶表面对准实质上的直线301。

在一些实施例中，中心装置区105内的半导体基板102的上表面102us接触第二鳍片结构108的每一个的至少一侧壁。此外，中心装置区105及外围装置区103在最外的装置区302之间横向地分隔。在进一步的实施例中，在最外的装置区302内横向设置的半导体基板102的上表面102us垂直对准在中心装置区105内横向设置的半导体基板102的上表面102us。

纳米片场效晶体管116的每一个的第一高度h1定义在实质上的直线301及半导体基板102的下表面102ls之间。鳍式场效晶体管118的每一个的第二高度h2定义在实质上的直线301及半导体基板102的上表面102us之间。在一些实施例中，第一高度h1大于第二高度h2。在一些实施例中，第一高度h1及第二高度h2的差(例如：h1-h2)可以为约5至30纳米。在一些实施例中，若第一高度h1及第二高度h2的差相对较大(例如：大于约30纳米)，则第一鳍片结构106及/或纳米结构117的高度可能太小，从而阻碍在第一鳍片结构106及/或纳米结构117中形成选择性导电通道。在进一步的实施例中，在集成芯片300的制造期间，可在利用一个或多个蚀刻制程定义第一鳍片结构106(及/或纳米结构117)及第二鳍片结构108时在半导体基板102上设置一个或多个遮罩层。举例而言，定义第一鳍片结构106(及/或纳米结构117)及第二鳍片结构108可以通过根据第一遮罩层及第二遮罩层的单一蚀刻制程，使得第一鳍片结构106(及/或纳米结构117)及第二鳍片结构108同时形成。第一遮罩层覆盖第一鳍片结构106，第二遮罩层覆盖第二鳍片结构108。在一些实施例中，第一遮罩层包括第一材料(例如：非晶硅)，第二遮罩层包括不同于第一材料的第二材料(例如：氮化硅)，且第一遮罩层的宽度大于第二遮罩层的宽度。由于第一遮罩及第二遮罩层的宽度不同及/或第一遮罩及第二遮罩层的材料不同，相较于半导体基板102的中心装置区105及/或最外装置区302，半导体基板102的外围装置区103将被蚀刻得更快。这部分地造成半导体基板102的下表面102ls设置为低于半导体基板102的上表面102us，使得第一高度h1大于第二高度h2。

如图3b的上视图及图3c的剖面图所示，第一鳍片结构106及第二鳍片结构108在多个第三鳍片结构304之间横向地分隔。多个第三源极/漏极区306设置于上方的栅极电极114的两侧的第三鳍片结构304的每一个之内及/或之上。在一些实施例中，第三源极/漏极区306包括第二掺杂类型(例如：n型)。此外，选择性导电通道定义在第三鳍片结构304的每一个内且在第三源极/漏极区306之间横向地分隔。第三鳍片结构304分别具有第三宽度w3且包括半导体基板102的顶部区域102a的单一段，所述的半导体基板102包括第一半导体材料(例如：硅)。多个第二鳍式场效晶体管308定义于栅极电极114与第三鳍片结构304之间的相交处。在进一步的实施例中，第三宽度w3小于第二鳍片结构108的第二宽度w2，使得相比于第二鳍式场效晶体管308，鳍式场效晶体管118配置为在操作期间用于较高的电流。在又一些实施例中，第二鳍式场效晶体管308配置为用于与鳍式场效晶体管118相同的应用(例如：作为静态随机存取存储器装置的上拉晶体管)。在其他实施例中，第二宽度w2等于第三宽度w3。

此外，在一些实施例中，第一鳍片结构106及第二鳍片结构108各自从隔离区310横向偏移一不为零的距离。因此，第一鳍片结构106及第二鳍片结构108可以在第一方向上(例如：沿着“y”方向)连续地延伸跨过第一区域312且可以在第一方向上连续地延伸跨过第二区域314。在这样的实施例中，第一区域312在隔离区310的第一侧，第二区域314设置在隔离区310的第二侧，使得第一鳍片结构106及第二鳍片结构108不连续地跨过隔离区310。这改善横向地设置于第一区域312内的纳米片场效晶体管116及鳍式场效晶体管118与横向地设置于第二区域314内的纳米片场效晶体管116及鳍式场效晶体管118之间的隔离，从而提高集成芯片300的性能。在进一步的实施例中，第三鳍片结构304在第一方向上从第一区域312连续地延伸到第二区域314，使得第三鳍片结构304不连续地跨过隔离区310。栅极电极114中的至少一个在第二方向上(例如：沿着“z”方向)连续延伸跨过隔离区310。

如图3c的剖面图所示，在隔离区310内的半导体基板102的102us的上表面在垂直方向上设置在隔离区310内的半导体基板102的下表面102ls的上方。此外，在隔离区310内，第一高度h1定义在实质上的直线301与半导体基板102的下表面102ls之间，第二高度h2定义在实质上的直线301与半导体基板102的上表面102us之间。在一些实施例中，第一高度h1大于第二高度h2。在进一步的实施例中，在隔离区310内，第一高度h1及第二高度h2的差(例如：h1-h2)可以为约5到30纳米。

图3d是沿着图3a的线g-g’绘示出集成芯片300的一些替代实施例的上视图。如图3d所示，第一鳍片结构106的每一个的宽度可以不连续地减小。举例而言，第一鳍片结构106可各自具有第一宽度w1及小于第一宽度w1的第二宽度w2。此外，纳米结构(图3a的117)可以具有与第一鳍片结构106相同的布局，使得每个纳米结构(图3a的117)的宽度可以不连续地减小(未绘示)。此外，第二鳍片结构108及/或第三鳍片结构304中的每一个的宽度可以不连续地减小(未绘示)。

图4a-图4b绘示出对应图3a-图3c的集成芯片300的一些替代实施例的集成芯片400的一些实施例的各种视图。图4a是沿着图3b的线a-a’绘示出集成芯片的一些实施例的剖面图。图4b是沿着图3b的线c-c’绘示出集成芯片的一些其他实施例的剖面图。

如图4a及图4b的剖面图所示，多个第一纳米结构117在第一鳍片结构106的每一个的正上方上，多个第二纳米结构401在第二鳍片结构108的每一个的正上方，且多个第三纳米结构403在第三鳍片结构304的每一个的正上方。因此，多个第一纳米片场效晶体管402定义于栅极电极114及第一鳍片结构106之间的相交处，多个第二纳米片场效晶体管404定义于栅极电极114及第二鳍片结构108之间的相交处，多个第三纳米片场效晶体管406定义于栅极电极114及第三鳍片结构304之间的相交处。第一纳米片场效晶体管402横向地设置在外围装置区103内，第二纳米片场效晶体管404横向地设置在中心装置区105内，且第三纳米片场效晶体管406横向地设置在最外部装置区302内。

在进一步的实施例中，第一鳍片结构106及第一纳米结构117的第一宽度w1大于第二鳍片结构108及第二纳米结构401的第二宽度w2。一些实施例中，第一鳍片结构106及第一纳米结构117的第一宽度w1从实质上的直线301连续增加到半导体基板102的下表面102ls。在又一些实施例中，第二鳍片结构108及第二纳米结构401的第二宽度w2从实质上的直线301连续增加到半导体基板102的上表面102us。在各种实施例中，半导体基板102的上表面102us及下表面102us可以分别是弯曲的、凹的、及/或u形的。

在又一些实施例中，第三鳍片结构304及第三纳米结构403的第三宽度w3可以从实质上的直线301连续增加到半导体基板102的上表面102us。在其他实施例中，第三鳍片结构304的第三宽度w3可以大于第一宽度w1及/或第二宽度w2。多个突起410可以设置在隔离区310内且可以在第三鳍片结构304的之间横向地分隔。突起410是在栅极电极114正下方的半导体基板102的区段。在进一步的实施例中，在集成芯片400的制造期间，突起410可以是在执行定义隔离区310的蚀刻制程后留在中心装置区105的第二半导体结构108的残留部分。

图5a-图5c绘示出对应图3a-图3c的集成芯片300的一些替代实施例的集成芯片500的一些实施例的各种视图。图5a绘示出集成芯片500的一些实施例的剖面图，图5b-图5c绘示出集成芯片500的一些实施例的上视图。图5a是沿着图5b或图5c的线a-a’绘示出集成芯片500的一些实施例的剖面图。在一些实施例中，集成芯片500包括彼此横向相邻设置的多个第一纳米片场效晶体管116、多个第一鳍式场效晶体管118、多个第二鳍式场效晶体管308、及多个第二纳米片场效晶体管510。

半导体基板102包括在横向上邻近第二装置区504的第一装置区502，以及在横向上邻近第二装置区504的第三装置区506。在一些实施例中，第一鳍片结构106及第二鳍片结构108横向地设置在第一装置区502内及/或可以配置为图1、图2a-图2d、图3a-图3d、及/或图4a-图4b的第一鳍片结构106及第二鳍片结构108。因此，多个第一纳米片场效晶体管116及多个第一鳍式场效晶体管118横向设置在第一装置区502内。在进一步的实施例中，第三鳍片结构304横向设置在第二装置区504内及/或可以配置为图3a-图3d及/或图4a-图4b的第三鳍片结构304。因此，多个第二鳍式场效晶体管308横向设置在第二装置区504内。

在又一些实施例中，多个第四鳍片结构508横向地设置在第三装置区506内。第四鳍片结构508可以配置为第一鳍片结构106，使得多个第二纳米结构512设置在第四鳍片结构508的每一个上方。在一些实施例中，第四鳍片结构508及多个第二纳米结构512各自包括第四宽度w4，其中第四宽度w4可以大于第一宽度w1及/或第一宽度w1可以等于第四宽度w4。在进一步的实施例中，多个第二纳米片场效晶体管510定义于第四鳍片结构508及栅极电极114的相交处。在一些实施例中，多个第二纳米片场效晶体管510可以配置为图1、图2a-图2d、图3a-图3d、及/或图4a-图4b中的多个第一纳米片场效晶体管116。

一些实施例中，第一鳍片结构106及第二鳍片结构108在不间断的(unbroken)路径中沿着第一方向(例如：沿“y”方向)连续地延伸。相比之下，如图5c的上视图所示，在进一步的实施例中，第一鳍片结构106及第二鳍片结构108从隔离区310横向地偏移，如图3b及图3d中所绘示及描述的。

图6a绘示出图5a-图5c的纳米片场效晶体管116的一些实施例的剖面图600a。在一些实施例中，图6a的剖面图600a是沿着图5b的上视图的线d-d’截取。

如图6a所示，纳米结构117垂直堆叠在第一鳍片结构106上。此外，纳米结构117各自在一对第一源极/漏极区110之间横向延伸。此外，栅极电极114垂直地设置在纳米结构117的每一个之间。栅极介电层112围绕垂直地设置在纳米结构117的每一个之间的栅极电极114的区段。因此，栅极介电层112配置为将栅极电极114与纳米结构117分开。第一侧壁间隔物结构602设置在栅极电极114的相对侧壁上且设置在栅极电极114及第一源极/漏极区110之间。此外，多个第二侧壁间隔物604沿着栅极介电层112的侧壁设置且配置为将栅极电极114与第一源极/漏极区110横向地分开。在一些实施例中，举例而言，第一侧壁间隔物结构602可以是或可包括：氧化物(例如：二氧化硅)、氮化硅、氮氧化硅、碳化硅、一些其他合适的介电材料、或前述的任意组合。在进一步的实施例中，举例而言，多个第二侧壁间隔物604可以分别是或可分别包括：氧化物(例如：二氧化硅)、氮化硅、碳化硅、氮氧化硅、碳氧化硅、另一合适的介电材料、或前述的任意组合。

虽然图6a的剖面图600a是叙述关于图5a-图5c的纳米片场效晶体管116的其中之一，应理解的是，图1、图2a-图2d、图3a-图3d、图4a-图4b、及/或图5a-图5c的任何纳米片场效晶体管(例如：多个第一纳米片场效晶体管116及/或多个第二纳米片场效晶体管510中的每一个)都可以绘示及/或描述为图6a的纳米片场效晶体管116。

图6b绘示出图5a-图5c的鳍式场效晶体管118的一些实施例的剖面图600b。在一些实施例中，图6b的剖面图600b是沿着图5b的上视图的线e-e’截取。

如图6b所示，栅极电极114在第二鳍片结构108上。栅极介电层112沿第二鳍片结构108上的栅极电极114的一区段的相对侧壁及底面延伸。第一侧壁间隔物结构602设置在栅极电极114的相对侧。

虽然图6b的剖面图600b是叙述关于图5a-图5c的鳍式场效晶体管118的其中之一，应理解的是，图1、图2a-图2d、图3a-图3d、图4a-图4b、及/或图5a-图5c的任何鳍式片场效晶体管(例如：多个第一鳍式场效晶体管118及/或多个第二鳍式场效晶体管308中的每一个)都可以绘示及/或描述为图6b的鳍式场效晶体管118。

图7至图28a-图28b是根据本公开的一些实施例，绘示出形成包括多个鳍片结构的集成芯片的方法的一些实施例的各种示意图，所述鳍片结构具有不同的宽度，所述鳍片结构在同一基板上彼此横向地相邻。虽然在图7至图28a-图28b是参照一种方法描述，应理解的是，图7至图28a-图28b所示的结构不限于此方法，而可以独立于此方法。虽然图7至图28a-图28b是描述为一系列动作，应理解的是，这些动作不限于所述的一系列动作，在其他实施例中可以改变这些动作的顺序，且所公开的方法也可以应用于其他结构。在其他实施例中，可以完全或部分省略所绘示及/或描述的一些动作。

如图7的剖面图700所示，在基底半导体(basesemiconductor)结构702(例如：半导体晶圆、半导体基板等等)上方形成半导体层堆叠708。基底半导体结构702是或包括硅或其他合适的材料。半导体层堆叠708包括交替的第一半导体层704及第二半导体层706。在一些实施例中，第一半导体层704包括不同于第二半导体层706的材料。在进一步的实施例中，第一半导体层704包括硅锗及/或第二半导体层706包括硅。因此，在一些实施例中，第二半导体层706可以包括与基底半导体结构702相同的材料。

在一些实施例中，形成半导体层堆叠708的制程包括外延形成第一半导体层704及第二半导体层706。举例而言，通过第一外延制程(如：气相外延(vpe)、液相外延(lpe)、分子束外延(mbe)、其他外延制程、或上述方法的组合)成长第一半导体层704中的第一层在基底半导体结构702上。之后，通过第二外延制程(如：气相外延、液相外延、分子束外延、一些其他外延制程、或前述的组合)在第一半导体层704中的第一层上成长第二半导体层706中的第一层。以交替的方式重复第一外延制程及第二外延制程直到形成半导体层堆叠708。

如图8的剖面图800所示，对半导体层堆叠708执行图案化制程，从而定义多个开口802。在一些实施例中，图案化制程包括：形成第一图案化遮罩层(未绘示)(例如，正/负光阻、硬遮罩等等)在半导体层堆叠708上；根据第一图案化遮罩层对半导体层堆叠708执行第一蚀刻制程，从而定义开口802；以及执行移除制程以移除第一图案化遮罩层。在进一步的实施例中，形成第一图案化遮罩层可通过：在半导体层堆叠708的上形成遮罩层(未绘示)；将遮罩层曝光至图案(例如通过微影制程，如：微影、极紫外光微影、或其他微影制程)，并显影遮罩层以形成第一图案化遮罩层。在一些实施例中，第一蚀刻制程可以是干蚀刻制程、湿蚀刻制程、反应性离子蚀刻(rie)制程、一些其他蚀刻制程、或前述的任意组合。在又一些实施例中，第一蚀刻制程可以移除基底半导体结构702的至少一部分，使得基底半导体结构702的上表面垂直地设置在半导体层堆叠708下方(未绘示)。

如图9的剖面图900所示，外延半导体结构902形成在基底半导体结构702上及半导体层堆叠708的侧面，从而定义半导体基板102。在一些实施例中，外延半导体结构902包括外延半导体材料(例如：由外延制程形成的半导体材料，如：外延硅、外延锗、外延硅锗等等)。在一些实施例中，外延半导体结构902各自包括与基底半导体结构702相同的材料。在进一步的实施例中，基底半导体结构702具有第一晶格取向(例如：基底半导体结构702的半导体材料的第一晶面)。在一些实施例中，举例而言，第一晶格取向可以是(100)、(110)、或其他取向。在又一些实施例中，外延半导体结构902可以具有第二晶格取向(例如：(100)、(110)、或其他取向)，举例而言，第二晶格取向可以不同于第一晶格取向。在又一些实施例中，第一晶格取向可以与第二晶格取向相同。此外，在各种实施例中，外延半导体结构902的底表面可以设置为低于基底半导体结构702的顶表面。

在一些实施例中，举例而言，形成外延半导体结构902的制程可以包括执行气相外延、液相外延、分子束外延、其他外延制程、或前述的组合，以在基底半导体结构702上及/或在半导体层堆叠708的侧面定义外延半导体结构902。随后，在一些实施例中，对外延半导体结构902执行平坦化制程(例如：化学机械研磨(cmp))，以使外延半导体结构902的最上表面及半导体层堆叠708的最上表面共平面。在一些实施例中，半导体基板102包括半导体层堆叠708、基底半导体结构702、及外延半导体结构902。在进一步的实施例中，形成半导体基板102的制程包括执行第7-9图中所绘示及/或描述的制程步骤。此外，半导体基板102包括横向地邻近第二装置区504的第一装置区502，及横向地邻近第二装置区504的第三装置区域506。

如图10的剖面图1000所示，在半导体基板102上方形成遮罩结构1002。在一些实施例中，遮罩结构1002在第一、第二、及第三装置区502、504、506上沿着不间断的路径横向地连续延伸。在进一步的实施例中，遮罩结构1002包括单层或多层的堆叠，举例而言，遮罩结构1002可以包括下遮罩层1004、中间遮罩层1006、及/或上遮罩层1008。在另外的实施例中，遮罩结构1002可以配置为硬遮罩。此外，多个心轴结构1010形成于遮罩结构1002上方。在一些实施例中，形成心轴结构1010的制程可以包括：沉积(例如：通过物理气相沉积(pvd)、化学气相沉积(cvd)、另一合适的成长或沉积制程)心轴层(未绘示)在遮罩结构1002上；根据遮罩层(未绘示)对心轴层执行图案化，从而定义多个心轴结构1010；以及执行移除制程以移除遮罩层。图案化制程可以包括执行湿蚀刻制程及/或干蚀刻制程。在一些实施例中，举例而言，心轴结构1010可以分别是或可分别包括非晶硅、或另一合适的材料。

在一些实施例中，举例而言，下遮罩层1004可以是或可包括氧化物，如：二氧化硅、或其他合适的介电材料。在其他实施例中，举例而言，中间遮罩层1006可以是或可包括：氮化硅、碳化硅、或另一合适的介电材料。在又一些实施例中，举例而言，上遮罩层1008可以是或可包括氧化物，如：二氧化硅、或另一合适的介电材料。在各个实施例中，举例而言，下遮罩层1004、中遮罩层1006、及/或上遮罩层1008的形成可以分别由物理气相沉积、化学气相沉积、原子层沉积、氧化制程、或另一合适的沉积或成长制程。在进一步的实施例中，下遮罩层1004的厚度小于中间遮罩层1006的厚度，且上遮罩层1008的厚度大于中间遮罩层1006的厚度。

如图11的剖面图1100所示，在隔离结构1002及心轴结构1010上沉积侧壁间隔物层1102。在一些实施例中，举例而言，形成侧壁间隔物层1102是通过：化学气相沉积制程、物理气相沉积制程、原子层沉积制程、及/或另一合适的成长或沉积制程。在另外的实施例中，举例而言，侧壁间隔物层1102可以是或可包括：氮化硅、碳化硅、或另一合适的介电材料。

如图12的剖面图1200中所示，将侧壁间隔物层(图11的1102)进行图案化，从而定义在横向上围住每个心轴结构1010的侧壁间隔物结构1202。在一些实施例中，这定义横向地设置于第三装置区506内的第一上遮罩结构1204。举例而言，第一上遮罩结构1204各自包括心轴结构1010及在横向上围住心轴结构1010的侧壁间隔物结构1202。在一些实施例中，图案化制程包括对侧壁间隔物层(图11的1102)执行非等向性蚀刻(例如：垂直蚀刻)以移除侧壁间隔物层(图11的1102)的横向延伸(lateralstretche)，从而产生沿着心轴结构1010的侧壁设置侧壁的间隔物结构1202。

如图13的剖面图1300，介电盖层1302沉积于遮罩结构1002、心轴结构1010、及侧壁间隔物结构1202上。在一些实施例中，介电盖层1302配置为保护下方的膜层，及/或例如可以是或可包括氧化物，如：二氧化硅、或另一合适的介电材料。在另外的实施例中，举例而言，可以通过化学气相沉积制程、物理气相沉积制程、原子层沉积制程、或另一合适的沉积或成长制程来沉积介电盖层1302。在一些实施例中，介电盖层1302仅由物理气相沉积制程形成。在又一些实施例中，介电盖层1302可以沿着第一、第二、及第三装置区502、504、506连续地横向地延伸，所述第一、第二、及第三装置区502、504、506沿着不间断的路径。

如图14a的剖面图1400a所示，第一保护层1402形成为覆盖第一组心轴结构1010及对应的侧壁间隔物结构1202，同时露出第二组心轴结构1010及对应的侧壁间隔物结构1202。在一些实施例中，形成第一保护层1402的制程包括：沉积(例如：通过化学气相沉积、物理气相沉积、原子层沉积、旋涂(spin-on)或涂布(coating)技术等等)第一保护膜；以及根据微影遮罩(未绘示)对第一保护膜进行图案化，从而定义第一保护层1402并露出第二组心轴结构1010。随后，根据第一保护层1402对介电盖层1302进行图案化，以从第二组心轴结构1010上方移除介电盖层1302，而介电盖层1302留在第一组心轴结构1010上。在各个实施例中，从第一装置区502的区段移除介电盖层1302。在进一步的实施例中，第一保护层1402可以包括单层及/或可以包括多层结构。举例而言，多层堆叠可以是或可包括一个或多个层，如：第一层、第二层、及第三层(未绘示)。第二层可以设置在第一层及第三层之间。在另外的实施例中，第一层可以包含烯丙基单体(allylmonomer)，第二层可以包含重氮萘醌(diazonaphthoquinone，dnq)，且第三层可以包括偏化学计量硫醇-烯聚合物(off-stoichiometrythiol-enepolymer)。

图14b的剖面图1400b绘示出图14a的剖面图1400a的图案化步骤的各种替代实施例，其中用来移除介电盖层的区段的图案化制程中可过蚀刻(over-etch)并移除部分上遮罩层1008。在一些实施例中，由图案化制程移除的部分上遮罩层1008从第二组心轴结构1010横向偏移。因此，上遮罩层1008的上表面1008us在垂直方向上设置在上遮罩层1008的顶表面1008ts下方。如图15所示，上遮罩层1008的上表面1008us在随后的制程步骤中可以用虚线表示。

如图15的剖面图1500所示，执行移除制程以移除第一保护层(图14a的1402)。在一些实施例中，移除第一保护层(图14a的1402)后，剥离在横向上围住第二组心轴结构1010的侧壁间隔物结构1202，从而露出第二组中的心轴结构1010的每一个的外侧壁。这部分地定义第一装置区502内的第二上遮罩结构1502。第二上遮罩结构1502各自包括心轴结构1010。在一些实施例中，剥离在横向上围住第二组心轴结构1010的侧壁间隔物结构1202包括执行一个或多个蚀刻制程，蚀刻制程可以包括湿蚀刻制程及/或干蚀刻制程。介电盖层1302配置为保护在横向上围住第一组心轴结构1010的侧壁间隔物结构1202，使其在所述的一个或多个蚀刻制程期间不被移除。在一些实施例中，一个或多个蚀刻制程包括将半导体基板102上的膜层暴露于一种或多种蚀刻剂，例如：磷酸(如h3po4)。在又一些实施例中，相比于介电盖层1302、上遮罩层1008、及/或心轴结构1010，所述的一个或多个蚀刻制程可以更快地蚀刻侧壁间隔物结构1202。

如图16的剖面图1600所示，对图15的结构执行进行移除制程，将介电盖层(图15的1302)移除。在一些实施例中，移除制程包括执行湿蚀刻制程及/或干蚀刻制程。

如图17的剖面图1700所示，形成第二保护层1702以覆盖第一及第二上遮罩结构1204、1502。在一些实施例中，形成第二保护层1702的制程包括：沉积(例如，通过化学气相沉积、物理气相沉积、原子层沉积、旋涂或涂布技术等等)第二保护膜；以及根据微影遮罩(未绘示)图案化第二保护膜，从而定义第二保护层1702。随后，对从第二保护层1702横向偏移的心轴结构1010执行图案化制程，以从第一及第二装置区502、504移除它们，从而在第一及第二装置区502、504内定义第三上遮罩结构1704。在一些实施例中，图案化制程包括执行湿蚀刻制程及/或干蚀刻制程，相比于侧壁间隔物结构1202，其更快地蚀刻心轴结构1010。因此，在各个实施例中，第三上遮罩结构1704各自包括设置在第一及第二装置区502、504内的侧壁间隔物结构1202。在执行图案化制程后，执行移除制程以移除第二保护层1702(未绘示)。

在进一步的实施例中，第二保护层1702可以包括单层及/或可以包括多层结构。举例而言，多层堆叠可以是或可包括一个或多个层，如：第一层、第二层、及第三层(未绘示)。第二层可以设置在第一层及第三层之间。在另外的实施例中，第一层可以包含烯丙基单体(allylmonomer)，第二层可以包含重氮萘醌(diazonaphthoquinone，dnq)，且第三层可以包括偏化学计量硫醇-烯聚合物(off-stoichiometrythiol-enepolymer)。

如图18的剖面图1800所示，对第二装置区504执行图案化制程以移除第一组第三上遮罩结构1704，同时在适当的地方留下第二组第三上遮罩结构1704。在一些实施例中，图案化制程可以包括根据遮罩层(未绘示)执行干蚀刻制程。随后，上介电层1802形成于遮罩结构1002上并横向跨过第一、第二及第三装置区502、504、506。在一些实施例中，举例而言，可以通过化学气相沉积制程、物理气相沉积制程、原子层沉积制程、或另一合适的成长或沉积制程来沉积上介电层1802。在进一步的实施例中，举例而言，上介电层1802可以是或可包括：氮化硅、碳化硅、或另一合适的介电材料及/或可以形成至约3纳米的厚度，或在约2.8至3.2纳米的范围。

如图19的剖面图1900所示，根据上介电层1802、第一上遮罩结构1204、第二上遮罩结构1502、及第三上遮罩结构1704，对图18的结构执行图案化制程。这部分地形成第一遮罩层堆叠1902、第二遮罩层堆叠1904、第三遮罩层堆叠1906、及第四遮罩层堆叠1908。一些实施例中，图案化制程包括执行干蚀刻制程、湿蚀刻制程、另一合适的蚀刻制程、或前述的任意组合。此外，第一及第四遮罩层堆叠1902、1908可以分别包括心轴结构1010及遮罩结构1002。此外，第二及第三遮罩层堆叠1904、1906可以分别包括遮罩结构1002。

此外，由于第一上遮罩结构1204、第二上遮罩结构1502、及/或第三上遮罩结构1704的膜层及/或结构的不同，第一、第二、第三、及第四遮罩层堆叠1902-1908可以具有彼此不同的宽度。举例而言，第一遮罩层堆叠1902具有第一宽度w1，第二遮罩层堆叠1904具有第二宽度w2，第三遮罩层堆叠1906具有第三宽度w3，第四遮罩层堆叠1908具有第四宽度w4。在进一步的实施例中，第一宽度w1大于第二宽度w2，且第二宽度w2大于第三宽度w3。在又一些实施例中，第四宽度w4大于或等于第一宽度w1。

如图20的剖面图2000所示，在半导体基板102上形成底部抗反射涂层(barc)2002。在一些实施例中，形成底部抗反射涂层2002的制程可以包括：沉积底部抗反射膜于半导体基板102上及横向上的遮罩层堆叠1902-1908之间；以及对底部抗反射膜执行回蚀刻制程，从而形成底部抗反射涂层2002。在一些实施例中，以使得上遮罩层1008的顶表面垂直设置在底部抗反射涂层2002的顶表面上的方式执行回蚀刻制程。在又一些实施例中，在执行回蚀刻制程之后，可以执行移除制程(例如：湿蚀刻制程及/或干蚀刻制程)以移除第一及第四遮罩层堆叠1902、1908的心轴结构(图19的1010)。在其他实施例中，可以通过回蚀刻制程移除心轴结构(图19的1010)的至少一部分。

如图21的剖面图2100所示，根据遮罩层堆叠1902-1908，对半导体基板102及半导体层叠层708执行图案化制程。这在第一装置区502内形成第一鳍片结构106及第二鳍片结构108，在第二装置区504内形成第三鳍片结构304，以及在第三装置区506内形成第四鳍片结构508，如图21所示。此外，图案化制程可以移除上遮罩层(图20的1008)。再者，由于根据遮罩层堆叠1902-1908将半导体基板102图案化，前述的鳍片结构的每一个可以具有对应于上方的遮罩层堆叠的厚度。举例而言，第一遮罩层堆叠1902在第一鳍片结构106上且形成第一鳍片结构106使得它们具有第一宽度w1。因此，以使得第一鳍片结构106各自具有第一宽度w1、第二鳍片结构108各自具有第二宽度w2、第三鳍片结构304各自具有第三宽度w3、且第四鳍片结构508各自具有第四宽度w4的方式执行图案化制程。

在执行图案化制程之后，半导体基板102包括从底部区域102b垂直延伸的顶部区域102a。此外，半导体基板102具有设置在下表面102ls上方的上表面102us。在一些实施例中，上表面102us定义半导体基板102的底部区域102b的最顶表面。在一些实施例中，半导体基板102的顶表面102ts定义半导体基板102的顶部区域102a的最顶表面。在一些实施例中，半导体基板102的顶表面102ts对准实质上的直线301。

第一鳍片结构106的第一高度h1及半导体层堆叠708定义在下表面102ls与实质上的直线301之间。此外，第二鳍片结构108及第三鳍片结构304的第二高度h2定义在上表面102us及实质上的直线301之间。第四鳍片结构508的第三高度h3及半导体层堆叠708定义在第三装置区506内的下表面102ls及实质上的直线301之间。由于第一鳍片结构106及/或第四鳍片结构508的相对较大的宽度(例如：大于第二鳍片结构108及/或第三鳍片结构304的宽度)，第一高度h1及第三高度h3分别大于第二高度h2。这可能是因为在横向上与第一结构106及/或第四鳍片结构相邻的区域(例如，参见第30-34)中的介电材料的移除(例如：图20的上遮罩层1008的过蚀刻)。在一些实施例中，其中第四鳍片结构508的第四宽度w4小于第一鳍片结构106的第一宽度w1，第三高度h3小于第一高度h1。在又一些实施例中，其中第四鳍片结构508的第四宽度w4大于第一鳍片结构106的第一宽度w1，第三高度h3大于第一高度h1。在一些实施例中，第一高度h1及第二高度h2的差(例如：h1-h2)可以在约5至30纳米的范围内。

如图22a-图22c的各个视图中所示，执行移除制程以移除下遮罩层(图21的1004)及中间遮罩层(图21的1006)。此外，如图22b-图22c所示，对图21的结构执行隔离图案化制程(isolationpatterningprocess)，以在第一装置区502内横向定义隔离区310。此后，在半导体基板102上方形成隔离结构104。图22a是沿着图22b的上视图2200b的线a-a’绘示出剖面图2200a的一些实施例。此外，图22c是沿着图22b的上视图2200b的线b-b’绘示出剖面图2200c的一些实施例。

在一些实施例中，移除制程包括执行湿蚀刻制程及/或干蚀刻制程以移除下遮罩层(图21的1004)及中间遮罩层(图21的1006)。此外，移除制程可以包括对半导体基板102及/或半导体层堆叠708执行蚀刻制程及/或平坦化制程(例如：化学机械研磨(cmp)制程)，以减小第二半导体鳍片结构108及第三鳍片结构304的高度及/或移除半导体层堆叠708的最顶的第一半导体层堆叠704。

此外，如图22b的上视图2200b及图22c的剖面图2200c所示，隔离图案化制程在第一装置区502内横向定义隔离区310。在一些实施例中，隔离图案化制程可以包括在半导体基板102上方形成遮罩层，并将半导体基板102的未被遮罩住的区域暴露于一种或多种蚀刻剂(例如：参见图35a-图35b至图39a-图39b)。这部分地从隔离区310移除第一鳍片结构106及第二鳍片结构108。如图22c的剖面图2200c所示，在执行隔离图案化制程之后，第二鳍片结构108的残余部分2202留在隔离区310内。在一些实施例中，由于第一鳍片结构106及第二鳍片结构108的宽度及/或半导体材料的差异，第二鳍片结构108的残余部分2202留下。

此外，如图22a-图22c的各种视图所示，在执行隔离图案化制程之后，形成隔离结构104在半导体基板102上方。举例而言，隔离结构104可以由物理气相沉积、化学气相沉积、原子层沉积、热氧化、或另一合适的成长或沉积来形成。在一些实施例中，举例而言，隔离结构104可以是浅沟槽隔离(sti)结构及/或可以是或可包括：二氧化硅、氮化硅、碳化硅、另一合适的介电材料、或前述的任意组合。

如图23a的剖面图2300a及图23b的上视图2300b所示，在隔离结构104、第一鳍片结构106、第二鳍片结构108、第三鳍片结构304、第四鳍片结构508、及半导体层堆叠708上方形成虚设侧壁间隔物层2302及虚设栅极结构2304。图23a绘示出沿上视图2300b的线a-a'截取的剖面图2300a的一些实施例。图23a是沿着图23b的上视图2300b的线a-a’绘示出剖面图2300a的一些实施例。虚设侧壁间隔物层2302将虚设栅极结构2304与隔离结构104、第一鳍片结构106、第二鳍片结构108、第三鳍片结构304、第四鳍片结构508、及半导体层堆叠708分隔，如图23a所示。

在一些实施例中，形成虚设侧壁间隔物层2302及虚设栅极结构2304的制程包括：沉积虚设介电层(未绘示)覆盖隔离结构104、第一鳍片结构106、第二鳍片结构108、第三鳍片结构304、第四鳍片结构508、及半导体层堆叠708。虚设介电层可以沉积为顺应层(conformallayer)。举例而言，虚设介电层可以是或可包括：氧化物(如二氧化硅)、氮化硅、碳化硅、高介电常数介电材料、另一合适的介电材料、或前述的任意组合。举例而言，通过化学气相沉积、物理气相沉积、原子层沉积、一些其他沉积制程、或前述的组合来沉积虚设介电层。然后在虚设介电层上沉积虚设栅极材料层(未绘示)。举例而言，可以通过化学气相沉积、物理气相沉积、原子层沉积、一些其他沉积制程、或前述的组合来沉积虚设栅极材料层。

之后，图案化遮罩层(未绘示)形成在虚设栅极材料层上。在一些实施例中，图案化遮罩层可以包括介电材料的堆叠。举例而言，图案化遮罩层可以包括第一介电层(例如：二氧化硅)、设置在第一介电层上的第二介电层(例如：氮化硅)、以及设置在第二介电层上的第三介电层(例如：二氧化硅)。然后执行蚀刻制程以移除虚设栅极材料层及虚设介电层未被遮罩住的部分，从而形成虚设侧壁间隔物层2302及虚设栅极结构2304。

此外，如图23a的剖面图2300a及图23b的上视图2300b所示，沿着虚设栅极结构2304的侧壁形成侧壁间隔物结构2306。在一些实施例中，举例而言，侧壁间隔物结构2306可以是或可包括：氮化硅、碳化硅、另一合适的介电材料、或其他材料。

如图24a-图24c的各个视图中所示，第一源极/漏极区110、第二源极/漏极区111、第三源极/漏极区306及第四源极/漏极区514形成在半导体基板102上。图24a是沿着图24b的上视图2400b的线a-a’绘示出剖面图2400a的一些实施例。此外，图24c是沿着图24b的上视图2400b的线f-f’绘示出剖面图2400c的一些实施例。

在一些实施例中，形成第一、第二、第三、及第四源极/漏极区110、111、306、514的制程包括：先对第一、第二、第三、及第四鳍片结构106、108、304、508执行移除制程，使前述鳍片结构的部分凹入至低于隔离结构104的上表面(例如：参见图24c)。此外，移除制程从前述鳍片结构的部分上方移除半导体层堆叠708。接着，执行第一外延制程以形成第一、第二、第三、及第四源极/漏极区110、111、306、514。在一些实施例中，第一外延制程可以包括执行一个或多个外延制程。举例而言，所述的一个或多个外延制程可以包括对第一、第二、第三、及第四源极/漏极区110、111、306、514中的每一个执行外延制程(亦即执行至少四个外延制程)。在另外的实施例中，举例而言，所述的一个或多个外延制程可以分别是气相外延、液相外延、分子束外延、一些其他外延制程、或前述的组合。此外，所述的一个或多个外延制程可以用第一掺杂型掺杂剂(例如：p型掺杂剂，如硼原子)或第二掺杂型掺杂剂(例如：n型掺杂剂，如磷原子)原位掺杂相应的源极/漏极区。

如图25a-图25c的各个视图中所示，对虚设栅极结构2304及虚设侧壁间隔物层2302执行移除制程，以露出第一鳍片结构106及第四鳍片结构508的区段，从而露出半导体层堆叠708。图25a是沿着图25b的上视图2500b的线a-a’绘示出剖面图2500a的一些实施例。此外，图25c是沿着图25b的上视图2200b的线f-f’绘示出剖面图2500c的一些实施例。

在各种实施例中，在执行移除制程之前，在第一、第二、第三、及第四源极/漏极区110、111、306、514中的每一个上形成层间介电(ild)层2502。层间介电层2502可以由物理气相沉积、化学气相沉积、原子层沉积或另一合适的沉积或成长制程来形成。此外，举例而言，层间介电层2502可以是或可包括：二氧化硅、低介电常数介电材料、极低介电常数介电材料、另一合适的介电材料或前述的任意组合。随后，形成层间介电层2502可以包括对层间介电层2502执行平坦化制程，直到到达虚设栅极结构2304的上表面。在这样的实施例中，层间介电层2502的上表面可以与虚设栅极结构2304的上表面共平面。

在一些实施例中，在图25a-图25c的各个视图中所示的移除制程包括执行湿蚀刻制程及/或干蚀刻制程。在一些实施例中，移除制程包括：在半导体基板102上方形成遮罩层(未绘示)；将虚设栅极结构2304及虚设侧壁隔离层2302的未被遮罩住的区域暴露于一种或多种蚀刻剂；以及移除遮罩层。此外，以使虚设栅极结构2304及虚设侧壁隔离层2302的区段留在第二及第三鳍片结构108、304上的方式执行移除制程。在又进一步的实施例中，移除制程可完全移除虚设栅极结构2304及虚设侧壁间隔物层2302，使得在执行移除制程(未绘示)之后露出第二及第三鳍片结构108、304。

如图26的剖面图2600所示，在第一鳍片结构106上方形成多个第一纳米结构117，且在第四鳍片结构508上方形成多个第二纳米结构512。多个第一纳米结构117彼此垂直堆叠，多个第二纳米结构彼此垂直堆叠。在一些实施例中，以使得每个纳米结构117包括与下方的第一鳍片结构106相同的宽度的方式形成多个第一纳米结构117。在进一步的实施例中，以使得每个纳米结构512包括与下方的第四鳍片结构508相同的宽度的方式形成多个第二纳米结构512。

在一些实施例中，形成多个第一纳米结构117及多个第二纳米结构512的制程包括选择性地移除半导体层堆叠(图25a-图25c的708)的第一半导体层(图25a-图25c的704)，从而形成多个第一纳米结构117及多个第二纳米结构512。对比第二半导体层(图25a-图25c的706)，可执行选择性地蚀刻第一半导体层(图25a-图25c的704)的制程(例如湿蚀刻)来移除第一半导体层(图25a-图25c的704)。在一些实施例中，可以使用湿蚀刻剂(例如：氢氧化铵(nh4oh)、氢氧化四甲铵(tmah)溶液、乙二胺邻苯二酚(ethylenediaminepyrocatechol，edp)、氢氧化钾(koh)溶液、或其他蚀刻剂)选择性地移除第一半导体层(图25a-图25c的704)。在一些实施例中，在形成多个第一纳米结构117及多个第二纳米结构512之后，执行移除制程以从第二鳍片结构108及第三鳍片结构304上方移除虚设栅极结构2304及虚设侧壁间隔物层2302(未显示)。

如图27a-图27c的各个视图中所示，形成栅极介电层112及栅极电极114在半导体基板102上，从而形成多个第一纳米片场效晶体管116、多个第一鳍式场效晶体管118、多个第二鳍式场效晶体管308及多个第二纳米片场效晶体管510。图27a是沿着图27b的上视图2700b的线a-a’绘示出剖面图2700a的一些实施例。此外，图27c是沿着图27b的上视图2700b的线f-f’绘示出剖面图2400c的一些实施例。栅极介电层112将栅极电极114与第一、第二、第三及第四鳍片结构106、108、304、508及多个第一及第二纳米结构117、512分开。

此外，应理解的是，在一些情况下，举例而言，每个纳米片场效晶体管116也可以被认为是及/或被称为：全绕式栅极场效晶体管(gaafet)、栅极围绕场效晶体管、多桥通道场效晶体管(mbcfet)、纳米线场效晶体管、纳米环场效晶体管、或其他场效晶体管。

在一些实施例中，形成栅极介电层112及栅极电极114的制程包括在每个纳米结构117、512的周围、以及第一、第二、第三、及第四鳍片结构106、108、304、508及隔离结构104的露出部分上沉积(例如：化学气相沉积、物理气相沉积、原子层沉积、另一合适的沉积制程等)栅极介电材料。栅极介电材料可以沉积为顺应层。举例而言，栅极介电材料可以是或可包括氧化物(例如，二氧化硅)、高介电常数介电材料、其他介电材料或前述的任意组合。栅极介电材料可以是多层的，例如包括一个或多个界面层。

此后，栅极电极材料(未绘示)沉积在栅极介电材料上并围绕每个纳米结构117、512。举例而言，栅极电极材料可以是或可包括：多晶硅(例如：掺杂的多晶硅)、金属(例如：al、w等等)、一些其他导电材料或上述的组合。栅极电极材料可以是多层的，举例而言，包括功函数金属层(例如：tin、tan、或其他材料)、金属填充层(例如：w)等等。在一些实施例中，举例而言，可以由化学气相沉积、物理气相沉积、原子层沉积、电化学电镀、无电镀、一些其他沉积制程、或前述的组合来沉积栅极电极。然后对栅极电极材料及栅极介电材料执行平坦化制程(例如：化学机械研磨)，以移除栅极电极材料及栅极介电材料的上部，从而形成栅极电极114及栅极介电层112。平坦化制程可以使层间介电层2502、栅极电极114、栅极介电层112、及侧壁间隔物结构2306的上表面共平面。

如图28a及图28b的剖面图2800a及2800b所示，在栅极电极114及层间介电层2502上方形成上层间介电层(upperildlayer)2802。随后，在栅极电极114上方及第一、第二、第三及第四源极/漏极区110、111、306、514的每一个上方的层间介电层2502中形成多个导电通孔212。在一些实施例中，举例而言，导电通孔212可以是或可包括：铝、铜、钨、氮化钛、氮化钽、另一合适的导电材料，或上述的任意组合。在另外的实施例中，举例而言，导电通孔212可以由单一镶嵌制程或另一合适的制程形成。举例而言，上层间介电层2802可以由物理气相沉积、化学气相沉积、原子层沉积或另一合适的沉积或成长制程来沉积。在又一些实施例中，举例而言，上层间介电层2802可以是或可包括二氧化硅、低介电常数介电材料、极低介电常数介电材料、另一合适的介电材料或前述的任意组合。

图29是根据本发明的一些实施例，绘示出形成包括多个鳍片结构的集成芯片的方法的一些实施例的流程图2900，鳍片结构具有不同的宽度，鳍片结构在同一基板上彼此横向地相邻设置。虽然文中将图29的流程图2900绘示及描述为一系列动作或事件，应当理解的是，所绘示的这样的动作或事件的顺序不是以限制性的意义来解释。举例而言，除了文中绘示及/或描述的那些动作或事件之外，一些动作可以以不同的顺序发生及/或与其他动作或事件同时发生。此外，可能不需要所述的全部动作来实施文中描述的一个或多个方面或实施例，且文中描述的一个或多个动作可以在一个或多个分开的动作及/或阶段中执行。

在动作2902，形成半导体层堆叠于基底半导体结构上，其中半导体层堆叠包括多个第一半导体层及多个第二半导体层。图7绘示出对应于动作2904的一些实施例的剖面图700。

在动作2904，形成外延结构于基底半导体结构上及半导体层堆叠的侧面，从而定义半导体基板。图8及图9绘示出对应于动作2904的一些实施例的剖面图800及900。

在动作2906，形成遮罩结构于半导体基板上。图10绘示出对应于动作2906的一些实施例的剖面图1000。

在动作2908，形成多个心轴结构于遮罩结构上。图10绘示出对应于动作2908的一些实施例的剖面图1000。

在动作2910中，沿着每个心轴结构的侧壁形成侧壁间隔物结构。图11及图12绘示出对应于动作2910的一些实施例的剖面图1100及1200。

在动作2912，对心轴结构及侧壁间隔物结构执行一或多道图案化制程，以定义第一、第二、及第三上遮罩结构。第一、第二、及第三上遮罩结构各自包括彼此不同的宽度。图13-图18绘示出对应于动作2912的一些实施例的剖面图1300-1800。

在动作2914，根据第一、第二、及第三上遮罩结构图案化遮罩结构，从而定义第一、第二、第三、及第四遮罩层堆叠，其各自包括彼此不同的宽度。图19绘示出对应于动作2914的一些实施例的剖面图1900。

在动作2916，图案化半导体基板及半导体层堆叠，以定义第一鳍片结构、第二鳍片结构、第三鳍片结构、及第四鳍片结构。第一、第二、第三、及第四鳍片结构各自具有彼此不同的宽度。图21绘示出对应于动作2916的一些实施例的剖面图2100。

在动作2918，形成隔离结构于第一、第二、第三、及第四鳍片结构上。图22a-图22c绘示出对应于动作2918的一些实施例的各种视图。

在动作2920，形成虚设栅极结构于隔离结构、第一、第二、第三、及第四鳍片结构上。图23a及图23b绘示出对应于动作2920的一些实施例的各种视图。

在动作2922，在第一、第二、第三、及第四鳍片结构上方形成源极/漏极区。源极/漏极区在虚设栅极结构之间横向分隔。图24a-图24c绘示出对应于动作2922的一些实施例的各种视图。

在动作2924，通过选择性地移除半导体层堆叠中的第一半导体层，形成多个第一纳米结构于第一鳍片结构上及多个第二纳米结构于第四鳍片结构上。图25a-图25c及图26绘示出对应于动作2924的一些实施例的各种视图。

在动作2926，形成栅极介电层及栅极电极于隔离结构、第一、第二、第三、及第四鳍片结构上、及多个第一及第二纳米结构周围。图27a-图27c绘示出对应于动作2926的一些实施例的各种视图。

在动作2928，形成层间介电层于隔离结构、第一、第二、第三、及第四鳍片结构、源极/漏极区、及栅极电极上。图28a-图28b绘示出对应于动作2928的一些实施例的剖面图2800a及2800b。

在动作2930，形成导孔于层间介电层内。图28a-图28b绘示出对应于动作2930的一些实施例的剖面图2800a及2800b。

图30-图34是根据本发明的一些实施例，绘示出形成包括多个鳍片结构的集成芯片的第二方法的一些实施例的剖面图3000-3400，鳍片结构具有不同的宽度，鳍片结构在同一基板上彼此横向地相邻设置。举例而言，图30-图34绘示出可以对第一装置区502执行的动作的替代实施例的，其取代图14a-图21的动作。因此，在一些实施例中，第二方法包括交替地进行的方法，从图7-图13至图30，然后从图34至图22a-图22c至图28a-图28b(跳过图14a-图21)。

如图30的剖面图3000所示，在中间心轴结构1010上方形成第一保护层1402。在一些实施例中，中间心轴结构1010在第一装置区502的中间区域3002内横向地分隔且从半导体层堆叠708横向地偏移。形成第一保护层1402之后，执行移除制程，以将介电盖层1302的区段从自第一保护层1402横向偏移的区域移除。在一些实施例中，移除制程包括执行湿蚀刻制程及/或干蚀刻制程。如第30图所示，移除制程可以过蚀刻并移除部分上遮罩层1008。由图案化制程移除的部分上遮罩层1008从第一保护层1402横向偏移，使上遮罩层1008的上表面1008us在垂直方向上设置在上遮罩层1008的顶表面1008ts下方。在执行移除制程之后，可以执行蚀刻制程(例如：湿蚀刻及/或干蚀刻)以移除第一保护层1402(未绘示)。

如图31的剖面图3100所示，执行第一图案化制程以从自中间区域3002横向偏移的区域中的心轴结构1010的周围移除侧壁间隔物结构1202。一些实施例中，介电盖层(图30的1302)在第一图案化制程期间作为遮罩层且配置为防止损坏及/或移除中间区域3002中的侧壁间隔物结构1202。另外，在执行第一图案化制程后，执行第二图案化制程以从中间区域3002移除介电盖层1302。在进一步的实施例中，第二图案化制程可以包括执行干蚀刻制程及/或湿蚀刻制程。

如图32的剖面图3200所示，第二保护层1702形成于从中间区域3002横向偏移的心轴结构1010上。随后，执行图案化制程以移除在中间区域3002内横向分隔的心轴结构1010，从而在中间区域3002中留下侧壁间隔物结构1202。图案化制程可以包括执行湿蚀刻制程及/或干蚀刻制程。此外，图案化制程可以过蚀刻并移除横向地在中间区域3002内的部分上遮罩层1008，使得上遮罩层1008的上表面1008us在垂直方向上设置为低于上遮罩层1008的顶表面1008ts。在执行图案化制程之后，可以执行蚀刻制程(例如：湿蚀刻及/或干蚀刻)以移除第二保护层1702(未绘示)。

如图33的剖面图3300所示，在心轴结构1010及侧壁间隔物结构1202上方形成上介电层1802。举例而言，上介电层1802可以是或可包括：氮化硅、碳化硅、或另一合适的介电材料。举例而言，上介电层1802可以由化学气相沉积、物理气相沉积、原子层沉积或另一合适的沉积或成长制程来形成。在另外的实施例中，在沉积上介电层1802之后，可以对上介电层1802执行蚀刻制程(例如：湿蚀刻制程及/或干蚀刻制程)以从自心轴结构1010及/或侧壁间隔物结构1202横向偏移的区域移除上介电层1802。

此外，如图33所示，由于第30-32图的图案化及/或移除制程，从区域3202移除来自上遮罩层1008的介电材料(例如：二氧化硅)，使得上遮罩层1008的上表面1008us设置为低于上遮罩层1008的顶表面1008ts。此外，可以不将来自上遮罩层1008的介电材料从侧壁间隔物结构1202的相对侧壁之间的中心区域3204移除。此外，上介电层1802连续地延伸跨过侧壁间隔物结构1202的相对侧壁之间的中心区域3204。

如图34的剖面图3400所示，对半导体基板102执行图案化制程，从而定义第一鳍片结构106及第二鳍片结构108。以使得第一鳍片结构106具有第一宽度w1且第二鳍片结构108具有不同于第一宽度w1的第二宽度w2的方式执行图案化制程。在一些实施例中，由于从区域3202移除来自上遮罩层(图33的1008)的介电材料(例如：二氧化硅)，所以图案化制程可以过蚀刻区域3202内的半导体基板102，使半导体基板102包括设置在上表面102us下方的下表面102ls。沿着半导体基板102的顶表面设置实质上的直线301。此外，在实质上的直线301及半导体基板102的下表面102ls之间定义半导体基板102的第一高度h1。半导体基板102的第二高度h2定义在实质上的直线301及半导体基板102的上表面102us之间。在一些实施例中，由于所述的过蚀刻，第二高度h2小于第一高度h1。在进一步的实施例中，第一高度h1及第二高度h2的差(例如：h1-h2)可以在约5到30纳米的范围内。在一些实施例中，如果第一高度h1及第二高度h2的差相对较大(例如：大于约30纳米)，则第二鳍片结构108的高度可能太小，从而阻碍第二鳍片结构108中的选择性导电通道的形成。

图35a-图35b至图39a-图39b绘示出可对第一装置区502执行以进行图22a-图22c所绘示及/或描述的隔离图案化制程的动作的替代实施例的各种视图。

如图35a的剖面图3500a及图35b的上视图3500b所示，半导体基板102包括多个第一鳍片结构106、多个第二鳍片结构108以及多个第三鳍片结构304。在这样的实施例中，以使得多个第三鳍片结构304在第一鳍片结构106的相对侧的方式形成多个第三鳍片结构304。在一些实施例中，图35a是沿着图35b的上视图3500b的线a-a’绘示出剖面图3500a。在一些实施例中，形成图35a-图35b的结构可以通过图7至图21、图30-图34所绘示及/或描述的步骤、另一合适的方法、或前述方法的任意组合。因此，在一些实施例中，可以对半导体基板102执行一个或多个图案化制程以形成第一、第二、及第三鳍片结构106、108、304(例如：参见图21及/或图34)。由于第一鳍片结构106的宽度及/或材料的组成，在执行一个或多个图案化制程后，上遮罩层(图33及/或图20的1008)的残余部分1008r可以留在第一鳍片结构106上。在一些实施例中，残余部分1008r可能导致半导体基板102具有上表面102us及下表面102ls(未绘示)，使得第一高度h1及第二高度h2之间有高度差。

如图35a-图35b所绘示，在半导体基板102上方形成底部抗反射涂层3502。此外，在底部抗反射涂层3502上方形成遮罩层3504。举例而言，底部抗反射涂层3502及/或遮罩层3504可以由化学气相沉积、物理气相沉积、原子层沉积或另一合适的沉积或成长制程来形成。

如图36的剖面图3600所示，对遮罩层3504及底部抗反射涂层3502执行图案化制程，从而定义露出残余部分1008r的开口3602。

如图37的剖面图3700所示，对图36的结构执行图案化制程以移除残余部分(图36的1008r)。在一些实施例中，图案化制程可以包括执行湿蚀刻制程及/或干蚀刻制程。在另外的实施例中，图案化制程可以扩大开口3602。

如图38的剖面图3800所示，对图37的结构执行图案化制程，以从第一及第二鳍片结构106、108上方移除中间遮罩层1006及下遮罩层的部分。举例而言，图案化制程可以包括执行湿蚀刻制程、干蚀刻制程、或另一合适的蚀刻制程。

如图39a的剖面图3900a及图39b的上视图3900b所示，对图38的结构执行隔离图案化制程，从而定义隔离区310(例如在图22a-图22c中所示)。在一些实施例中，图39a绘示出沿图39b的上视图3900b的线a-a’的剖面图3900a。

在一些实施例中，隔离图案化制程可以包括将半导体基板102未被遮罩住的区域暴露于一种或多种蚀刻剂。这部分地从隔离区310移除第一鳍片结构106及第二鳍片结构108。如图39a的剖面图3900a所示，在执行隔离图案化制程之后，第二鳍片结构108的残留部分3902留在隔离区310内。在一些实施例中，由于第一鳍片结构106及第二鳍片结构108的宽度及/或半导体材料的差异而留下残留部分3902。此外，隔离图案化制程导致半导体基板102具有横向地在隔离区310内的上表面102us及下表面102ls，使得上表面102us从下表面102ls垂直地偏移。

因此，在一些实施例中，本公开提供一种集成芯片(ic)，其具有在横向上邻近于具有第二宽度的第二鳍片结构的具有第一宽度的第一鳍片结构，第二宽度小于第一宽度。

在一些实施例中，本公开提供一种集成芯片，包括：第一鳍片结构，从半导体基板垂直延伸，其中第一鳍片结构沿着第一方向横向延伸且具有第一宽度；第二鳍片结构，从半导体基板垂直延伸，其中第二鳍片结构沿着第一方向横向延伸且具有小于第一宽度的第二宽度；多个第一纳米结构，位于第一鳍片结构的正上方且与第一鳍片结构垂直地分隔一不为零的距离；以及栅极电极，沿着实质上垂直于第一方向的第二方向连续地横向延伸，其中栅极电极位于第一鳍片结构及第二鳍片结构的正上方，且包绕所述多个第一纳米结构。

一些实施例中，第二鳍片结构的顶表面对准所述多个第一纳米结构的顶表面。一些实施例中，所述多个第一纳米结构分别具有第一宽度。一些实施例中，半导体基板包括上表面及位于上表面的垂直下方的下表面，其中下表面接触第一鳍片结构的相对侧壁，且其中下表面接触第二鳍片结构的第一侧壁且上表面接触第二鳍片结构的第二侧壁。一些实施例中，第一鳍片结构的顶表面设置为低于第二鳍片结构的顶表面。一些实施例中，集成芯片更包括：第三鳍片结构，从半导体基板垂直延伸且在横向上邻近第一鳍片结构及第二鳍片结构，其中第三鳍片结构沿第一方向横向延伸且具有小于第二宽度的第三宽度。一些实施例中，第一鳍片结构及第二鳍片结构分别不连续地沿着隔离区，使得第一鳍片结构及第二鳍片结构从隔离区横向偏移，其中第三鳍片结构连续地横向延伸跨过隔离区。一些实施例中，所述多个第一纳米结构及第一鳍片结构的第一高度是定义于半导体基板的下表面与一实质上的直线之间，其中第二鳍片结构及第三鳍片结构分别包括第二高度，定义于半导体基板的上表面与所述实质上的直线之间，其中所述多个第一纳米结构的顶表面、第二鳍片结构的顶表面、及第三鳍片结构的顶表面分别对准所述实质上的直线，其中第二高度小于第一高度。一些实施例中，集成芯片更包括：第四鳍片结构，从半导体基板垂直延伸且沿第一方向横向延伸，其中第四鳍片结构包括大于第一宽度的第四宽度；以及多个第二纳米结构，位于第四鳍片结构的正上方，其中所述多个第二纳米结构具有第四宽度。一些实施例中，第一鳍片结构的第一宽度沿着第一方向不连续地减小。

一些实施例中，本公开提供一种集成芯片，包括：隔离结构，位于半导体基板上方；多个第一鳍片结构，从半导体基板垂直延伸穿过隔离结构，其中所述多个第一鳍片结构分别具有第一宽度；多个第二鳍片结构，从半导体基板垂直延伸穿过隔离结构，其中所述多个第二鳍片结构分别具有第二宽度且在所述多个第一鳍片结构之间被横向地隔开，其中第二宽度小于第一宽度；多个第一纳米片场效晶体管，在半导体基板上方，其中所述多个第一纳米片场效晶体管中的纳米片场效晶体管分别包括：一对第一源极/漏极区，设置于对应的第一鳍片结构上；多个第一纳米结构，位于对应的第一鳍片结构的正上方，其中所述多个第一纳米结构横向延伸于此对第一源极/漏极区之间，其中所述多个第一纳米结构具有第一宽度；以及多个第一鳍式场效晶体管，在半导体基板上方，其中所述多个第一鳍式场效晶体管中的鳍式场效晶体管分别包括：一对第二源极/漏极区，设置于对应的第二鳍片结构上；及对应的第二鳍片结构的上部，横向延伸于此对第二源极/漏极区之间。

一些实施例中，所述多个第二鳍片结构的顶表面设置为高于所述多个第一鳍片结构的顶表面。一些实施例中，集成芯片更包括：多个第三鳍片结构，从半导体基板垂直延伸穿过隔离结构，其中所述多个第三鳍片结构分别具有小于第二宽度的第三宽度；多个第二鳍式场效晶体管，位于半导体基板上方，其中所述多个第二鳍式场效晶体管中的鳍式场效晶体管分别包括：一对第三源极/漏极区，设置于对应的第三鳍片结构上；以及对应的第三鳍片结构的上部，横向延伸于此对第三源极/漏极区之间。一些实施例中，所述多个第一鳍片结构及所述多个第二鳍片结构在所述多个第三鳍片结构之间被横向地隔开。一些实施例中，所述多个第一鳍片结构、所述多个第二鳍片结构、及所述多个第三鳍片结构分别沿着第一方向连续地延伸且彼此平行。一些实施例中，集成芯片更包括：多个栅极电极，位于半导体基板上方且分别沿着实质上垂直于第一方向的第二方向延伸，其中栅极电极分别位于所述多个第一鳍片结构、所述多个第二鳍片结构、及所述多个第三鳍片结构上方且包绕所述多个第一纳米结构；以及栅极介电层，位于半导体基板上方，其中栅极介电层设置于栅极电极与所述多个第一鳍片结构、所述多个第二鳍片结构、及所述多个第三鳍片结构以及所述多个第一纳米结构之间。

一些实施例中，本公开提供一种集成芯片的形成方法，包括：形成半导体层堆叠于半导体基板上，其中半导体层堆叠包括多个第一半导体层及多个第二半导体层；形成遮罩结构于半导体层堆叠及半导体基板上，其中遮罩结构包括多个遮罩层；形成多个心轴结构于遮罩结构上，其中所述多个心轴结构包括位于半导体层堆叠上的第一心轴结构及从半导体层堆叠横向偏移一不为零的距离的第二心轴结构；沿着第一心轴结构的相对侧壁形成第一侧壁间隔物结构且沿着第二心轴结构的相对侧壁形成第二侧壁间隔物结构；形成第一保护层于第二心轴结构上；根据第一保护层执行第一图案化制程，以移除第一侧壁间隔物结构；形成第二保护层于第一心轴结构上；根据第二保护层执行第二图案化制程，以移除第二心轴结构；根据第一心轴结构及第二侧壁间隔物结构执行第三图案化制程，以移除部分遮罩结构，从而定义第一遮罩层堆叠，位于半导体层堆叠上且具有第一宽度，以及定义第二遮罩层堆叠，从半导体层堆叠横向偏移且具有小于第一宽度的第二宽度；以及根据第一遮罩层堆叠及第二遮罩层堆叠，对半导体基板及半导体层堆叠执行第三图案化制程，从而定义第一鳍片结构，在横向上邻近第二鳍片结构，其中第一鳍片结构具有第一宽度且第二鳍片结构具有第二宽度，且其中半导体层堆叠位于第一鳍片结构的正上方。

一些实施例中，第三图案化制程定义半导体基板的上表面及半导体基板的下表面，使得下表面位于上表面的垂直下方。一些实施例中，集成芯片的形成方法更包括：形成隔离结构于半导体基板上且横向地位于第一鳍片结构与第二鳍片结构之间；形成虚设栅极结构于第一鳍片结构、第二鳍片结构、及半导体层堆叠上；形成一对第一源极/漏极区于第一鳍片结构的正上方及虚设栅极结构的两侧；形成一对第二源极/漏极区于第二鳍片结构的正上方及虚设栅极结构的两侧；移除虚设栅极结构；通过选择性地移除所述多个第一半导体层，形成多个第一纳米结构于第一鳍片结构的正上方；以及形成栅极介电层及栅极电极于第一鳍片结构及第二鳍片结构上方及所述多个第一纳米结构周围。一些实施例中，集成芯片的形成方法更包括：对第一鳍片结构及第二鳍片结构执行隔离图案化制程，以从隔离区移除第一鳍片结构及第二鳍片结构。

以上概述数个实施例的部件，以便在本发明所属技术领域中具有通常知识者可更易理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应理解，他们能以本发明实施例为基础，设计或修改其他制程及结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应理解到，此类等效的制程及结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神及范围之下，做各式各样的改变、取代及替换。