半导体结构及半导体结构制作方法与流程

1.本发明实施例涉及半导体制造技术领域，尤其涉及一种半导体结构及半导体结构制作方法。


背景技术：

2.随着存储设备技术的逐渐发展，动态随机存储器(dynamic random access memory，简称dram)以其较高的密度以及较快的读写速度逐渐应用在各种电子设备中。动态随机存储器通常包括电容结构和晶体管结构，晶体管结构与电容结构相连，以通过晶体管结构读取存储在电容结构中的数据，或者将数据写入到电容结构中。
3.随着动态随机存储器的逐渐小型化，动态随机存储器的厚度逐渐减小，管状的电容结构的中心线垂直于基底设置，使得管状的电容结构高度降低，电容值降低，导致电容结构的电荷存储能力不足。


技术实现要素：

4.有鉴于此，本发明实施例提供一种半导体结构及半导体结构制作方法，以解决电荷存储能力不足的技术问题。
5.本发明实施例提供了一种半导体结构，包括：
6.基底；
7.设置在所述基底上、且间隔分部的多个存储结构；所述存储结构包括沿垂直于所述基底方向堆叠设置的多个电容结构，所述电容结构包括相对设置的下极板和上极板、以及位于所述下极板和所述上极板之间的第一介电层，所述下极板和所述上极板均与所述基底平行；
8.所述存储结构中各所述下极板电连接，所述存储结构中各所述上极板电连接。
9.在可以包括上述实施例的一些实施例中，各所述电容结构中的所述下极板靠近所述基底设置；相邻所述电容结构之间设置有第二介电层。
10.在可以包括上述实施例的一些实施例中，所述第一介电层和所述第二介电层的材质相同。
11.在可以包括上述实施例的一些实施例中，所述存储结构的外部包裹有导电膜，所述导电膜上设置有连接口，所述连接口沿垂直于基底方向延伸，以暴露出连接口对应的各所述下极板和所述上极板；所述上极板与所述导电膜之间设置有第一绝缘块；所述导电膜的外侧覆盖有绝缘膜；
12.各所述存储结构之间填充有导电填充物，所述导电填充物与各所述连接口对应的上极板接合；所述导电填充物与各所述下极板之间具有第二绝缘块。
13.在可以包括上述实施例的一些实施例中，与所述上极板相邻的所述第一介电层和所述第二介电层以及该所述上极板之间围设成连接通道，所述导电填充物上具有连接部，所述连接部伸入到所述连接通道内，以与所述上极板接合。
14.在可以包括上述实施例的一些实施例中，与所述上极板相邻的第一介电层和第二介电层以及该所述上极板之间还构成有第一绝缘通道，所述第一绝缘通道位于所述导电膜和所述上极板之间，所述第一绝缘块位于所述第一绝缘通道内。
15.在可以包括上述实施例的一些实施例中，所述第一绝缘块为所述上极板朝向所述导电膜的一端氧化后形成的。
16.在可以包括上述实施例的一些实施例中，与所述下极板相邻的第一介电层和第二介电层以及该所述下极板之间构成有第二绝缘通道，所述第二绝缘通道位于所述下极板和所述导电填充物之间，所述第二绝缘块位于所述第二绝缘通道内。
17.在可以包括上述实施例的一些实施例中，所述第二绝缘块为所述下极板朝向所述导电填充物的一端氧化后形成的。
18.在可以包括上述实施例的一些实施例中，所述绝缘膜为所述导电膜的表层被氧化后形成的。
19.在可以包括上述实施例的一些实施例中，所述基底上具有多个接触垫，每一所述接触垫与一个所述存储结构中靠近所述基底的所述下极板接合。
20.本发明实施例还提供一种半导体结构制作方法，
21.制作基底；
22.在所述基底上形成层叠设置的多个重复膜层，所述重复膜层包括依次层叠设置的第一导电层、第一介质层、第二导电层以及第二介质层；
23.沿垂直于所述基底的方向蚀刻各所述重复膜层，以在所述基底上形成多个间隔设置的存储结构；
24.在位于所述第一介质层和所述第二介质层之间的所述第二导电层侧壁上形成第二绝缘块；
25.在所述存储结构上形成导电膜，所述导电膜包裹在所述存储结构外侧，所述导电膜与各所述第一导电层接合；
26.去除部分所述导电膜，以在所述导电膜上形成向所述基底延伸的连接口；
27.在所述导电膜上形成覆盖所述导电膜的绝缘膜；
28.在所述连接口对应的所述第一导电层上形成第一绝缘块；
29.去除所述连接口对应的所述第二绝缘块，在相邻的所述存储结构之间填充导电填充物，所述导电填充物与所述连接口对应的所述第二导电层接合。
30.在可以包括上述实施例的一些实施例中，在位于所述第一介质层和所述第二介质层之间的所述第二导电层侧壁上形成第二绝缘块包括：
31.对所述第一导电层和所述第二导电层进行氧化处理，以在位于所述第一介质层和所述第二介质层之间的所述第二导电层侧壁上形成第二绝缘块，同时在位于所述第一介质层和所述第二介质层之间的所述第一导电层侧壁上形成中间绝缘块；
32.在形成所述中间绝缘块和所述第二绝缘块之后，去除所述中间绝缘块。
33.在可以包括上述实施例的一些实施例中，去除部分所述导电膜，以在所述导电膜上形成向所述基底延伸的连接口包括：
34.在所述存储结构的侧壁以及所述存储结构的顶端形成掩膜层，所述掩膜层上具有蚀刻图形；以掩膜层为掩膜去除部分所述导电膜，以形成所述连接口。
35.在可以包括上述实施例的一些实施例中，形成所述绝缘膜和所述第一绝缘块的步骤包括：
36.对所述导电膜的表层、以及正对所述连接口的所述第一导电层进行氧化处理，以形成绝缘膜和所述第一绝缘块。
37.在可以包括上述实施例的一些实施例中，
38.制作基底包括：
39.形成绝缘基层；
40.在所述绝缘基层上形成多个孔洞，并在所述孔洞内形成接触垫；每一所述接触垫用于与所述存储结构中靠近基底的所述第一导电层接合。
41.本实施例提供的半导体结构及半导体结构制作方法，半导体结构中的多个存储结构在基底上间隔的设置，存储结构包括沿垂直于基底方向堆叠设置的多个电容结构，电容结构包括相对设置的下极板和上极板、以及位于下极板和上极板之间的第一介电层，下极板和上极板均与基底平行，并且存储结构中各下极板电连接，存储结构中各上极板电连接；由于下极板和上极板均与基底平行，下极板和上极板在平行于基底的平面内延伸，半导体结构高度的降低并不会对下极板和上极板面积造成影响，与管状的电容结构相比，提高了电容结构的电容值，进而提高了半导体结构的电荷存储能力。
附图说明
42.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
43.图1为本发明实施例提供的半导体结构的结构示意图一；
44.图2为本发明实施例提供的半导体结构的结构示意图二；
45.图3为本发明实施例提供的半导体结构制作方法流程图；
46.图4为本发明实施例提供的半导体结构制作方法中形成多个重复膜层后的示意图；
47.图5为本发明实施例提供的半导体结构制作方法中形成蚀刻图形层后的示意图；
48.图6为本发明实施例提供的半导体结构制作方法中形成存储结构后的示意图；
49.图7为图6的俯视图；
50.图8为本发明实施例提供的半导体结构制作方法中形成第二绝缘块和中间绝缘块后的示意图；
51.图9为本发明实施例提供的半导体结构制作方法中去除中间绝缘块后的示意图；
52.图10为本发明实施例提供的半导体结构制作方法中形成导电膜后的示意图；
53.图11为图10的俯视图；
54.图12为本发明实施例提供的半导体结构制作方法中形成掩膜层后的示意图；
55.图13为图12的俯视图；
56.图14为本发明实施例提供的半导体结构制作方法中形成连接口后的示意图；
57.图15为图14的俯视图；
58.图16为本发明实施例提供的半导体结构制作方法中形成绝缘膜和第一绝缘块后的示意图；
59.图17为图16的俯视图；
60.图18为本发明实施例提供的半导体结构制作方法中去除部分第二绝缘块后的示意图；
61.图19为图18的俯视图；
62.图20为本发明实施例提供的半导体结构制作方法中形成导电填充物后的示意图；
63.图21为图20的俯视图。
64.附图标记说明：
65.10：存储结构；
66.101：导电膜；
67.102：绝缘膜；
68.103：中间绝缘块；
69.104：连接口；
70.20：基底；
71.201：接触垫；
72.30：电容结构；
73.301：下极板；
74.302：上极板；
75.303：第一介电层；
76.304：第二介电层；
77.305：第一绝缘块；
78.306：第二绝缘块；
79.40：导电填充物；
80.50：重复膜层；
81.501：第一导电层；
82.502：第二导电层；
83.503：第一介质层；
84.504：第二介质层；
85.60：蚀刻图形层；
86.70：掩膜层。
具体实施方式
87.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
88.动态随机存储器(dynamic random access memory，简称dram)包括电容结构和晶体管结构，晶体管结构的栅极与字线连接，晶体管结构的漏极与位线连接，晶体管结构的源
极与电容结构连接；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容结构中的数据，或者通过位线将数据写入到电容结构中。
89.本发明实施例提供一种半导体结构，在基底上沿垂直于基底的方向堆叠设置多个电容结构，每一电容结构包括相对设置的下极板和上极板，下极板和上极板均与基底平行设置，下极板和上极板之间设置有第一介电层；构成电容结构的下极板和上极板在平行于基底的平面中延伸，在半导体结构的厚底降低时，并不会减小下极板和上极板的面积，与管状的电容结构相比，提高了电容结构的电容值，进而提高了半导体结构的电荷存储能力。
90.请参照图1，本实施例提供的半导体结构包括基底20，基底20可以呈板状，使得基底20可以作为后续其他结构的基础。示例性的，构成基底20的材质可以包括氮化硅、氧化硅等绝缘材质，本实施例对基底20的材质不作限制。
91.进一步地，半导体结构还包括设在基底20上的多个存储结构10，每一存储结构10形成一个用于存储数据的电容。具体地，多个存储结构10在基底20上间隔的设置；也就是说，多个存储结构10在平行于基底20的平面内间隔的排布；示例性的，多个存储结构10可以在基底20上阵列的排布。
92.在上述实现方式中，每一存储结构10包括多个电容结构30，多个电容结构30沿垂直于基底20的方向堆叠设置。示例性的，每一存储结构10的各电容结构30在基底20上的投影可以完全重合。
93.继续参照图1，具体地，电容结构30包括相对设置的下极板301和上极板302、以及设置在下极板301和上极板302之间的第一介电层303，下极板301、上极板302以及第一介电层303均与基底20平行设置；其中，下极板301作为电容的一个极板，上极板302作为电容的另一个极板，第一介电层303作为电容的介质。值得说明的是，电容结构30中的下极板301可以靠近基底20设置，或者电容结构30中的上极板302烤靠近基底20设置，本实施例对此不作限制。
94.本实施例中，下极板301和上极板302均由导电材质构成，示例性的，下极板301的材质可以包括多晶硅等，上极板302的材质可以包括铝等；第一介电层303的材质可以为具有较高介电常数的材质(如硅酸铪氧化合物、氧化铪、氧化锆等)。
95.在上述实现方式中，每一存储结构10中各电容结构30的下极板301电连接，每一存储结构10中各电容结构30的上极板302电连接，也就是说每一存储结构10中的各电容结构30之间并联，以构成一个用于存储数据的电容。
96.本实施例提供的半导体结构，多个存储结构10在基底20上间隔的设置，存储结构10包括沿垂直于基底20方向堆叠设置的多个电容结构30，电容结构30包括相对设置的下极板301和上极板302、以及位于下极板301和上极板302之间的第一介电层303，下极板301和上极板302均与基底20平行，并且存储结构10中各下极板301电连接，存储结构10中各上极板302电连接；由于下极板301和上极板302均与基底20平行，下极板301和上极板302在平行于基底20的平面内延伸，半导体结构高度的降低并不会对下极板301和上极板302面积造成影响，与管状的电容结构相比，提高了电容结构的电容值，进而提高了半导体结构的电荷存储能力。
97.继续参照图1，在构成半导体结构的各电容结构30中的下极板301均靠近基底20设置的实现方式中，相邻电容结构30之间可以设置有第二介电层304。如此设置，相邻电容结
构30中靠近基底20的电容结构30的上极板302与远离基底20的电容结构30的下极板301以及第二介电层304也构成电容，进而可以进一步增大存储结构10的电容值，以进一步提高半导体结构的电荷存储能力。
98.示例性的，第一介电层303和第二介电层304的材质可以相同，以使得各电容结构30的电容值与相邻电容结构30构成的电容的电容值相等，也就是说一第一介电层303为介质的电容值和以第二介电层304为介质的电容值相等，以提高半导体结构的性能。当然在其他的实现方式中，第一介电层303和第二介电层304的材质也可以不同。
99.继续参照图1，进一步地，存储结构10的外部包裹有导电膜101，导电膜101上设置有连接口，连接口104沿垂直于基底20的方向延伸，以暴露出连接口104对应的下极板301和上极板302，上极板302与导电膜101之间设置有第一绝缘块305，以实现上极板302与导电膜101之间的绝缘连接，各下极板301与导电膜101接合，使得每一存储结构10中各电容结构30的下极板301通过导电膜101实现电连接。
100.在存储结构10呈柱状的实现方式中，导电膜101可以包裹在存储结构10的侧壁以及背离基底20的顶壁上，连接口设置在侧壁上，并且向基底20延伸；其中，连接口可以呈直线状向基底20延伸，当然连接口也可以弯曲的向基底20延伸，本实施例对此不作限制。
101.相邻的存储结构10之间填充有导电填充物40，导电填充物40与各连接口对应的上极板302接合；使得每一存储结构10中的各电容结构30的上极板302通过导电填充物40连接实现电连接。为了实现导电膜101与导电填充物40之间的绝缘，可以在导电膜101外侧覆盖有绝缘膜102。
102.通过上述设置，导电膜101和导电填充物40在实现存储结构10中各下极板301之间的连接、以及各上极板302之间的连接的同时，还可以实现对存储结构10的支撑，以免存储结构10倾斜。
103.本实施例中，导电填充物40不仅填充在相邻的存储结构10之间，导电填充物40还覆盖在各存储结构10背离基底20的顶端，以使得各存储结构10中的上极板302通过导电填充物40电连接，如此设置，简化了半导体结构的结构，便于半导体结构的加工制作。
104.在上述实现方式中，导电膜101的材质可以包括多晶硅等，导电填充物40的材质可以包括锗硅等，绝缘膜102的材质可以包括氧化硅等。
105.继续参照图1，基底20上设置有多个接触垫201，每一接触垫201与一个存储结构10中靠近基底20的下极板3012接合。如此设置，可以通过接触垫201读取与其接合的存储结构10中存储的数据，或者向与其接合的存储结构10中写入数据。进一步简化了半导体结构的结构。
106.示例性的，可以在基底20上形成多个孔洞，之后在孔洞内形成接触垫201。接触垫201的材质可以包括钨、铜等导电材质。
107.继续参照图1，本实施例中，与上极板302相邻的第一介电层303和第二介电层304与该上极板302之间围设成连接通道，导电填充物40上具有连接部，连接部伸入到连接通道内，以与连接通道内的上极板302集合。相应的，每一存储结构10中，对应每一上极板302均具有一个连接通道，导电填充物40具有多个连接部，每一连接部伸入到一个连接通道内，以与对应的上极板302接合。导电填充物40通过连接部与对应的上极板302接合，可以避免导电填充物40与上极板302之间接触不良。
108.进一步地，与上极板302相邻的第一介电层303和第二介电层304以及该上极板302之间还构成有第一绝缘通道，第一绝缘通道位于导电膜101和上极板302之间，第一绝缘块305位于第一绝缘通道内。如此设置，第一绝缘块305容置在第一绝缘通道内，可以避免第一绝缘块305占用存储结构10外的空间。
109.本实施例中，与下极板301相邻的第一介电层303和第二介电层304以及该下极板301之间构成有第二绝缘通道，第二绝缘通道位于下极板301和导电填充物40之间，第二绝缘块306位于第二绝缘通道内。如此设置，第二绝缘块306容置在第二绝缘通道内，可以避免第二绝缘块306占用存储结构10外的空间。
110.值得说明的是，下极板301与基底20接合，相应的每一存储结构10中靠近基底20的下极板301、基底20以及第一介电层303也构成第二绝缘通道，该第二绝缘通道内设置有第二绝缘块306，以实现靠近基底20的下极板301与导电填充物40之间的绝缘。
111.在上述实现方式中，第一绝缘块305和第二绝缘块306的材质可以有多种，例如第一绝缘块305的材质可以包括氧化铝，第二绝缘块306的材质可以包括氧化硅，本实施例对此不作限制。
112.继续参照图1，进一步地，第一绝缘块305可以为上极板302朝向导电膜101的一端被氧化后形成的，如此设置，无需单独制作第一绝缘块305，简化了半导体结构的制作难度。相同的，第二绝缘块306可以为下极板301朝向导电填充物40的一端被氧化后形成的，如此设置，无需单独制作第二绝缘块306，简化了半导体结构的制作难度。示例性的，在下极板301由多晶硅构成，上极板302由铝构成的实现方式中，第一绝缘块305为氧化铝，第二绝缘块306为氧化硅。
113.请参照图2，在其他实现方式中，第一介电层303和第二介电层304的材质相同，第一绝缘块305和第二绝缘块306均与第一介电层303的材质相同，并且绝缘膜102的材质也与第一介电层303的材质相同。
114.进一步地，导电膜101与对应的存储结构10中各下极板301的材质相同，且为一体结构，导电填充物40与对应的存储结构10中各上极板302的材质相同，且为一体结构。
115.通过上述设置，使得下极板301、第二绝缘块306以及第二绝缘块306远离下极板301的导电填充物40构成电容，上极板302、第一绝缘块305以及第一绝缘块305正对导电膜101构成电容，导电膜101、绝缘膜102以及绝缘膜102背离导电膜101一侧的导电填充物40构成电容，如此，可以进一步增大电容结构10的电容值，进一步提高存储结构的电荷存储能力。
116.在上述实现方式中，半导体结构可以为动态随机存储器(dynamic random access memory，简称dram)，当然半导体结构还可以为其他的结构，本实施例对此不作限制。
117.请参照图3，本发明实施例还提供一种半导体结构制作方法，包括：
118.s101：制作基底。
119.基底可以呈板状，示例性的，构成基底的材质可以包括氮化硅、氧化硅等绝缘材质，本实施例对基底的材质不作限制。
120.继续参照图3，在形成基底之后还包括：
121.s102：在基底上形成层叠设置的多个重复膜层，重复膜层包括依次层叠设置的第一导电层、第一介质层、第二导电层以及第二介质层。
122.请参照图4，重复膜层50包括四层结构，其中，第一导电层501靠近基底20设置，第一介质层503设置在第一导电层501和第二导电层502之间，第二介质层504位于第二导电层502背离基底20的一侧。多个重复膜层50在基底20上堆叠设置，使得相邻重复膜层50之间靠近基底20的重复膜层50中的第二介质层504与远离基底20的重复膜层50中的第一导电层501贴合。
123.其中，第一导电层501和第二导电层502由导电材质构成，示例性的，第一导电层501的材质可以包括多晶硅，第二导电层502的材质可以包括铝，当然本实施例并不以此为限，第一导电层501和第二导电层502还可以由其他的导电材质构成。
124.第一介质层503和第二介质层504材质可以由较高介电常数的材质(如硅酸铪氧化合物、氧化铪、氧化锆等)构成；并且第一介质层503和第二介质层504的材质可以相同，当然第一介质层503和第二介质层504的材质也可以不同。
125.在形成多个重复膜层50之后，半导体结构制作方法还包括：
126.继续参照图3，s103：沿垂直于基底的方向蚀刻各重复膜层，以在基底上形成多个间隔设置的存储结构。
127.请参照图5-图7，示例性的，沿垂直于基底20的方向蚀刻各重复膜层50，去除部分重复膜层50，以形成多个呈柱状的存储结构10；其中存储结构10可以呈圆柱状，当然存储结构10也可以呈四棱柱状等。
128.具体地，可以在远离基底20的重复膜层50背离基地的一侧形成蚀刻图形层60，蚀刻图形层60具有多个间隔设置的遮挡块；之后以蚀刻图形层60为掩膜蚀刻各重复膜层50，遮挡块对应的各重复膜层50被保留，其余重复膜层50被去除，进而形成柱状的存储结构10。
129.值得说明的是，可以通过湿法蚀刻或者干法蚀刻的方式蚀刻各重复膜层50，本实施例对蚀刻工艺不作限制。
130.在上述实现方式中，形成的存储结构结构中任一第一介质层503可以作为第一介电层，该第一介质层503朝向基底20一侧的第一导电层501作为下极板，该第一介质层503背离基底20一侧的第二导电层502作为上极板，其中下极板、上极板以及第一介电层构成电容。相同的，任一第二介质层504可以作为第二介电层，该第二介质层504朝向基底20一侧的第二导电层502作为上极板，该第二介质层504背离基底20一侧的第一导电层501作为下极板，其中下极板、上极板以及第一介电层也构成电容；以提高形成的存储结构10的电容值。
131.继续参照图3，本实施例提供的半导体结构制作方法，在形成存储结构10之后还包括：
132.s104：在位于第一介质层和第二介质层之间的第二导电层侧壁上形成第二绝缘块。
133.请参照图8和图9，在一些实现方式中，形成第二绝缘块306具体包括：对第一导电层501和第二导电层502进行氧化处理，以在位于第一介质层503和第二介质层504之间的第二导电层502垂直于基底20的侧壁上形成第二绝缘块306，同时在位于第一介质层503和第二介质层504之间的第一导电层501垂直于基底20的侧壁上形成中间绝缘块103；在形成中间绝缘块103和第二绝缘块306之后，去除中间绝缘块103。
134.通过氧化的方式形成第二绝缘块306，简化了存储结构10的制作难度。
135.在其他的实现方式中，可以通过蚀刻的方式去除部分上极板302，以使得上极板
302、以及该上极板302两侧的第一介质层503和第二介质层504围设成通道，之后在通道内填充绝缘材质，进而形成第二绝缘块306。
136.继续参照图3，在形成第二绝缘块306之后还包括：
137.s105：在存储结构上形成导电膜，导电膜包裹在存储结构外侧，导电膜与各第一导电层接合。
138.请参照图10和图11，导电膜101包裹在存储结构10的外侧，也就是说导电膜101包裹在存储结构10除与基底20接合的侧面外的其他所有侧面；在存储结构10呈柱状的实现方式中，导电膜101包裹在存储结构10中垂直于基底20的侧壁以及背离基底20的顶壁上。
139.在通过氧化的方式形成第二绝缘块306的实现方式中，形成第二绝缘块306后去除了在氧化过程中形成的中间绝缘块103，以使得下极板301、与下极板301相邻的第一介质层503和第二介质层504之间形成凹槽；在形成导电膜101的过程中，部分导电膜101填充在凹槽内，以实现导电膜101与下极板301之间的接合。
140.继续参照图3，在形成导电膜101之后，本实施例提供的半导体结构制作方法还包括：
141.s106：去除部分导电膜，以在导电膜上形成向基底延伸的连接口。
142.请参照图12-图15，具体地，形成连接口104的具体步骤可以包括：在存储结构10的侧壁以及存储结构10的顶端形成掩膜层70，掩膜层70具有蚀刻图形；以掩膜层70为掩膜去除部分导电膜101，以形成连接口104。通过蚀刻的方式形成连接口104，提高了连接口104的尺寸精度。
143.在一些实施例中，蚀刻图形可以包括设置在掩膜层70上的多个蚀刻孔，每一蚀刻孔与一个存储结构10对应，并且每一蚀刻孔在基底20上的投影与对应的存储结构10在基底20上的投影仅部分重合，以在蚀刻导电膜101时，被掩膜层70覆盖的导电膜101得到保留，蚀刻孔对应的掩膜层70被去除，进而在掩膜层70上形成向基底20延伸的连接口104。进一步地，形成掩膜层70时，部分掩膜层70填充在相邻的存储结构10之间，位于相邻存储结构10之间的掩膜层70和蚀刻孔一侧的掩膜层70共同保护导电膜101，以免在蚀刻时损伤连接口104外的导电膜101。
144.本实施例提供的半导体结构制作方法，在形成连接口104之后还包括：
145.继续参照图3，s107：在导电膜上形成覆盖导电膜的绝缘膜。
146.请参照图16和图17，绝缘膜102覆盖导电膜101除与存储结构10接合的侧壁外的其他所有侧壁，以免导电膜101与其他的膜层之间形成电连接。
147.示例性的，可以通过氧化的方式对导电膜101的表层进行氧化处理，以形成绝缘膜102；也就是说，使导电膜101除与存储结构10接合的侧壁外的其他所有侧壁形成向内延伸的氧化膜，进而构成绝缘膜102。如此设置，简化了绝缘膜102的制作难度。当然，在其他的实现方式，也可以通过沉积等方式在导电膜101上形成覆盖其的绝缘膜102，本实施例对形成绝缘膜102的方法不做限制。
148.继续参照图3，本实施例提供的半导体结构制作方法，在形成绝缘膜102之后还包括：
149.s108：在连接口对应的第一导电层上形成第一绝缘块。
150.继续参照图16和图17，具体地，形成第一绝缘块305的步骤可以包括：对正对连接
口104的第一导电层501进行氧化处理，以形成第一绝缘块305。如此设置，简化了第一绝缘块305的制作难度。当然在其他的实现方式中，也可以先去除部分连接口104对应的第一导电层501，进而形成槽口，之后在槽口内填充绝缘材料，以形成第一绝缘块305。
151.在绝缘膜102为表层的导电膜101被氧化形成的实现方式中，可以在对第一导电层501进行氧化处理的同时，对导电膜101进行氧化处理，以同时形成绝缘膜102和第一绝缘块305，以简化半导体结构的制作难度。
152.继续参照图3，本实施例提供的半导体结构制作方法，在形成第一绝缘块305之后还包括：
153.s109：去除连接口对应的第二绝缘块，在相邻的存储结构之间填充导电填充物，导电填充物与连接口对应的第二导电层接合。
154.继续参照图18-图21，具体地，在去除连接口104对应的第二绝缘块306之后，会在第二导电层502、该第二导电层502两侧的第一介质层503和第二介质层504构成连接通道；在形成导电填充物40时，部分导电填充物40填充在连接通道内，以形成与第二导电层502接合的连接部。
155.进一步地，导电填充物40不仅填充在相邻的存储结构10之间，导电填充物40还覆盖在各存储结构10背离基底20的顶端，以使得各存储结构10中的第二导电层502通过导电填充物40电连接，如此设置，简化了半导体结构的结构，便于半导体结构的加工制作。
156.在上述实现方式中，制作基底20的具体步骤包括：
157.形成绝缘基层；之后，在绝缘基层上形成多个孔洞，并在孔洞内形成接触垫201；每一接触垫201用于与存储结构10中靠近基底20的第一导电层501接合。如此设置，可以通过接触垫201读取该接触垫201对应的存储结构10内存储的数据，或者向该存储结构10内写入数据。
158.示例性的，绝缘基层的材质可以包括氮化硅、氧化硅等绝缘材质，本实施例对此不作限制。
159.本实施例提供的半导体结构制作方法，制得的半导体结构中多个存储结构10在基底20上间隔的设置，存储结构10包括沿垂直于基底20方向堆叠设置的多个电容结构，电容结构包括相对设置的第一导电层501和第二导电层502、以及位于第一导电层501和第二导电层502之间的第一介质层503，第一导电层501和第二导电层502均与基底20平行，并且存储结构10中各第一导电层501电连接，存储结构10中各第二导电层502电连接；由于第一导电层501和第二导电层502均与基底20平行，第一导电层501和第二导电层502在平行于基底20的平面内延伸，半导体结构高度的降低并不会对第一导电层501和第二导电层502面积造成影响，与管状的电容结构相比，提高了电容结构的电容值，进而提高了半导体结构的电荷存储能力。
160.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。