一种三维相变存储器及其制备方法与流程

本发明涉及存储器技术领域，尤其涉及一种应用于深度神经网络计算的三维相变存储器及其制备方法。

背景技术：

人工智能神经网络是由大量处理单元互联组成的非线性、自适应信息处理系统。目前，深度神经网络大多在冯·诺依曼架构上运行。在冯·诺依曼架构中，计算单元与存储单元分离，信息处理过程数据在存储单元与计算单元来回传输，在当内存容量指数级增加以后，cpu与内存之间的数据传输带宽将成为瓶颈。因此，基于相变存储器(pcm)的非冯·诺依曼架构应运而生。

非冯·诺依曼架构没有将存储和计算过程分开，因此能耗更低。其利用相变材料在晶态、非晶态之间相互转换时表现出的导电性差异来存储数据，具有存储速度快、可靠性高的优势。随着深度神经网络技术对集成度和数据存储密度需求的不断提高，普通的二维存储器件越来越难以满足要求，这使得能够在三维空间垂直堆叠的三维(3d)存储器逐渐成为本领域的重要研究方向。

技术实现要素：

有鉴于此，本发明实施例为解决背景技术中存在的至少一个问题而提供一种三维相变存储器。

为达到上述目的，本发明的技术方案是这样实现的：

上述方案中，所述相变存储元件的形状为矩形柱且所述矩形柱的侧壁沿所述第三方向延伸，所述侧壁包括垂直于所述第二方向的第一组侧壁以及垂直于所述第一方向的第二组侧壁，所述定值电阻单元包括位于所述第一组侧壁外侧的第一组定值电阻元件和位于所述第二组侧壁外侧的第二组定值电阻元件。

上述方案中，所述第一组定值电阻元件的上表面与所述第二导电线的下表面接触，所述第二组定值电阻元件包括延伸至所述第二导电线的侧壁的连接部，且所述第二组定值电阻元件通过连接部与所述第二导电线的侧壁接触。

上述方案中，所述定值电阻单元的材料包括金属氮化物。

上述方案中，所述金属氮化物包括氮化钛、氮化钨或氮化钽中的一种或多种。

上述方案中，所述定值电阻单元沿垂直于所述侧壁所在平面的方向上的厚度为1-10nm。

上述方案中，还包括：衬垫层，所述衬垫层包括位于所述第一组侧壁与所述第一组定值电阻元件之间的第一组衬垫元件和位于所述第二组侧壁与所述第二组定值电阻元件之间的第二组衬垫元件，所述第二组衬垫元件的上表面所在的位置低于所述第二导电线的上表面所在的位置，且不低于所述相变存储元件的上表面所在的位置。

本发明实施例还提供了一种三维相变存储器的制备方法，所述方法包括：

形成沿第一方向延伸的第一导电线；

形成相变存储组件，所述相变存储组件包括相变存储单元和定值电阻单元，所述相变存储单元包括在所述第三方向上堆叠分布的选通元件和相变存储元件；

形成沿第二方向延伸的第二导电线；其中，

所述相变存储元件用于基于所述第一导电线和所述第二导电线之间的电压差发生相变而存储数据；所述选通元件用于控制所述相变存储层与所述第一导电线和所述第二导电线之间的导电连接；所述定值电阻单元与所述相变存储元件在所述第二导电线与所述选通元件之间并联连接。

上述方案中，所述形成相变存储组件，包括：

形成所述相变存储元件与第一组定值电阻元件，所述相变存储元件的形状为矩形柱且所述矩形柱的侧壁沿所述第三方向延伸，所述侧壁包括垂直于所述第二方向的第一组侧壁以及垂直于所述第一方向的第二组侧壁，所述第一组定值电阻元件位于所述第一组侧壁外侧；

形成第二组定值电阻元件，所述第二组定值电阻元件位于所述第二组侧壁外侧，所述第一组定值电阻元件与所述第二组定值电阻元件构成所述定值电阻元件；

形成选通元件，所述选通元件与所述相变存储元件在所述第三方向上堆叠分布。

上述方案中，所述定值电阻单元的材料包括金属氮化物。

上述方案中，所述金属氮化物包括氮化钛、氮化钨或氮化钽中的一种或多种。

上述方案中，所述定值电阻单元沿垂直于所述矩形柱的侧壁所在平面的方向上的厚度为1-10nm。

上述方案中，还包括：

形成衬垫层，所述衬垫层包括位于所述第一组侧壁与所述第一组定值电阻元件之间的第一组衬垫元件和位于所述第二组侧壁与所述第二组定值电阻元件之间的第二组衬垫元件，所述第二组衬垫元件的上表面所在的位置低于所述第二导电线的上表面所在的位置，且不低于所述相变存储层的上表面所在的位置。

本发明实施例所提供的三维相变存储器，包括：沿第一方向延伸的第一导电线，沿与所述第一方向相交的第二方向延伸的第二导电线，以及沿第三方向设置于所述第一导电线和所述第二导电线相交处的相变存储组件；所述第三方向垂直于所述第一方向和所述第二方向；所述相变存储组件包括相变存储单元和定值电阻单元，所述相变存储单元包括在所述第三方向上堆叠分布的选通元件和相变存储元件，所述相变存储元件用于基于所述第一导电线和所述第二导电线之间的电压差发生相变而存储数据，所述选通元件用于控制所述相变存储元件与所述第一导电线和所述第二导电线之间的导电连接；其中，所述定值电阻单元与所述相变存储元件在所述第二导电线与所述选通元件之间并联连接。

如此，采用上述三维相变存储器结构，能够实现低干扰信号敏感度、更快读写速度以及更大的存储密度，从而承载更高级别的人工智能神经网络计算；此外，采用上述三维相变存储器结构，选通元件能够同时控制相变存储元件与定值电阻单元，定值电阻单元不需要额外的控制，避免了复杂的器件结构与操作工艺。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

图1为本发明实施例提供的三维相变存储器的结构示意图；

图2a-2b分别为本发明实施例提供的三维相变存储器分别沿xx’和yy’的垂直剖面图；

图3为本发明实施例提供的三维相变存储器沿zz’的水平剖面结构示意图；

图4为本发明实施例提供的三维相变存储器的制备方法的流程示意图；

图5为本发明实施例提供的三维相变存储器的制备方法中部分步骤的具体工艺流程的示意图；

图6为本发明另一实施例提供的三维相变存储器的制备方法的流程示意图；

图7a-7n为图6对应的三维相变存储器的制备方法中各工艺环节的结构示意图；

图8a-8d为第一组衬垫元件预层与第一组定值电阻元件预层的具体形成工艺示意图；

图9a-9b为第一组侧墙元件预层的具体形成工艺示意图；

图10a-10e为第二组衬垫元件和第二组定值电阻元件的具体形成工艺示意图；

图11a-11b为第二组侧墙元件的具体形成工艺示意图；

图12为本发明实施例提供的三维相变存储器的整体架构示意图。

各附图标记对应的部件名称：

100三维相变存储器，101第一导电线，102第二导电线，130相变存储组件，131相变存储单元，110选通元件，120相变存储元件，132定值电阻单元，160衬垫层，170侧墙层，191第一填充层，192第二填充层。

具体实施方式

下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

在下文的描述中使用的，术语“三维存储器”是指具有如下存储单元的半导体器件：所述存储单元垂直布置在横向取向的衬底上，以使得所述存储单元的数量在垂直方向上相对于衬底提高。如本文使用的，术语“垂直/垂直地”表示标称地垂直于衬底的横向表面。

人工智能神经网络计算需要针对超大数据量进行准确、快速的计算，其对于干扰信号异常敏感。三维相变存储器在10e4赫兹的工作频率以下的低频干扰信号以及阻值波动等均限制了三维相变存储器在人工智能神经网络计算中的应用。

本发明实施例提供了一种三维相变存储器100，图1为本发明实施例提供的三维相变存储器100的结构示意图。如图1所示，所述三维相变存储器100包括：沿第一方向延伸的第一导电线101，沿与所述第一方向相交的第二方向延伸的第二导电线102，以及沿第三方向设置于所述第一导电线和所述第二导电线相交处的相变存储组件130；所述第三方向垂直于所述第一方向和所述第二方向；所述相变存储组件130包括相变存储单元131和定值电阻单元132，所述相变存储单元131包括在所述第三方向上堆叠分布的选通元件110和相变存储元件120，所述相变存储元件120用于基于所述第一导电线101和所述第二导电线102之间的电压差发生相变而存储数据，所述选通元件110用于控制所述相变存储元件120与所述第一导电线101和所述第二导电线102之间的导电连接；其中，所述定值电阻单元132与所述相变存储元件120在所述第二导电线102与所述选通元件110之间并联连接。

在一些实施例中，如图1所示，所述相变存储元件120包括相变存储层121，所述相变存储层121可以基于对其所做的加热和淬火，发生晶相与非晶相之间的转换，进而利用上述非晶相与晶相的电阻率之差，实现0和1两种存储状态。所述选通元件110包括选通层112，所述选通层112与所述相变存储层121沿第三方向串联连接，所述选通层112用于控制相变存储层121与第一导电线101和第二导电线102之间的导电连接。

所述定值电阻单元132在三维存储器的存储过程中阻值是恒定不变的。在进行读操作时，并联连接于所述相变存储元件120两端的定值电阻单元132，提供非晶状态下相变存储层的替代导电通路。这样的设置能够弱化相变存储层的阻值波动、低频干扰信号等对读操作的影响，进而满足人工智能神经网络计算要求。

在一些实施例中，如图1所示，所述相变存储元件120包括沿第三方向堆叠分布的相变存储层121和上电极122，所述上电极122位于所述相变存储层121与所述第二导电线102之间，所述上电极122用于电连接所述相变存储层121与所述第二导电线102。在一些实施例中，如图1所示，所述选通元件110包括沿第三方向堆叠分布的下电极111、选通层112和中间电极113，所述下电极111和中间电极113分别用于电连接所述选通层112与所述第一导电线101和所述选通层112与所述相变存储层121。

在实际操作中，所述相变存储层121的材料可以为硫族化合物，例如可以为锗-锑-碲(ge-sb-te，gst)材料或铟-锑-碲(in-sb-te，ist)材料等等，具体的，例如，相变存储层的材料可以为ge2sb2te5、ge1sb4te7、in2sb2te5或in1sb2te4等等。所述选通层112的材料可以为硫系材料，示例性的，例如，所述选通层的材料可以为ge-se、si-te、c-te、b-te、ge-te、al-te、ge-sb-te、ge-sb、bi-te、as-te、sn-te、ge-te-pb或ge-se-te等等。所述上电极、中间电极和下电极中的每者可以包括导电材料，所述导电材料包括但不限于w、co、cu、al、碳、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施例中，上电极、中间电极和下电极中的每者包括碳，例如非晶碳(a-c)、碳纳米管等。

在上述实施例中，所述选通元件和所述相变存储元件为沿第三方向按照选通元件、相变存储元件的顺序堆叠串联，应当理解，上述串联方式仅为一种可行的实施方式的举例，实际上，所述选通元件和所述相变存储元件也可以沿第三方向按照相变存储元件、选通元件的顺序堆叠串联。

图2a和图2b分别为本发明实施例提供的三维相变存储器沿x-x’和沿y-y’的垂直剖面结构示意图(第一填充层191未示出)，下面结合图2a和图2b对本发明实施例提供的三维相变存储器100的结构进行进一步说明。如图2a-2b所示，所述相变存储元件120的形状为矩形柱且所述矩形柱的侧壁沿所述第三方向延伸，所述矩形柱的侧壁包括垂直于所述第二方向的第一组侧壁151(示于图2a中)以及垂直于所述第一方向的第二组侧壁152(示于图2b中)，所述定值电阻单元132包括位于所述第一组侧壁151外侧的第一组定值电阻元件132-1(示于图2a中)和位于所述第二组侧壁152外侧的第二组定值电阻元件132-2(示于图2b)。

在一些实施例中，如图2a所示，所述第一组定值电阻元件132-1的上表面与所述第二导电线102的下表面接触，如图2b所示，所述第二组定值电阻元件132-2包括延伸至所述第二导电线102的侧壁的连接部ct，且所述第二组定值电阻元件132-2通过连接部ct与所述第二导电线102的侧壁接触。

在一些实施例中，所述定值电阻单元132的材料包括金属氮化物，在一些具体的实施例中，所述第一组定值电阻元件132-1和/或所述第二组定值电阻元件132-2的材料包括金属氮化物。在实际操作中，所述定值电阻单元132的材料包括氮化钛、氮化钨或氮化钽中的一种或多种。

在实际操作中，若定值电阻单元与所述相变存储元件的阻值比例过大，其弱化相变存储单元阻值波动、低频干扰信号的能力将难以达到人工智能应用的要求，若定值电阻单元比例过小将会影响正常的存储功能，甚至于导致存储功能失效。

定值电阻单元132沿垂直于所述相变存储元件120的侧壁所在的平面的方向上的厚度以及所述相变存储元件120的宽度大小直接影响相变存储元件120和定值电阻单元132的并联等效电阻的大小。在一优选实施例中，所述相变存储元件120采用20nm线宽掩膜刻蚀形成，也即所述定值电阻单元132的宽度为20nm×20nm的矩形柱，所述定值电阻单元132沿垂直所述相变存储元件120侧壁所在平面的方向上的厚度为1-10nm。在一更优实施例中，所述定值电阻单元132沿垂直所述相变存储元件120侧壁所在平面的方向上的厚度为2-5nm。

在一些实施例中，如图1、2a-2b所示，所述三维相变存储器100还包括：衬垫层160，所述衬垫层160包括位于所述第一组侧壁151与所述第一组定值电阻元件132-1之间的第一组衬垫元件160-1和位于所述第二组侧壁152与所述第二组定值电阻元件132-2之间的第二组衬垫元件160-2，所述第二组衬垫元件160-2的上表面所在的位置低于所述第二导电线102的上表面所在的位置，且不低于所述相变存储元件120的上表面所在的位置。在一些实施例中，如图2a所示，所述第一组衬垫元件160-1的上表面与所述第一组定值电阻元件132-1的上表面齐平。

所述衬垫层160用于电隔离所述相变存储元件120与所述定值电阻单元132。这里，所述衬垫层160的材料包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅、聚合物材料等。在一具体实施例中，所述衬垫层包括二氧化硅层/氮化硅层(sio2/sin)的双层结构(图中未示出)，其中二氧化硅层位于氮化硅层与所述相变存储元件120之间。

在一些实施例中，如图1、2a-2b所示，所述三维相变存储器100还包括：侧墙层170，所述侧墙层170包括第一组侧墙元件170-1和第二组侧墙元件170-2。所述第一组侧墙元件170-1位于所述第一组侧壁151外侧，且覆盖所述第一组定值电阻元件132-1的侧壁和所述选通元件110垂直于所述第二方向的侧壁；所述第二组侧墙元件170-2位于所述第二组侧壁152外侧，且覆盖所述第二组定值电阻元件132-2的侧壁和所述选通元件110垂直于所述第一方向的侧壁。

所述侧墙层170用于保护所述选通元件110与所述定值电阻单元132，避免材料污染及部件损伤导致的器件稳定性差和失效问题。在一具体实施例中，所述侧墙层170包括二氧化硅层/氮化硅层(sio2/sin)的双层结构(图中未示出)，其中二氧化硅层位于氮化硅层与所述第一组定值电阻元件132-1和所述选通元件110之间。

在一些具体的实施例中，如图2a-2b所示，所述上电极122包括沿第三方向堆叠分布的第一子上电极122-1和第二子上电极122-2，其中，所述第一子上电极122-1的材料包括金属材料，所述第二子上电极122-2的材料包括含碳材料；所述中间电极113包括沿第三方向堆叠分布的第一子中间电极113-1和第二子中间电极113-2，其中，所述第一子中间电极113-1的材料包括含碳材料，所述第二子中间电极113-2的材料包括金属材料。

在实际操作中，所述金属材料包括但不限于钨，所述含碳材料包括但不限于无定形碳、碳纳米管或石墨烯等等，示例性的，在一些具体实施例中，所述第二子上电极和所述第一子中间电极的材料为无定形碳，所述第一子上电极和所述第二子中间电极的材料为钨。通过上述双层电极的设置，一方面，包括含碳材料的所述第二子上电极和所述第一子中间电极，能够将热量尽量封锁在相变存储层附近，降低热扩散以及相应带来的热串扰，另一方面，包括金属材料的第一子上电极和第二子中间电极的设置，能够阻挡第二子上电极和第一子中间电极中的杂质扩散进入相变存储层引起器件性能的恶化。

图3为本发明实施例提供的三维相变存储器100的沿zz’的水平剖面图(第一填充层191未示出)。如图3所示，所述第二组定值电阻元件132-2覆盖连接于同一条第二导电线102的多个相变存储元件120的第一组侧壁151，所述第一定值电阻元件132-1覆盖单个所述相变存储元件120的第二组侧壁152。

具体的，所述第二组定值电阻元件132-2包括两个对置且沿所述第二方向延伸的电阻墙，所述第一组定值电阻元件132-1位于所述第二组定值电阻元件132-2的两个电阻墙之间。

相应的，所述第二组衬垫元件160-2包括两个对置且沿所述第二方向延伸的衬垫墙体，所述第二组衬垫元件160-2覆盖连接于同一条所述第二导电线102的多个相变存储元件120的第二组侧壁152，所述第一组衬垫元件160-1位于所述第二组衬垫元件160-2的两个衬垫墙体之间。所述第二组侧墙元件170-2包括两个对置且沿所述第二方向延伸的侧墙墙体，所述第一组侧墙元件170-1位于两个所述侧墙墙体之间。

本发明实施例还提供了一种三维相变存储器的制备方法，图4为本发明实施例提供的三维相变存储器的制备方法的流程示意图。如图4所示，所述方法包括：

步骤s401、形成沿第一方向延伸的第一导电线；

步骤s402、形成相变存储组件，所述相变存储组件包括相变存储单元和定值电阻单元，所述相变存储单元包括在所述第三方向上堆叠分布的选通元件和相变存储元件；

步骤s403、形成沿第二方向延伸的第二导电线；其中，所述相变存储元件用于基于所述第一导电线和所述第二导电线之间的电压差发生相变而存储数据；所述选通元件用于控制所述相变存储元件与所述第一导电线和所述第二导电线之间的导电连接；所述定值电阻单元与所述相变存储元件在所述第二导电线与所述选通元件之间并联连接。

在一些实施例中，如图5所示，所述形成相变存储组件，包括：

步骤s501、形成相变存储元件与第一组定值电阻元件，所述相变存储元件的形状为矩形柱且所述矩形柱的侧壁沿所述第三方向延伸，所述侧壁包括垂直于所述第二方向的第一组侧壁以及垂直于所述第一方向的第二组侧壁，所述第一组定值电阻元件位于所述第一组侧壁的外侧；

步骤s502、形成第二组定值电阻元件，所述第二组定值电阻元件位于所述第二组侧壁的外侧，所述第一组定值电阻元件与所述第二组定值电阻元件构成所述定值电阻单元；

步骤s503、形成选通元件，所述选通元件与所述相变存储元件在所述第三方向上堆叠分布。

应当理解，本发明实施例提供的上述方法中所示的操作并非排他的，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图4、图5所示的顺序执行的。

例如，在一些实施例中，所述第二导电线与所述相变存储组件中的相变存储元件和第一组定值电阻元件可以在同一步骤中同时形成，其具体工艺流程示于图6中：

步骤s601、形成沿第一方向延伸的第一导电线；

步骤s602、形成第二导电线、相变存储元件、第一组定值电阻元件，所述第二导电线沿与第一方向正交的第二方向延伸，所述相变存储元件的形状为矩形柱且所述矩形柱的侧壁沿所述第三方向延伸，所述侧壁包括垂直于所述第二方向的第一组侧壁以及垂直于所述第一方向的第二组侧壁，所述第一组定值电阻元件位于所述第一组侧壁外侧；

步骤s603、形成第二组定值电阻元件，所述第二组定值电阻元件位于所述第二组侧壁外侧，所述第一组定值电阻元件与所述第二组定值电阻元件构成所述定值电阻单元；

步骤s604、形成选通元件，所述选通元件与所述相变存储元件在所述第三方向上堆叠分布；其中，所述定值电阻单元与所述相变存储元件在所述第二导电线与所述选通元件之间并联连接。

上述实施例中，第二导电线与相变存储元件和第一组定值电阻元件同一步骤中同时形成，相比于第二导电线在单独的步骤中形成的实施方案，节约了单独形成第二导电线所需要的掩膜，另外，第二导电线与相变存储元件和第一组定值电阻元件同时形成，还避免了单独形成第二导电线时额外的对准步骤，起到了简化工艺、降低工艺难度的技术效果。下面，结合附图7a至7l示出的各工艺流程阶段的三维相变存储器结构示意图具体阐述图6对应的制备方法以及相关技术效果。

首先，方法开始于步骤s601，如图7a-7d所示，形成沿第一方向延伸的第一导电线101。

在实际工艺中，可以首先提供衬底sub，所述衬底sub位于工艺执行面的下方，从而为工艺的进行提供支撑作用。这里，所述衬底包括半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(si)衬底、锗(ge)衬底)、至少一个iii-v化合物半导体材料、至少一个ii-vi化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一些实施例中，所述衬底sub包括半导体基底和位于所述半导体基底上的介质层，所述介质层包括二氧化硅、氮化硅、teos等材料的一种或多种。

而后在所述衬底sub上形成第一导电线材料层101’、选通元件材料层110’、相变存储元件材料层120’和保护层材料层180’。在一些实施例中，所述形成选通元件材料层110’包括形成沿第三方向堆叠分布的下电极材料层111’、选通层材料层112’和上电极材料层122’，所述形成相变存储元件材料层120’包括形成沿第三方向堆叠分布的相变存储层材料层121’和上电极材料层122’。这里，所述第一导电线材料层101’的材料可以包括导电材料，所述导电材料包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、多晶硅、掺杂硅、硅化物或其任何组合。所述相变存储层材料层121’的材料包括硫族化合物，例如可以为锗-锑-碲(ge-sb-te，gst)材料或铟-锑-碲(in-sb-te，ist)材料等等，具体的，例如，相变存储层材料层的材料可以为ge2sb2te5、ge1sb4te7、in2sb2te5或in1sb2te4等等。所述选通层材料层的材料可以包括硫系材料，示例性的，例如，所述选通层材料层的材料可以为ge-se、si-te、c-te、b-te、ge-te、al-te、ge-sb-te、ge-sb、bi-te、as-te、sn-te、ge-te-pb或ge-se-te等等。所述上电极材料层、所述中间电极材料层和所述下电极材料层的材料包括含碳材料，所述含碳材料包括但不限于无定形碳、碳纳米管或石墨烯等等，在一具体实施例中，例如所述含碳材料为无定形碳。所述保护层材料层180’的材料包括介电材料，如氮化硅、氮氧化硅等。

接着，如图7b所示，沿第一方向从上到下刻蚀所述保护层180和所述相变存储元件材料层120’，形成沿第一方向延伸的多个第一相变结构体i，所述相变存储层材料层121’形成沿第一方向延伸的相变存储层预层121”，所述上电极材料层122’形成沿第一方向延伸的上电极预层122”，所述保护层材料层”形成沿第一方向延伸的保护层预层180”。所述第一相变结构体i包括沿第一方向延伸的相变存储层预层121”、上电极预层122”和保护层预层180”叠层。

在实际操作中，可以在所述保护层材料层180’上形成光致抗蚀剂掩膜(未示出)，通过曝光、显影对光致抗蚀剂掩膜进行图案化。基于所述光致抗蚀剂掩膜或者基于光致抗蚀剂掩膜进行图案化的硬掩膜对所述保护层材料层180’和所述相变存储元件材料层120’进行刻蚀(在后续工艺步骤中涉及的其他材料层的刻蚀均可以采用上述刻蚀方法)。该步骤中，可以控制刻蚀过程使得刻蚀停止于选通元件材料层110’的上表面。

接着，如图7c所示，在所述第一相变结构体i的垂直于所述第二方向的侧壁上形成第一组衬垫元件预层160-1”和第一组定值电阻元件预层132-1”，所述第一组衬垫元件预层160-1”覆盖所述第一相变结构体i的侧壁，且所述第一组定值电阻元件预层132-1”覆盖所述第一组衬垫层预层160-1”的侧壁。

为清楚说明上述步骤的具体形成方式，图8a-8d为形成第一组衬垫元件预层160-1”和第一组定值电阻元件预层132-1”的步骤的相关剖面结构示意图。如图8a所示，在形成图7b所示的结构之后，形成第一组衬垫元件材料层160-1’，而后，如图8b所示，刻蚀所述第一组衬垫元件材料层160-1’，仅保留覆盖所述第一相变结构体i的侧壁的第一组衬垫元件材料层160-1’，形成第一组衬垫元件预层160-1”。接着，如图8c所示，形成第一组定值电阻元件材料层132-1’，而后，如图8d所示，刻蚀所述第一组定值电阻元件材料层132-1’，保留覆盖所述第一组衬垫元件预层160-1”侧壁的第一组定值电阻元件预层132-1”。

在实际操作中，所述第一组衬垫元件材料层的材料例如可以为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、聚合物材料等。在一具体实施例中，所述第一组衬垫元件材料层包括二氧化硅/氮化硅(sio2/sin)的双层结构，其中二氧化硅层位于氮化硅层与所述第一相变结构体i之间。所述第一组定值电阻元件材料层的材料包括金属氮化物，例如，所述第一组定值电阻元件材料层的材料可以包括氮化钛、氮化钨或氮化钽中的一种或多种。(后续工艺中涉及的第二组衬垫元件材料层、第二组定值电阻元件材料层的材料可分别采用上述第一组衬垫元件材料层和上述第一组定值电阻元件材料层的材料种类)

接下来，如图7d所示，沿所述第一定值电阻元件预层132-1”的侧壁继续刻蚀所述选通元件材料层110’以及所述第一导电线材料层101’，形成沿第一方向延伸的第二相变结构体ii，所述第一导电线材料层101’形成沿第一方向延伸的第一导电线101，工艺至此，完成沿第一方向延伸的第一导电线101的形成步骤。且在上述步骤中，所述选通元件材料层110’形成沿第一方向延伸的选通元件预层110”，所述选通元件预层110”包括第三方向延伸的下电极预层111”、选通层预层112”和中间电极预层113”，所述第二相变结构体ii包括第一导电线101、选通元件预层110”、相变存储元件预层120”以及第一组衬垫元件预层160-1”和第一组定值电阻元件预层132-1”。

接下来，工艺执行至步骤s602，如图7e-7j所示，形成第二导电线102、相变存储元件120、第一组定值电阻元件132-1，所述第二导电线102位于所述相变存储元件120上且沿与第一方向正交的第二方向延伸，所述相变存储元件120的形状为矩形柱且所述矩形柱的侧壁150沿所述第三方向延伸，所述侧壁150包括垂直于所述第二方向的第一组侧壁151以及垂直于所述第一方向的第二组侧壁152，所述第一组定值电阻元件132-1位于所述第一组侧壁151的外侧。

在一些实施例中，如图7e所示，为保护所述选通元件预层110”与所述第一定值电阻元件预层132-1”避免污染和损伤，可以先在所述第二相变结构体ii的侧壁上形成第一组侧墙元件预层170-1”。具体的，如图9a-9b所示，可以首先在图7d所示结构的基础上形成第一组侧墙元件材料层170-1’，而后刻蚀所述第一组侧墙元件材料层170-1’，保留位于所述第二相变结构体ii侧壁上的第一组侧墙元件材料层170-1’，从而得到第一组侧墙元件预层170-1”。在实际操作中，所述第一组侧墙元件材料层170-1’的材料例如可以为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、聚合物材料等。在一具体实施例中，所述第一组侧墙元件材料层170-1’包括二氧化硅/氮化硅(sio2/sin)的双层结构，其中二氧化硅层位于氮化硅层与所述第二相变结构体ii之间。

接下来，如图7f所示，去除所述保护层预层180”。在实际操作中，所述去除所述保护层预层可以采用湿法或干法刻蚀工艺实现。

接着，如图7g所示，对所述第一组衬垫元件预层160-1”、所述第一组定值电阻元件预层132-1”和所述第一组侧墙元件预层170”进行平坦化工艺，使得所述第一组衬垫元件预层160-1”和所述第一组定值电阻元件预层132-1”和所述第一组侧墙元件预层170”的上表面与所述相变存储元件预层的上表面齐平。此时，所述三维存储器结构形成为包括衬底sub和位于所述衬底sub上的多个沿第一方向延伸的第三相变结构体iii。这里，所述平坦化工艺例如可以采用化学机械抛光(cmp)实现。

接着，如图7h所示，为增加三维相变存储器的结构稳定性，可以采用第一填充层191填充相邻第三相变结构体iii之间的空隙。在一些实施例中，也可以不进行该填充步骤而直接进行后续工艺。

而后，如图7i所示，在所述第三相变结构体iii和所述第一填充层191上形成第二导电线材料层102’。这里，所述第二导电线材料层102’的材料可以包括导电材料，所述导电材料包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、多晶硅、掺杂硅、硅化物或其任何组合。接下来，如图7j所示，沿第二方向刻蚀所述第二导电线材料层102’、第三相变结构体iii和第一填充层191，刻蚀可以停止于所述选通元件预层110”的上表面，将所述选通元件预层110”的上表面以上的第三相变结构体iii和所述第二导电线材料层102’和所述第一填充层191刻蚀为多个沿第二方向延伸的第四相变结构体iv。相应的，所述第二导电线材料层102’成为沿第二方向延伸的第二导电线102，所述相变存储元件预层120”成为相变存储元件120，其中，所述相变存储层预层121”成为相变存储层121，所述上电极预层122”成为上电极122。所述第一组衬垫元件预层160-1”、所述第一组定值电阻元件预层132-1”和所述第一组侧墙元件预层170-1”成为第一组衬垫元件160-1、第一组定值电阻元件132-1和第一组侧墙元件170-1。

工艺步骤执行至此，完成第二导电线、相变存储元件和第一组定值电阻元件的制备。根据附图7j所示的结构，所述第二导电线102位于所述相变存储元件120上且沿与第一方向正交的第二方向延伸，所述相变存储元件120的形状为矩形柱且所述矩形柱的侧壁150沿所述第三方向延伸，所述侧壁150包括垂直于所述第二方向的第一组侧壁151以及垂直于所述第一方向的第二组侧壁152，所述第一组定值电阻元件132-1位于所述第一组侧壁151的外侧。

在上述步骤中，所述第二导电线、相变存储元件和第一组定值电阻元件采用统一掩膜，在同一刻蚀步骤中形成，相比于第二导电线在工艺最后单独形成的技术方案来说，节约了制备第二导电线所需要的掩膜，且也避免了对准所述第二导电线与相变存储元件的额外对准步骤，简化了工艺。

接下来，如图7k所示，工艺执行至步骤s603，形成第二组定值电阻元件132-2，所述第二组定值电阻元件132-2位于所述第二组侧壁152外侧，所述第一组定值电阻元件132-1与所述第二组定值电阻元件132-2构成所述定值电阻单元132。具体的制备过程如图10a-10e所示，下面结合附图10a-10e作具体阐述。

如图10a所示，在附图7j所示结构的基础上，首先形成第二组衬垫元件材料层160-2’，所述第二组衬垫元件材料层160-2’覆盖所述第四相变结构体iv的侧壁和未被刻蚀的所述第三相变结构体iii和第一填充层191暴露的上表面；接着，参照图10b，刻蚀所述第二组衬垫元件材料层160-2’，保留位于第四相变结构体iv侧壁上的部分，从而形成第二组衬垫元件预层160-2”。接下来，如图10c所示，回刻所述第二组衬垫元件预层160-2”，控制刻蚀过程使得所述第二组衬垫元件预层160-2”的上表面降低，以至于低于所述第二导电线102的上表面且不低于所述相变存储元件120的上表面，从而形成第二组衬垫元件160-2，所述第二导电线102的侧壁至少部分暴露于所述第二组衬垫元件160-2的顶端。所述第二组衬垫元件160-2与所述第一组衬垫元件160-1共同构成衬垫层160。而后，如图10d所示，形成第二组定值电阻元件材料层132-2’，接着，参照图10e，刻蚀所述第二组定值电阻元件材料层132-2’，保留位于所述第二导电线102和所述第二组衬垫元件160-2的侧壁上的部分，从而形成图7k所示的第二组定值电阻元件132-2。所述第二组定值电阻元件132-2的顶端具有连接部ct，所述第二组定值电阻元件132-2通过连接部ct与所述第二导电线102接触。

工艺执行至此，完成第二组定值电阻元件132-2的制备，由于第一组定值电阻元件132-1和第二组定值电阻元件132-2共同构成定值电阻单元132，故工艺执行至此，定值电阻元件132也完成制备。

接下来，如图7l所示，工艺执行至步骤s604、形成选通元件110，所述选通元件110与所述相变存储元件120在所述第三方向上堆叠分布；其中，所述定值电阻单元132与所述相变存储元件120在所述第二导电线102与所述选通元件110之间并联连接。

具体的，如图7l所示，沿所述第二定值电阻元件132-2的侧壁继续刻蚀所述第三相变结构体iii，刻蚀停止于所述第三相变结构体iii中的第一导电线101的上表面，形成沿第二方向延伸的第五相变结构体v。在该步刻蚀中，所述选通元件预层110”成为选通元件110，其中，所述下电极预层111”、选通层预层112”和中间电极预层113”分别成为下电极111、选通层112和中间电极113。根据7l所示的结构，所述选通元件110与所述相变存储元件120在所述第三方向上堆叠分布。

由于所述第一组定值电阻元件132-1的上表面与所述第二导电线102的下表面接触，所述第二定值电阻元件132-1的下表面与所述选通元件110的上表面接触，所述第二定值电阻元件132-2的顶端通过连接部ct与所述第二导电线102的侧壁接触，所述第二定值电阻元件132-2的下表面与所述选通元件110的上表面接触，且所述相变存储元件120与所述第一组定值电阻元件132-1和所述第二组定值电阻元件132-2通过衬垫层160电隔离，因此所述定值电阻单元132与所述相变存储元件120在所述第二导电线102与所述选通元件110之间并联连接。

工艺执行至此，完成选通元件的制备，也完成本发明实施例所述的三维相变存储器的制备。

本发明上述所有实施例提供的三维相变存储器的制备方法，将定值电阻单元的制备结合到三维相变存储器的侧墙制备工艺中，与现有的工艺方法和设备兼容，能够低成本地完成本发明实施例提供的三维相变存储器的制备。

在一些实施例中，如图7m所示，为保护所述选通元件110与所述定值电阻单元132，可以在所述第五相变结构体v的侧壁上形成第二组侧墙元件170-2，所述第二组侧墙元件170-2至少覆盖所述第二组定值电阻元件132-2和所述选通元件110的垂直于所述第一方向的侧壁。在实际工艺中，如图11a-11b所示，可以首先形成第二组侧墙元件材料层170-2’，刻蚀所述第二组侧墙元件材料层170-2’，保留位于所述第五相变结构体v的侧壁上的第二组侧墙元件材料层，从而形成第二组侧墙元件170-2。这里，所述第二组侧墙元件材料层170-2’的材料例如可以为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、聚合物材料等。在一具体实施例中，所述第二组侧墙元件材料层可以包括二氧化硅/氮化硅(sio2/sin)的双层结构，其中二氧化硅层位于氮化硅层与所述第五相变结构体v之间。

在一些实施例中，为增加三维相变存储器的结构稳定性，如图7n所示，所述方法还可以包括采用第二填充层192填充相邻第二组侧墙元件170-2之间的空隙。在一些实施例中，也可以不进行该填充步骤。

图12为本发明提供的三维相变存储器的整体结构示意图，如图12所示，本发明提供的三维相变存储器为三维交叉点架构的三维相变存储器。本发明所述三维相变存储器中的所述第一导电线101与所述第二导电线102可以分别作为字线(wordlines)或位线(bitlines)使用，相变存储组件130位于所述字线和位线的交叉点处。

在一些实施例中，所述定值电阻单元132的材料包括金属氮化物，在一些具体的实施例中，所述第一组定值电阻元件132-1和/或所述第二组定值电阻元件132-2的材料包括金属氮化物。在实际操作中，所述定值电阻单元132的材料包括氮化钛、氮化钨或氮化钽中的一种或多种。

在实际操作中，若定值电阻单元与所述相变存储元件的阻值比例过大，其弱化相变存储单元阻值波动、低频干扰信号的能力将难以达到人工智能应用的要求，若定值电阻单元比例过小将会影响正常的存储功能，甚至于导致存储功能失效。

定值电阻单元132沿垂直于所述相变存储元件120的侧壁所在的平面的方向上的厚度以及所述相变存储元件120的宽度大小直接影响相变存储元件120和定值电阻单元132的电阻值大小。在一优选实施例中，所述相变存储元件120采用20nm线宽掩膜刻蚀形成，也即所述定值电阻单元132的宽度为20nm×20nm的矩形柱，所述定值电阻单元132沿垂直所述相变存储元件120侧壁所在平面的方向上的厚度为1-10nm。在一更优实施例中，所述定值电阻单元132沿垂直所述相变存储元件120侧壁所在平面的方向上的厚度为2-5nm。

应当理解，上述实施例并非限制所述相变存储元件和定值电阻单元的必须与所述选通元件和第二导电线物理接触，实际上，还可以为电接触而非物理接触。

需要说明的是，本发明提供的三维相变存储器实施例与三维相变存储器的制备方法实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。