半导体结构的制造方法与流程

1.本发明实施例涉及半导体领域，特别涉及一种半导体结构的制造方法。


背景技术：

2.半导体结构中的动态随机存取存储器(dynamic random access memory，简称dram)是一种广泛应用于计算机系统的半导体存储器。dram的主要作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是1还是0。
3.为提高半导体集成电路的集成度，dram的特征尺寸越来越小；然而特征尺寸的不断缩小会使得dram的制作工艺难度越来越大，其性能也有待进一步提升。


技术实现要素：

4.本发明实施例提供一种半导体结构的制造方法，以简化dram的制造工艺，并提升dram的性能。
5.为解决上述问题，本发明实施例提供一种半导体结构的制造方法，包括：提供基底，所述基底包括相互分立的有源区，所述有源区沿第一方向延伸，所述有源区包括位线接触区以及位于所述位线接触区两侧的电连接区；在所述基底上形成相互分立的第一掩膜层，所述第一掩膜层沿第二方向延伸且横跨多个所述有源区，所述第二方向与所述第一方向不同，且每一所述有源区的一所述电连接区均与所述第一掩膜层正对；在所述第一掩膜层相对的两个侧壁形成侧墙层，所述侧墙层沿所述第二方向延伸且横跨多个所述有源区，且每一所述位线接触区均与所述侧墙层正对；在相邻所述第一掩膜层之间形成第二掩膜层，所述第二掩膜层还覆盖所述侧墙层的侧壁；所述第二掩膜层横跨多个所述有源区，且每一所述有源区的另一所述电连接区均与所述第二掩膜层正对；去除位于所述第一掩膜层与所述第二掩膜层之间的所述侧墙层；以所述第一掩膜层和所述第二掩膜层为掩膜刻蚀所述基底，形成位线接触孔。
6.另外，所述第一方向到所述第二方向在顺时针方向上的夹角为锐角。
7.另外，所述第一方向到所述第二方向在顺时针方向上的夹角为35
°‑
45
°
。
8.另外，所述第一方向到所述第二方向在顺时针方向上的夹角为钝角。
9.另外，所述第一方向到所述第二方向在顺时针方向上的夹角为135
°‑
145
°
。
10.另外，形成所述第一掩膜层前，还包括：形成覆盖所述基底的底层掩膜层，所述第一掩膜层位于所述底层掩膜层上。
11.另外，所述以所述第一掩膜层和所述第二掩膜层为掩膜刻蚀所述基底包括：以所述第一掩膜层和所述第二掩膜层为掩膜，刻蚀所述底层掩膜层，以形成图形化的底层掩膜层；以所述图形化的底层掩膜层为掩膜，刻蚀所述基底，以形成所述位线接触孔。
12.另外，在形成所述第二掩膜层之前，所述侧墙层仅位于所述第一掩膜层侧壁；形成所述侧墙层的步骤包括：形成保型覆盖的初始侧墙层，所述初始侧墙层位于所述第一掩膜层表面，还位于相邻所述第一掩膜层之间的所述基底上；对所述初始侧墙层进行刻蚀处理，
保留位于所述第一掩膜层侧壁的所述初始侧墙层作为所述侧墙层。
13.另外，形成所述第二掩膜层后，采用湿法刻蚀或干法刻蚀去除位于所述第一掩膜层与所述第二掩膜层之间的所述侧墙层。
14.另外，在形成所述第二掩膜层之前，所述侧墙层还位于所述第一掩膜层的顶部表面，以及相邻所述第一掩膜层之间的所述基底上；在去除位于所述第一掩膜层与所述第二掩膜层之间的所述侧墙层的步骤中，还去除位于所述第一掩膜层顶部表面的所述侧墙层。
15.另外，采用湿法刻蚀工艺去除位于所述第一掩膜层顶部表面的所述侧墙层，以及位于所述第一掩膜层与所述第二掩膜层之间的所述侧墙层。
16.另外，形成所述第二掩膜层的工艺步骤包括：形成初始第二掩膜层，所述初始第二掩膜层位于相邻所述第一掩膜层之间，还覆盖所述侧墙层的侧壁以及所述侧墙层的顶部表面；对所述初始第二掩膜层进行平坦化处理，直至暴露出所述侧墙层的顶部表面，以形成所述第二掩膜层。
17.另外，形成所述位线接触孔后，还包括：形成填充所述位线接触孔的位线，所述位线还高于所述基底的顶面。
18.另外，所述形成填充所述位线接触孔的位线，包括：形成填充所述位线接触孔的初始位线接触层，所述初始位线接触层还位于所述基底上；在所述初始位线接触层上形成层叠设置的初始位线导电层和初始位线覆盖层；对所述初始位线覆盖层、所述初始位线导线层和所述初始位线接触层进行图形化处理，以形成位线接触层、位线导电层和位线覆盖层，所述位线接触层、所述位线导电层和所述位线覆盖层构成位线。
19.另外，在垂直于所述第二方向上，所述第一掩膜层与所述第二掩膜层的宽度相同。
20.另外，其特征在于，所述第一掩膜层的材料与所述第二掩膜层的材料相同。
21.另外，所述第一掩膜层为双层结构，包括层叠设置的第一下层结构和第一上层结构，所述第一上层结构的硬度大于所述第一下层结构的硬度。
22.另外，所述第一下层结构为硬掩膜层。
23.另外，所述第一上层结构的材料包括氮化硅。
24.与现有技术相比，本发明实施例提供的技术方案具有以下优点：
25.本发明实施例中基底包括有源区，有源区包括位线接触区和位于位线接触区两侧的电连接区。在基底上形成横跨多个有源区的第一掩膜层，第一掩膜层与有源区的一电连接区正对；在第一掩膜层的侧壁形成侧墙层，侧墙层与有源区的位线接触层正对；在相邻第一掩膜层之间形成第二掩膜层，第二掩膜层与有源区的另一电连接区正对。在去除侧墙层后，以第一掩膜层和第二掩膜层刻蚀基底，形成位线接触孔。由于只需在形成第一掩膜层时采用光刻的步骤，因此能够减小光刻的次数，简化生产工艺，还可以避免在发生对准误差时形成不对称的位线接触孔，进而能够提高半导体结构的性能。
26.另外，在形成第二掩膜层之前，侧墙层还位于第一掩膜层的顶部表面，以及相邻第一掩膜层之间的基底上，即省略了对侧墙层刻蚀的一个步骤，因此，能够简化生产工艺，提高生产效率。
附图说明
27.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说
明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
28.图1-图3一种半导体结构的制造方法中各步骤对应的结构示意图；
29.图4-图21为本发明一实施例提供的半导体结构的制造方法中各步骤对应的结构示意图；
30.图22-图24为本发明另一实施例提供的半导体结构制造方法中各步骤对应的结构示意图。
具体实施方式
31.由背景技术可知，dram的制作工艺难度越来越大，其性能也有待进一步提升。具体地，现目前通常采用图1-图3所示的半导体结构的制造方法形成位线接触孔。参考图1-图3，基底300包括：有源区301和隔离结构302。其中有源区301包括位线接触区301a以及位于位线接触区301a两侧的电连接区301b。位线接触区301a适于形成位线接触孔。
32.参考图1，在基底300上形成层叠设置的下层掩膜层、上层掩膜层和第一光刻胶层后，对第一光刻胶层进行曝光和显影处理，从而形成第一显影区311，第一显影区311对应于两个相邻有源区301的电连接区301b。形成第一显影区311后，以第一光刻胶层为掩膜刻蚀上层掩膜层。
33.参考图2，在上层掩膜层上形成层叠设置的顶层掩膜层和第二光刻胶层。对第二光刻胶层进行曝光和显影处理，从而形成第二显影区312，第二显影区312对应于另外两个相邻有源区301的电连接区301b；以第二光刻胶层为掩膜刻蚀顶层掩膜层，以形成图形化的顶层掩膜层；以图形化的顶层掩膜层为掩膜，刻蚀上层掩膜层，此时上层掩膜层上具有了与第一显影区311和第二显影区312正对的图形区。
34.参考图3，在图形区内形成圆形掩膜层313，圆形掩膜层313与有源区301所有的电连接区301b正对。形成圆形掩膜层313后，去除上层掩膜层；以圆形掩膜层313为掩膜，刻蚀下层掩膜层，图形化的下层掩膜层露出有源区301的位线接触区301a；以图形化的下层掩膜层为掩膜刻蚀基底，从而形成位线接触孔。
35.由上述分析可知，通常在形成位线接触孔时，会形成若干圆形掩膜层。这种打点式的掩膜层具有较多的数量和较小的间距，由于一次光刻步骤很难形成密度较大的掩膜层，因此，需要增加一次光刻步骤以降低工艺难度。但由于光刻的掩膜版在对准时会存在一定误差，光刻次数的增加容易使得圆形掩膜层发生位错，从而使得最终形成的位线接触孔之间无法对称，进而影响半导体结构的性能。
36.为解决上述问题，本发明实施例提供一种半导体结构的制造方法，制造方法包括：在基底上形成沿第二方向延伸的第一掩膜层，第一掩膜层与有源区的一电连接区正对；在第一掩膜层的侧壁形成侧墙层，侧墙层与有源区的位线接触层正对；在相邻第一掩膜层之间形成第二掩膜层，第二掩膜层与有源区的另一电连接区正对。在去除侧墙层后，以第一掩膜层和第二掩膜层刻蚀基底，形成位线接触孔。由于只需在形成第一掩膜层时采用光刻的步骤，因此能够减小光刻的次数，简化生产工艺，还可以降低对准误差的风险，从而形成相对称的位线接触孔，进而提高半导体结构的性能。
37.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明
的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本技术而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本技术所要求保护的技术方案。
38.参考图4，图4为半导体结构的俯视图。提供基底10，基底10包括相互分立的有源区101，有源区101沿第一方向x延伸，有源区101包括位线接触区101a以及位于位线接触区101a两侧的电连接区101b。
39.位线接触区101a适于形成位线接触孔，后续与位线电连接。电连接区101b可以为电容接触区，后续可以与电容电连接。
40.有源区101的材料可以为单晶硅，单晶硅中具有硼或磷等掺杂离子。
41.基底10还包括用于隔离相邻有源区101的隔离结构102。隔离结构102的材料为绝缘材料，比如可以为二氧化硅、碳化硅或氮化硅。
42.基底10还包括埋入式字线，以及位于埋入式字线上的字线覆盖层104。埋入式字线的材料可以为钨、钼或钽等金属，字线覆盖层104的材料可以为二氧化硅、碳化硅或氮化硅等绝缘材料。
43.结合参考图5，基底10还可以包括覆盖有源区101和隔离结构102表面的绝缘层103，绝缘层103可以为双层结构，比如为氮化硅和氧化硅的层叠结构。
44.参考图5-图8，图7和图8为图6的俯视图。在基底10上形成相互分立的第一掩膜层12，第一掩膜层12沿第二方向y延伸且横跨多个有源区101，第二方向y与第一方向x不同，且每一有源区101的一电连接区101b均与第一掩膜层12正对。
45.进一步地，参考图5，基底10上形成初始第一掩膜层12a，初始第一掩膜层12a包括层叠设置的初始第一下层掩膜层121a和初始第一上层掩膜层122a。双层结构的初始第一掩膜层12a能够提高后续刻蚀的精度。
46.在初始第一掩膜层12a上形成图形化的光刻胶层104。具体地，在初始第一掩膜层12a上涂敷一次光刻胶材料，对准后对光刻胶材料进行曝光处理。对曝光后的光刻胶材料进行烘烤以及显影处理，最终形成图形化的光刻胶层104。图形化的光刻胶层104与有源区101的电连接区101b正对。
47.由于本实施例中只需进行一次光刻的步骤，因此，制造工艺较为简单。另外，相比于多次光刻，单次光刻带来的对准误差较小，有利于提高半导体结构的性能。
48.参考图6，以图形化的光刻胶层104(参考图5)为掩膜，刻蚀初始第一掩膜层12a，以形成第一掩膜层12，第一掩膜层12为双层结构，包括层叠设置的第一下层结构121和第一上层结构122。第一上层结构122的硬度大于第一下层结构121的硬度。如此，有利于提高刻蚀图形的精度。
49.本实施例中，第一上层结构122的材料为氮化硅。在其他实施例中，第一上层结构的材料还可以为氮氧化硅。
50.本实施例中，第一下层结构121为旋涂硬掩膜层，比如可以为碳化硅或碳氧化硅。在其他实施例，第一下层结构还可以为氧化硅。
51.本实施例中，在形成第一掩膜层12前，还包括：形成覆盖基底10的底层掩膜层11，第一掩膜层12还位于底层掩膜层11上。底层掩膜层11可以提高图形传递的精度。底层掩膜层11包括层叠设置的第一底层掩膜层111和第二底层掩膜层112，第二底层掩膜层112的硬
度大于第一底层掩膜层111的硬度。本实施例中，第二底层掩膜层112的材料可以为氮化硅，第一底层掩膜层111的材料可以为碳化硅。在其他实施例中，也可以不形成覆盖基底的底层掩膜层。
52.参考图7，第一掩膜层12为条状结构，且横跨多个有源区101。相比于密集程度较大的点状结构，条状结构的第一掩膜层12的制造难度更低，生产效率更高。
53.进一步地，第一掩膜层12位于有源区101的电连接区101b的正上方。对于每一个有源区101，有且仅有一个电连接区101b被第一掩膜层12遮挡，后续将形成第二掩膜层以遮挡有源区101的另一个电连接区101b。两个电连接区101b之间的位线接触区101a被第一掩膜层12和第二掩膜层露出，用于形成位线接触孔。
54.本实施例中，第一掩膜层12的延伸方向为第二方向y，有源区101的延伸方向为第一方向x。第一方向x到第二方向y在顺时针方向上的夹角为锐角。换句话说，以第一方向x为起点朝向第二方向y以顺时针旋转，所旋转的角度为锐角。具体的，第一方向x到第二方向y在顺时针方向上的夹角为35
°‑
45
°
，例如为36
°
、38
°
或40
°
。
55.在其他实施例中，参考图5，第一方向x到第二方向y在顺时针方向上的夹角为钝角。换句话说，以第一方向x为起点朝向第二方向y以顺时针旋转，所旋转的角度为钝角。具体地，第一方向x到第二方向y在顺时针方向上的夹角为135
°‑
145
°
，例如可以为137
°
、138
°
或140
°
。
56.参考图9-图11，图11为图10的俯视图。在第一掩膜层12相对的两个侧壁形成侧墙层13，侧墙层13沿第二方向y延伸且横跨多个有源区101，且每一位线接触区101a均与侧墙层13正对。
57.本实施例中，在形成第二掩膜层之前，侧墙层13仅位于第一掩膜层12侧壁。具体地，参考图9，形成侧墙层13的步骤包括：形成保型覆盖的初始侧墙层13a，初始侧墙层13a位于第一掩膜层12表面，还位于相邻第一掩膜层12之间的基底10上。
58.初始侧墙层13a的材料为硬掩膜材料，比如可以为氧化硅。
59.本实施例中，采用化学气相沉积工艺形成初始侧墙层13a；在其他实施例中，可以采用原子层沉积工艺形成初始侧墙层。
60.参考图10，对初始侧墙层13a(参考图9)进行刻蚀处理，保留位于第一掩膜层12侧壁的初始侧墙层13a作为侧墙层13。即刻蚀处理去除了位于第一掩膜层12顶面以及相邻第一掩膜层12之间的部分初始侧墙层13a。后续在相邻侧墙层13之间形成第二掩膜层。
61.参考图11，侧墙层13位于多个位线接触区101a的正上方，且所有有源区101的位线接触区101a均被侧墙层13所遮挡。
62.即本实施例中，通过自对准双重图形化工艺形成侧墙层13。自对准双重图形化工艺可以降低生产难度，还可以避免光刻步骤所产生的对准误差，从而保证最终形成的位线接触孔能够相互对称。
63.参考图12-图14，图14为图13的俯视图。在相邻第一掩膜层12之间形成第二掩膜层14，第二掩膜层14还覆盖侧墙层13的侧壁；第二掩膜层14横跨多个有源区101，且每一有源区101的另一电连接区101b(参考图11)均与第二掩膜层14正对。
64.具体地，参考图12，形成第二掩膜层14(参考图13)的工艺步骤包括：形成初始第二掩膜层14a，初始第二掩膜层14a位于相邻第一掩膜层12之间，还覆盖侧墙层13的侧壁以及
侧墙层13的顶部表面。
65.本实施例中，通过化学气相沉积形成初始第二掩膜层14a。在其他实施例，也可以采用物理气相沉积法形成初始第二掩膜层。
66.参考图13，对初始第二掩膜层14a(参考图12)进行平坦化处理，直至暴露出侧墙层13的顶部表面，以形成第二掩膜层14。
67.参考图14，第二掩膜层14沿第二方向y延伸，并与第一掩膜层12相平行。第二掩膜层14遮挡每一有源区101的一个电连接区101b。对于每一个有源区101的两个电连接区101b，一个电连接区101b被第二掩膜层14遮挡，另一个电连接区101b被第一掩膜层12遮挡。
68.在垂直于第二方向y上，第一掩膜层12与第二掩膜层14的宽度相同。可以理解的是，由于第一掩膜层12与第二掩膜层14均遮挡电连接区101，因此，第一掩膜层12与第二掩膜层14的宽度相同，能够保证最终形成的位线接触孔是相互对称的。
69.本实施例中，第二掩膜层14为单层结构，且第一掩膜层12的第一下层结构121的材料与第二掩膜层14的材料相同。比如，第二掩膜层14的材料可以为碳化硅。值得注意的是，第二掩膜层14和第一掩膜层12的材料应当与侧墙层13的材料不同，以保证后续去除侧墙层13时，第二掩膜层14和第一掩膜层12不会被去除。
70.参考图15-图16，图16为图15的俯视图。去除位于第一掩膜层12与第二掩膜层14之间的侧墙层13(参考图13)，从而露出所有有源区101的位线接触区101a。
71.本实施例中，采用湿法刻蚀的方法去除位于第一掩膜层12与第二掩膜层14之间的侧墙层13。湿法刻蚀的方法较为简单。在其他实施例中，也可以采用干法刻蚀的方法去除位于第一掩膜层与第二掩膜层之间的侧墙层。
72.参考图17-图18，以第一掩膜层12和第二掩膜层14为掩膜刻蚀基底10，形成位线接触孔15。
73.具体地，参考图17，以第一掩膜层12(参考图15)和第二掩膜层14(参考图15)为掩膜，刻蚀底层掩膜层11，以形成图形化的底层掩膜层11。
74.参考图18，以图形化的底层掩膜层11为掩膜，刻蚀基底10，以形成位线接触孔15。底层掩膜层11能够提高图形传递的精度。
75.参考图19-图21，形成填充位线接触孔15(参考图18)的位线16，位线16还高于基底10的顶面。
76.具体地，参考图19，形成填充位线接触孔15的初始位线接触层161a，初始位线接触层161a还位于基底10上；在初始位线接触层161a上形成层叠设置的初始位线导电层162a和初始位线覆盖层163a。
77.本实施例中，通过化学气相沉积法形成初始位线接触层161a和初始位线覆盖层163a，通过物理气相沉积法形成初始位线导电层162a。
78.初始位线接触层161a的材料为导电材料，比如可以为多晶硅。初始位线导电层162a的材料为低电阻金属，比如可以为钨或钼。初始位线覆盖层163a的材料为绝缘材料，比如可以为氮化硅或氧化硅。
79.参考图20-图21，对初始位线覆盖层163a(参考图19)、初始位线导线层162a(参考图19)和初始位线接触层161a(参考图19)进行图形化处理，以形成位线接触层161、位线导电层162和位线覆盖层163，位线接触层161、位线导电层162和位线覆盖层163构成位线16。
80.具体地，在位线覆盖层163上形成条状的掩膜层，以条状的掩膜层为掩膜，依次干法刻蚀初始位线覆盖层163a、初始位线导电层162a和初始位线接触层161a，从而形成相互分立的位线覆盖层163、相互分立的位线导电层162和相互分立的位线接触层161。
81.本实施例中，位线16的延伸方向与第一方向x和第二方向y不同，且与字线覆盖层104的延伸方向垂直。
82.综上所述，本实施例中，只需在形成第一掩膜层12时采用光刻的步骤，后续可以通过沉积的方法形成侧墙层13和第二掩膜层14。由于光刻的步骤较少，因此能够降低工艺难度，并且减小对准所产生的误差。另外，相比于密集程度较高的点状掩膜，第一掩膜层12为条状结构，因此，可以降低刻蚀的难度，并提高图形的精确度。
83.本发明另一实施例提供一种半导体结构的制造方法，本实施例与前一实施例大致相同，主要区别在于，在形成第二掩膜层之前，侧墙层还位于第一掩膜层的顶部表面，以及相邻第一掩膜层之间的基底上。本实施例与前一实施例相同或相似的部分请参考前一实施例的详细说明，在此不再赘述。图22-图24为本实施例提供的半导体结构的制造方法中各步骤对应的结构示意图，以下将结合附图进行具体说明。
84.参考图22，提供基底20，基底20包括相互分立的有源区201，有源区201沿第一方向延伸，有源区201包括位线接触区以及位于位线接触区两侧的电连接区。相邻有源区201之间还具有隔离结构202，隔离结构202和有源层201上还覆盖有一层绝缘层203。有关基底20和有源区201的详细说明参考前一实施例。
85.在基底20上形成相互分立的第一掩膜层22，第一掩膜层22为双层结构，包括层叠设置的第一下层结构221和第一上层结构222。第一掩膜层22沿第二方向延伸且横跨多个有源区201，第二方向与第一方向不同，且每一有源区101的一电连接区均与第一掩膜层22正对。
86.本实施例中，形成第一掩膜层22前，还包括：形成覆盖基底20的底层掩膜层21，第一掩膜层22位于底层掩膜层21上。底层掩膜层21为双层结构，包括层叠设置的第一底层掩膜层211和第二底层掩膜层212。第一底层掩膜层211的材料可以为旋涂硬掩膜，比如可以为碳化硅，第二底层掩膜层212的材料可以为为氮化硅。在其他实施例中，也可以不形成覆盖基底的底层掩膜层，也可以只形成单层结构的底层掩膜层。
87.在第一掩膜层22相对的两个侧壁形成侧墙层23，侧墙层23沿第二方向延伸且横跨多个有源区201，且每一位线接触区均与侧墙层23正对。本实施例中，侧墙层23还位于相邻第一掩膜层22之间的基底20上，还位于第一掩膜层22的顶面。即相比于前一实施例，本实施例在形成保型覆盖的初始侧墙层后，不对初始侧墙层进行刻蚀处理，后续形成的第二掩膜层还位于初始侧墙层上。
88.相比于第一实施例，本实施例省略了对初始侧墙层进行刻蚀的一个步骤，因此，能够简化生产过程，提高生产效率。
89.结合参考图22-图23，形成位于相邻第一掩膜层22之间的第二掩膜层24，第二掩膜层24还位于侧墙层23的侧壁。
90.形成第二掩膜层24的工艺步骤包括：参考图22，形成初始第二掩膜层24a，初始第二掩膜层24a位于相邻第一掩膜层22之间，还覆盖侧墙层23的侧壁以及侧墙层23的顶部表面。
91.参考图23，对初始第二掩膜层24a(参考图22)进行平坦化处理，直至暴露出侧墙层23的顶部表面。
92.参考图24，去除位于第一掩膜层22与第二掩膜层24之间的侧墙层23。在去除位于第一掩膜层22与第二掩膜层24之间的侧墙层23的步骤中，还去除位于第一掩膜层22顶部表面的侧墙层23。
93.本实施例中，采用湿法刻蚀工艺去除位于第一掩膜层22顶部表面的侧墙层23，以及位于第一掩膜层22与第二掩膜层24之间的侧墙层23。在其他实施例中，也可以采用干法刻蚀去除位于第一掩膜层顶部表面的侧墙层，以及位于第一掩膜层与第二掩膜层之间的侧墙层。
94.后续将以第一掩膜层22，以及第二掩膜层24与侧墙层23的叠层结构为掩膜，刻蚀底层掩膜层20，以形成图形化的底层掩膜层21；并以图形化的底层掩膜层21为掩膜，刻蚀基底20，以形成位线接触孔；形成位线接触孔后，还包括：形成填充位线接触孔的位线，位线还高于基底的顶面。有关上述步骤的详细说明，请参考第一实施例。
95.综上所述，本实施例中，在形成第二掩膜层24之前，侧墙层23还位于第一掩膜层22的顶部表面，以及相邻第一掩膜层22之间的基底10上。即本实施例中，省略了对侧墙层23刻蚀的一个步骤，因此，能够简化生产工艺，提高生产效率。
96.本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。