半导体结构的制备方法及半导体结构与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体结构的制备方法及半导体结构。


背景技术：

2.动态随机存储器(dynamic random access memory，简称dram)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。其中，动态随机存储器由许多重复的存储单元组成，每个存储单元通常包括电容结构和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容结构相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容结构中的数据信息，或者通过位线将数据信息写入到电容结构中进行存储。
3.在制备位线时，需要先在基底上定义出位线凹槽的位置，然后在位线凹槽内填充导电材料形成位线接触节点，最后，在位线接触节点上形成位线，通过位线接触节点实现位线与有源区的电连接。但是，在形成位线凹槽时，位线凹槽的形状发生改变，易导致位线易发生坍塌，影响半导体结构的性能。


技术实现要素：

4.鉴于上述问题，本发明实施例提供一种半导体结构的制备方法及半导体结构，用于提高位线凹槽的图形的精准性，防止位线发生坍塌，提高了半导体结构的性能。
5.为了实现上述目的，本发明实施例提供如下技术方案：
6.本发明实施例的第一方面提供一种半导体结构的制备方法，其包括如下的步骤：
7.提供基底，所述基底包括多个有源区；
8.提供第一掩膜版，所述第一掩膜版包括沿第一方向延伸的多个第一掩膜条，多个所述第一掩膜条之间相互平行；
9.以所述第一掩膜版作为掩膜，刻蚀被所述第一掩膜条遮挡的所述基底，以在所述基底中形成多个第一凹槽；
10.提供第二掩膜版，所述第二掩膜版包括第二方向延伸的多个第二掩膜条，多个所述第二掩膜条之间相互平行，所述第一方向和所述第二方向相交；
11.以所述第二掩膜版作为掩膜，刻蚀被所述第二掩膜条遮挡的所述基底，以在所述基底中形成多个第二凹槽，所述基底中所述第一凹槽和所述第二凹槽所在的区域构成位线凹槽，所述位线凹槽暴露出部分所述有源区；
12.在所述位线凹槽内形成导电层。
13.如上所述的半导体结构的制备方法，其中，所述第一方向与所述第二方向之间的夹角为10
°
～60
°
。
14.如上所述的半导体结构的制备方法，其中，所述基底中除去所述第一凹槽和所述第二凹槽之外的区域构成多个隔离结构，沿所述第一方向，相邻的两个所述隔离结构之间
为所述第二凹槽，沿所述第二方向，相邻的两个所述隔离结构之间为所述第一凹槽。
15.如上所述的半导体结构的制备方法，其中，以平行于所述基底的平面为横截面，所述隔离结构的横截面形状为菱形。
16.如上所述的半导体结构的制备方法，其中，提供基底的步骤中包括：
17.在所述基底上形成第一图形转移层；
18.以所述第一掩膜版作为掩膜的步骤中包括：
19.以所述第一掩膜版作为掩膜，刻蚀被所述第一掩膜条遮挡的所述第一图形转移层，以在所述第一图形转移层中形成多个第一中间槽，每个所述第一中间槽在所述基底上投影与每个所述第一凹槽重合；
20.以所述第二掩膜版作为掩膜的步骤中包括：
21.以所述第二掩膜版作为掩膜，刻蚀被所述第二掩膜条遮挡的所述第一图形转移层，以在所述第一图形转移层中形成多个第二中间槽，每个所述第二中间槽在所述基底上投影与每个所述第二凹槽重合。
22.如上所述的半导体结构的制备方法，其中，所述第一图形转移层包括多个层叠设置的子掩膜层，且相邻的所述子掩膜层的材质不同。
23.如上所述的半导体结构的制备方法，其中，以所述第二掩膜版作为掩膜，刻蚀被所述第二掩膜条遮挡的所述基底的步骤之后，在所述位线凹槽内形成导电层的步骤之前，所述制备方法还包括：
24.在所述位线凹槽的侧壁上形成阻挡层，所述阻挡层用于阻止所述导电层中导电材料扩散至所述基底内。
25.如上所述的半导体结构的制备方法，其中，所述导电层包括层叠设置的第一导电层和第二导电层，所述第一导电层设在所述第二导电层的下方。
26.如上所述的半导体结构的制备方法，其中，所述第一导电层的材质包括多晶硅，所述第二导电层的材质包括钨。
27.如上所述的半导体结构的制备方法，其中，在所述位线凹槽内形成导电层的步骤中，包括：
28.在所述位线凹槽内形成第一初始导电层，所述第一初始导电层延伸至所述位线凹槽外并形成于所述基底上方；
29.刻蚀位于所述基底上的所述第一初始导电层，保留所述位线凹槽内的部分所述初始导电层以形成所述第一导电层；
30.在所述第一导电层的上方形成第二初始导电层，所述第二初始导电层延伸至所述位线凹槽外，并形成于所述基底上方；
31.刻蚀所述第二初始导电层，保留位于所述位线凹槽内的第二初始导电层，以构成所述第二导电层。
32.如上所述的半导体结构的制备方法，其中，在所述位线凹槽内形成导电层的步骤之后，所述制备方法还包括：
33.在所述基底上形成第一初始介质层；
34.在所述第一初始介质层上形成具有图案的第二图形转移层；
35.以所述第二图形转移层作为掩膜版，刻蚀所述第一初始介质层，被保留下来的所
述第一初始介质层形成第一介质层，所述第一介质层与所述导电层构成位线。
36.如上所述的半导体结构的制备方法，其中，在所述第一介质层上形成具有图案的第二图形转移层的步骤中包括：
37.提供第三掩膜版，所述第三掩膜版包括多个间隔设置的第三掩膜条；
38.以所述第三掩膜版作为掩膜，刻蚀所述第二图形转移层，以图案化所述第二图形转移层。
39.如上所述的半导体结构的制备方法，其中，以所述第二图形转移层作为掩膜版，刻蚀所述第一初始介质层，以形成位线的步骤中包括：
40.形成的所述位线包括多个沿所述第二方向延伸的第一位线结构和多个沿所述第一方向延伸的第二位线结构，所述第一位线结构和所述第二位线结构交替设置，所述第一位线结构与所述第二位线结构的连接处设有位线接触结构，所述位线接触结构与所述有源区连接，相邻的所述第一位线结构和所述第二位线结构围成的区域内设有隔离结构。
41.如上所述的半导体结构的制备方法，其中，以所述第二图形转移层作为掩膜版，刻蚀所述第一初始介质层，以形成位线的步骤之后，所述制备方法还包括：
42.在所述基底上形成第二介质层，所述第二介质层覆盖所述第一介质层，且所述第一介质层与所述第二介质层之间具有空气隙。
43.如上所述的半导体结构的制备方法，其中，所述第一介质层和所述第二介质层的材质均包括氮化硅。
44.本发明实施例的第二方面提供一种半导体结构，所述半导体结构通过如上所述的方法制得，其中，所述半导体结构包括基底以及位线，所述基底内设置有多个有源区，所述位线包括导电层以及第一介质层，所述导电层设置在所述基底内，所述第一介质层位于所述导电层上。
45.如上所述的半导体结构，其中，所述位线包括多个沿所述第二方向延伸的第一位线结构和多个沿所述第一方向延伸的第二位线结构，所述第一位线结构和所述第二位线结构交替设置，所述第一位线结构与所述第二位线结构的连接处设有位线接触结构，所述位线接触结构与所述有源区连接，相邻的所述第一位线结构和所述第二位线结构围成的区域内设有隔离结构。
46.如上所述的半导体结构，其中，所述半导体结构还包括第二介质层，所述第二介质层设置在所述基底上，并覆盖所述第一介质层；所述第一介质层与所述第二介质层之间具有空气隙。
47.如上所述的半导体结构，其中，所述半导体结构还包括阻挡层，所述阻挡层设置在所述导电层与所述位线凹槽的侧壁之间。
48.本发明实施例所提供的半导体结构的制备方法及半导体结构中，通过使第一掩膜版具有多个沿第一方向的第一掩膜条，第二掩膜版上具有多个沿第二方向的第二掩膜条，第一掩膜条和第二掩膜条在基底上投影相交，这样当利用第二掩膜版作为掩膜蚀刻基底时，即使第二掩膜版沿第一方向或者第二方向发生了偏移，也不会改变在基底上形成位线凹槽的图形，提高了图案转移的准确性，进而保证了位线结构的稳定性。
49.除了上面所描述的本发明实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本发明实施例提供的半导体结构的制备
方法及半导体结构所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
50.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
51.图1为相关技术中提供的第一掩膜版的结构示意图；
52.图2为相关技术中提供的第二掩膜版的结构示意图；
53.图3为相关技术中提供的基底的结构示意图；
54.图4为相关技术中提供的位线的结构示意图；
55.图5为本发明实施例提供的半导体结构的制备方法的工艺流程图；
56.图6为本发明实施例提供的半导体结构的制备方法中基底的结构示意图；
57.图7为本发明实施例提供的半导体结构的制备方法中第一掩膜版的结构示意图；
58.图8为本发明实施例提供的半导体结构的制备方法中第一凹槽的结构示意图；
59.图9为本发明实施例提供的半导体结构的制备方法中第二掩膜版的结构示意图；
60.图10为本发明实施例提供的半导体结构的制备方法中第一掩膜版和第二掩膜版的合成图；
61.图11为本发明实施例提供的半导体结构的制备方法中形成线接触区的结构示意图；
62.图12为本发明实施例提供的半导体结构的制备方法中形成第一图形转移层的结构示意图；
63.图13为本发明实施例提供的半导体结构的制备方法中刻蚀部分第一图形转移层和部分基底后的结构示意图；
64.图14为图13的俯视图；
65.图15为本发明实施例提供的半导体结构的制备方法中形成初始阻挡层的结构示意图；
66.图16为本发明实施例提供的半导体结构的制备方法中形成阻挡层的结构示意图；
67.图17为本发明实施例提供的半导体结构的制备方法中形成第一初始导电层的结构示意图；
68.图18为本发明实施例提供的半导体结构的制备方法中形成第一导电层的结构示意图；
69.图19为本发明实施例提供的半导体结构的制备方法中形成第二初始导电层的结构示意图；
70.图20为本发明实施例提供的半导体结构的制备方法中形成第二导电层的结构示意图；
71.图21为图20的俯视图；
72.图22为本发明实施例提供的半导体结构的制备方法中形成初始介质层和第二图
形转移层的结构示意图；
73.图23为本发明实施例提供的半导体结构的制备方法中第三掩膜版的结构示意图；
74.图24为本发明实施例提供的半导体结构的制备方法中形成第一介质层的结构示意图；
75.图25为图24的俯视图；
76.图26为本发明实施例提供的半导体结构的制备方法中形成第二介质层的结构示意图。
77.附图标记：
78.10：基底；
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11：隔离层；
79.12：有源区；
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13：位线凹槽；
80.14：隔离结构；
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15：第一凹槽；
81.16：第二凹槽；
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17：第一隔离层；
82.18：第二隔离层；
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20：第一掩膜版；
83.21：第一掩膜条；
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22：第一掩膜结构；
84.30：第二掩膜版；
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31：第二掩膜条；
85.32：第二掩膜结构；
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40：导电层；
86.41：第一初始导电层；
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42：第二初始导电层；
87.43：第一导电层；
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44：第二导电层；
88.45：沟槽；
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50：阻挡层；
89.51：初始阻挡层；
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60：第一图形转移层；
90.61：刻蚀停止层；
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70：第一初始介质层；
91.71：第一介质层；
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80：第二图形转移层；
92.90：第三掩膜版；
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91：第三掩膜条；
93.911：第一掩膜段；
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912：第二掩膜段；
94.913：第三掩膜段；
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100：位线；
95.101：第一位线结构；
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102：第二位线结构；
96.110：第二介质层；
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120：位线接触结构。
具体实施方式
97.如图1至图4所示，在制作位线时，通常先提供第一掩膜版20，第一掩膜版20上具有圆形的第一掩膜结构22，以第一掩膜版20作为掩膜，刻蚀基底10，以在基底10上形成多个间隔设置的第一隔离层17；然后提供第二掩膜版30，第二掩膜版30上也具有圆形的第二掩膜结构32，以第二掩膜版30作为掩膜，刻蚀基底10，以在基底10上形成多个间隔设置的第二隔离层18，基底10中除去第一隔离层17和第二隔离层18之外的区域构成位线凹槽13。
98.但在以第二掩膜版作为掩膜刻蚀基底过程中，难以控制第二掩膜版的定位精度，会致使第二掩膜版发生偏移，使得第一隔离层和第二隔离层之间位置发生改变，造成位线凹槽的形状发生改变，进而造成位线100发生坍塌，影响半导体结构的稳定性。
99.针对上述的技术问题，本发明实施例提供的半导体结构的制备方法及半导体结构中，通过使第一掩膜版具有多个沿第一方向的第一掩膜条，第二掩膜版上具有多个沿第二
方向的第二掩膜条，第一掩膜条和第二掩膜条在基底上投影相交，因此当利用第二掩膜版作为掩膜蚀刻基底时，即使第二掩膜版沿第一方向或者第二方向发生了偏移，也不会改变在基底上形成位线凹槽的图形，提高了图案转移的准确性，确保了位线凹槽上形成位线结构的稳定性，进而提高了半导体结构的性能。
100.为了使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本发明保护的范围。
101.图5为本发明实施例提供的半导体结构的制备方法的流程图，图6
‑
图26为半导体结构的制备方法的各个阶段的示意图，下面结合图5
‑
图26对半导体结构的制备方法进行详细的介绍。
102.本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(dram)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。
103.如图5所示，本发明实施例提供的半导体结构的制备方法，包括如下几个步骤：
104.步骤s100：提供基底，基底包括多个有源区。
105.如6所示，基底10作为半导体结构的支撑部件，用于支撑设在其上的其他部件，其中，基底10可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。
106.为了实现各有源区的绝缘设置，基底10内还设有多个隔离层11，该隔离层11用于分隔各有源区，其中，隔离层11可以为沟槽隔离层，即，可以在基底10内形成隔离沟槽，通过向隔离沟槽内沉积隔离材料以形成隔离层11，例如，可以向隔离沟槽内沉积二氧化硅。
107.基底10中除去隔离层11之外的区域为有源区12，有源区12用于设置晶体管或者其他导电部件，多个有源区12可以呈矩阵排布，且各个有源区12的形状可以为长条形，各个有源区12的长度方向沿第一方向延伸。
108.步骤s200：提供第一掩膜版，第一掩膜版包括沿第一方向延伸的多个第一掩膜条，多个第一掩膜条之间相互平行。
109.以图7所示的方位为例，第一掩膜条21可以沿着m方向延伸，m方向与x方向之间具有一定的夹角，且多个第一掩膜条沿x方向间隔设置，以使得第一掩膜版20上形成多个条形隔离结构。
110.步骤s300：以第一掩膜版作为掩膜，刻蚀被第一掩膜条遮挡的基底，以在基底中形成多个第一凹槽。
111.在本实施例中，第一掩膜条21可以为负性光刻胶，当第一掩膜条21在曝光或者显影时，第一掩膜条21和位于第一掩膜条21下方的基底10会被刻蚀，以在基底10内形成多个第一凹槽15，第一凹槽15的形状与第一掩膜条21的形状一致，其结构图8所示。
112.步骤s400：提供第二掩膜版，第二掩膜版包括第二方向延伸的多个第二掩膜条，多个第二掩膜条之间相互平行，第一方向和第二方向相交。
113.以图9所示的方位为例，第二掩膜条31可以沿着n方向延伸，n方向与x方向之间具有一定的夹角，且多个第二掩膜条31沿x方向间隔设置，以使得第二掩膜版30上形成多个条
形隔离结构。
114.示例性地，如图10所示，第一方向与第二方向之间为夹角为10
°
～60
°
之间，也就是说，第一掩膜条21和第二掩膜条31之间的夹角α位于10
°
～60
°
之间，这样使得第一掩膜版20和第二掩膜版30所围成掩膜版具有菱形的开口区，进而使后续形成的位线凹槽的形状不会发生变化，保证了位线凹槽的精准性。
115.步骤s500：以第二掩膜版作为掩膜，刻蚀被第二掩膜条遮挡的基底，以在基底中形成多个第二凹槽，基底中第一凹槽和第二凹槽所在的区域构成位线凹槽，位线凹槽暴露出部分有源区。
116.在本实施例中，第二掩膜条31可以为负性光刻胶，当第二掩膜条31在曝光或者显影时，第二掩膜条31和位于第二掩膜条31下方的基底10会被刻蚀，以在基底10中形成多个第二凹槽16，第二凹槽16的形状与第二掩膜条31的形状一致，其结构如图11所示。
117.继续参考图11，基底10中第一凹槽15和第二凹槽16所在的区域构成位线凹槽13，位线凹槽13暴露出部分有源区；基底10中除去第一凹槽15和第二凹槽16之外的区域构成多个隔离结构14，沿第一方向，相邻的两个隔离结构14之间为第二凹槽16，沿第二方向，相邻的两个隔离结构14之间为第一凹槽15。
118.本实施例对第一掩膜版和第二掩膜版的图形进行了改进，通过使第一掩膜版具有多个沿第一方向的第一掩膜条，第二掩膜版上具有多个沿第二方向的第二掩膜条，第一掩膜条和第二掩膜条在基底上投影相交，这样当利用第二掩膜版作为掩膜蚀刻基底时，即使第二掩膜版沿第一方向或者第二方向发生了偏移，也不会改变在基底上形成位线凹槽的图形，提高位线凹槽的图形的精准性，确保了位线凹槽上形成位线的稳定性，提高了半导体结构的性能。
119.进一步地，以平行于基底10的平面为横截面，隔离结构14的横截面形状为菱形，这样便于第一掩膜版和第二掩膜版的制作，简化了制作工艺。
120.需要说明的是，在形成位线凹槽时，可以利用第一掩膜版和第二掩膜版，直接蚀刻基底，也可以在基底上形成第一图形转移层，先将第一掩膜版和第二掩膜版上图形转移到第一图形转移层，再将第一图形转移层上的图形转移到基底，具体工艺如下：
121.如图12所示，在基底10上形成第一图形转移层60，例如，可以通过原子层沉积工艺、物理气相沉积工艺或者化学气相沉积工艺在基底10上形成第一图形转移层60。
122.待形成第一图形转移层60之后，先以第一掩膜版作为掩膜，刻蚀被第一掩膜条遮挡的第一图形转移层60，以在第一图形转移层60中形成多个第一中间槽(图中未示出)，每个第一中间槽在基底10上的投影与每个第一凹槽重合。
123.再以第二掩膜版作为掩膜，刻蚀被第二掩膜条遮挡的第一图形转移层60，以在第一图形转移层60中形成多个第二中间槽(图中未示出)，每个第二中间槽在基底10上投影与每个第二凹槽重合。
124.之后，利用刻蚀液或者刻蚀气体去除暴露在第一中间槽和第二中间槽内基底10，以在基底10上形成位线凹槽13和隔离结构14，其结构如图13和图14所示。
125.需要说明的是，第一中间槽和第二中间槽是形成在第一图形转移层60上的凹槽，用于将第一掩膜版和第二掩膜版上的图形转移到第一图形转移层内。
126.本实施例通过先将第一掩膜版和第二掩膜版上的图形转移到第一图形转移层上，
然后再将第一图形转移层上的图形转移到基底上，这样保证图形的准确性，保证了后续在位线凹槽内形成位线的稳定性，提高了半导体结构的性能。
127.在本实施例中，第一图形转移层60可以为单层结构，也可以为叠层结构，即第一图形转移层60可以包括多个层叠设置的子掩膜层，且相邻的子掩膜层的材质不同，例如，第一图形转移层60可以包括依次层叠设置的刻蚀停止层61、第一氧化硅层、第一硬掩模层、第一氮氧化硅层、第二硬掩模层、第二氮氧化硅层、第二氧化硅层、第三硬掩膜层以及第三氮氧化硅层，其中，刻蚀停止层61设置在基底上，且刻蚀停止层61的材质可以包括氮化硅等绝缘材料。
128.在一些实施例中，以第二掩膜版作为掩膜，刻蚀被第二掩膜条遮挡的基底的步骤之后，在位线凹槽内形成导电层的步骤之前，半导体结构的制备方法还包括：
129.在位线凹槽13的侧壁上形成阻挡层50，阻挡层50用于阻挡导电层中导电材料扩散至基底10内。
130.示例性地，如图15所示，首先，采用原子层沉积工艺在位线凹槽13的侧壁和底壁上形成初始阻挡层51，初始阻挡层51延伸至位线凹槽13的外部，并覆盖在刻蚀停止层61的顶面上。
131.如图16所示，然后，采用刻蚀气体或者刻蚀液，去除位于刻蚀停止层61顶面的初始阻挡层51，和位于位线凹槽13的底壁上初始阻挡层51，保留位于位线凹槽13的侧壁上的初始阻挡层51，被保留下来的初始阻挡层51构成阻挡层50。
132.在本实施例中，阻挡层50可以包括氮化钛等导电材质，氮化钛在阻止导电层中导电材料与基底之间发生渗透的同时，也同时具备导电性，保证了半导体结构的性能。
133.步骤s600：在位线凹槽内形成导电层。
134.示例性地，首先，如图17所示，在位线凹槽13内形成第一初始导电层41，第一初始导电层41延伸至位线凹槽13外并形成于基底10的上方。
135.其次，如图18所示，利用刻蚀气体或者刻蚀液，去除位于基底10上的第一初始导电层41，和位于位线凹槽13内的部分第一初始导电层41，保留位于位线凹槽13内的第一初始导电层41，被保留下来的第一初始导电层41构成第一导电层43，第一导电层43和阻挡层50之间围成沟槽45。
136.然后，如图19所示，可以通过物理气相沉积工艺或者化学气相沉积工艺，在沟槽45内形成第二初始导电层42，并延伸至沟槽45外。第二初始导电层42位于第一导电层43及基底10的上方，并且覆盖刻蚀停止层61。
137.最后，如图20和图21所示，利用刻蚀气体或者刻蚀液，去除位于刻蚀停止层61上的第二初始导电层42，保留位于位线凹槽13内的第二初始导电层42，被保留下来的第二初始导电层42构成第二导电层44，第二导电层44的上表面与刻蚀停止层61的上表面齐平，第一导电层43和第二导电层44构成导电层40，且第一导电层43设在第二导电层44的下方。
138.在本实施例中，第一导电层43和第二导电层44的材质可以不同，例如，第一导电层43的材质可以包括多晶硅等导电材料，第二导电层44的材质可以包括钨等导电材料。
139.在一些实施例中，在位线凹槽内形成导电层的步骤之后，半导体结构的制备方法还包括：
140.如图22所示，在基底10上形成第一初始介质层70，即，可以采用原子层沉积工艺、
物理气相沉积工艺或者化学气相沉积工艺，在基底上沉积一定厚度的氮化硅，该氮化硅构成第一初始介质层70，第一初始介质层70覆盖刻蚀停止层61和导电层40。
141.在第一初始介质层70上形成具有图案的第二图形转移层80，在此步骤中，可以直接在第二图形转移层80上形成光刻胶层，通过曝光、显影或者蚀刻的方式图形化光刻胶层，然后将光刻胶层的图形转移到第二图形转移层80上，也可以通过如下的方式进行：
142.如图23所示，首先，提供第三掩膜版90，第三掩膜版90包括多个间隔设置的第三掩膜条91，其中，第三掩膜条91包括多个沿第二方向延伸的第一掩膜段911，和多个沿第一方向延伸的第二掩膜段912，第一掩膜段911和第二掩膜段912交替设置以形成折线结构，即，其中一个第一掩膜段911的两端分别与该第一掩膜段911相邻的第二掩膜段912的一端连接，第一掩膜段911与第二掩膜段912的连接处设置有第三掩膜段913，且第三掩膜段913的延伸方向可以沿垂直方向y延伸，其中，垂直方向y就是第一方向m和第二方向n的中分线方向。
143.相邻的第一掩膜段911和第二掩膜段912在基底10上投影围成的区域内设有一个隔离结构14，其中，隔离结构14为菱形。
144.然后，以第三掩膜版90作为掩膜，刻蚀第二图形转移层80，以在第二图形转移层80上形成图案，即，将第三掩膜版90放置在第二图形转移层80的正上方，通过曝光的方式，去除被第三掩膜条91遮挡住的第二图形转移层80，以将第三掩膜版的图形转移至第二图形转移层80上。
145.如图23、图24所示，以图案化后的第二图形转移层80作为掩膜版，刻蚀第一初始介质层70和刻蚀停止层61，以形成第一介质层71，第一介质层71和导电层40共同构成位线100。
146.在本实施例中，导电层40形成于基底10内，第一介质层71形成在导电层40的上方，导电层40和第一介质层71共同形成半埋入式位线结构，半埋入式位线结构降低了位线100在基底10上方的垂直高度，大大降低了位线坍塌风险，提高了半导体结构的稳定性。
147.如图25所示，位线100的投影形状为折线结构，位线100包括多个沿第二方向延伸的第一位线结构101和多个沿第一方向延伸的第二位线结构102，第一位线结构101和第二位线结构102交替设置，即，第一位线结构101的两端分别与其相邻的两个第二位线结构102的一端连接，第一位线结构101和第二位线结构102的连接处设置有位线接触结构120，位线接触结构120与有源区接触，相邻的第一位线结构101和第二位线结构102围成的区域内设有隔离结构14。
148.本实施例中所设计的折线结构的位线100能够有效绕开隔离结构14，使得第一位线结构101和第二位线结构102连接，实现位线的导通，增加了位线传递信号的稳定性。此外，相对于现有技术，由于位线100之间设有隔离结构14，使得位线100的间距增加，进而有利于降低相邻位线100之间的耦合效应，提高半导体结构的电学性能。
149.在一些实施例中，以第二图形转移层作为掩膜版，刻蚀第一初始介质层，以形成位线的步骤之后，半导体结构的制备方法还包括：
150.如图26所示，在基底10上形成第二介质层110，第二介质层110覆盖第一介质层71，且第一介质层71与第二介质层110之间具有空气隙，本实施例通过空气隙的设置，可以降低第一介质层71和第二介质层110所组成的介质层介电常数，以降低半导体结构中所形成的
寄生电容的电容值，提高半导体结构的电学性能。
151.在本实施例中，第一介质层71和第二介质层110的材质均包括氮化硅等绝缘材料。
152.本发明实施例还提供了一种半导体结构，该半导体结构通过上述任一实施例中制备方法制得，其中，半导体结构包括基底10以及位线100。
153.基底10内设置有多个有源区，位线100包括导电层40以及第一介质层71，其中，导电层40设置在基底10内，导电层40的顶面可以与基底10平齐，第一介质层71位于导电层40上。
154.导电层40形成于基底10内，第一介质层71形成在导电层40的上方，导电层40和第一介质层71共同构成了半埋入式位线结构，半埋入式位线结构降低了位线100在基底10上方的垂直高度，大大降低了位线坍塌风险，提高了半导体结构的稳定性。
155.进一步地，位线100的投影形状为折线结构，比如，位线100包括多个沿第二方向延伸的第一位线结构101和多个沿第一方向延伸的第二位线结构102，第一位线结构101和第二位线结构102交替设置，即，第一位线结构101的两端分别与其相邻的两个第二位线结构102的一端连接，第一位线结构101和第二位线结构102的连接处为位线接触结构120，位线接触结构120与有源区接触，相邻的第一位线结构101和第二位线结构102围成的区域内设有隔离结构14。
156.折线结构的位线100能够有效绕开隔离结构14，使得第一位线结构101和第二位线结构102连接，实现位线的导通，增加了位线传递信号的稳定性。此外，相对于现有技术，由于位线100之间设有隔离结构14，使得位线100的间距增加，进而有利于降低相邻位线100之间的耦合效应，提高半导体结构的电学性能。
157.在一些实施例中，半导体结构还包括第二介质层110，第二介质层110设置在基底10上，并覆盖第一介质层71，第一介质层71与第二介质层110之间具有空气隙，本实施例通过空气隙的设置，可以降低第一介质层71和第二介质层110所组成的介质层介电常数，以降低半导体结构中所形成的寄生电容的电容值，提高了半导体结构的性能。
158.进一步地，半导体结构还包括阻挡层50，阻挡层50设置在导电层40与位线凹槽13的侧壁之间，用于防止导电层40中的导电材料向基底内扩散，提高了半导体结构的性能。
159.本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
160.在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。
161.在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
162.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。