一种沟槽栅极结构器件及其制作方法与流程

1.本发明涉及一种半导体器件及其制作方法，特别是涉及一种沟槽栅极结构器件及其制作方法。


背景技术：

2.沟槽栅极结构是mosfet和igbt常用的功能结构。基于沟槽栅极结构的vdmos如图1所示，包括位于n+衬底100之上的漂移区200，所述漂移区200为n-外延层。在漂移区200之上设置有p-阱300，在p-阱300中设置有重掺杂n+区500。功率mosfet还包括位于漂移区200之上的栅极材料401，在栅极401与p-阱300之间还设置有栅介质层402。在p-阱300之上设置有源极电极600，同时在衬底另一侧还设置有背金电极700以作为漏极。
3.沟槽栅极结构的器件发展至今，已经从直角底部结构演变为底部圆化结构和底部厚氧结构。在传统沟槽形成工艺中，沟槽侧壁(110)晶面上的氧化物比底部(100)晶面厚；对于较小的沟槽底部宽度，由于应力原因以及在较小的沟槽宽度限制氧气扩散进入绝缘体和侧壁衬底之间的角部界面，热氧化物的生长受限造成沟槽底部拐角处的弱点；对于较大的沟槽底部宽度，由于沟槽底部的(100)晶面氧化速率较慢，氧化层比侧壁薄，而底角处的氧化物厚度与侧壁上的厚度相同。
4.研究表明，通过对沟槽底部进行离子刻蚀来提高氧化速率，即通过一定角度在沟槽底部注入ar、as、p、o离子的技术来提高沟槽底部si的氧化速率。两次牺牲氧化层可以使沟槽底部的直角圆滑，氧化速率更均匀，两次牺牲氧化层会抑制底部氧化层变薄，但对于宽度《0.5um的栅极，在拐角处仍然不够。因此，将两者结合，在沟槽蚀刻过程使用两次牺牲氧化层使得沟槽底部圆化，可以同时获得圆化的厚氧化层栅极底部。
5.对于常规的功率mosfet和igbt，栅极结构的开态电阻ron(饱和电压vsat)与击穿电压(bv)正相关。而沟槽栅极结构基础上发展出来的分裂栅型沟槽可以更好地平衡ron(vsat)和bv。另外，超结技术可以通过更复杂的p漂移区变为n漂移区以进行电荷补偿的过程进一步提高bv并同时降低ron。这些结构复杂且工艺路线都过于冗长。因此，对于功率mosfet和igbt器件的沟槽栅极结构，如何获得更简单的结构和工艺，实现底部氧化物厚度，ron(vsat)和bv之间等参数有效平衡，是技术人员面临的一大技术难题。


技术实现要素：

6.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种沟槽栅极结构器件及其制作方法，用于解决现有技术中功率器件击穿电压，开态电阻和氧化物可靠性难以兼顾的问题。
7.为实现上述目的及其他相关目的，本发明提供一种沟槽栅极结构器件，所述沟槽结构器件至少包括：
8.衬底，所述衬底具有第一导电性，所述衬底具有相对设置的第一主面与第二主面；
9.漂移区，形成于所述衬底的第一主面，所述漂移区具有第一导电性，所述漂移区的
载流子浓度低于所述衬底；
10.阱区，形成于所述漂移区上，所述阱区具有与所述第一导电性相反的第二导电性；
11.沟槽栅极，所述沟槽栅极穿过所述阱区达到所述漂移区，所述沟槽栅极两侧底角具有向外展宽的缺口形状，所述缺口形状的内角小于90
°
；
12.重掺杂区，形成于所述阱区中并位于所述沟槽栅极的侧缘，所述重掺杂区具有第一导电性；
13.所述重掺杂区上设置有电极，所述电极与所述重掺杂区接触并在所述阱区中至少部分地延伸。
14.优选地，所述衬底包括硅、碳化硅、锗及氮化镓中的一种。
15.优选地，所述电极为金属材质。
16.所述沟槽栅极包括沟槽、位于所述沟槽壁上的栅介质层以及填充于所述沟槽中的栅极材料，所述栅极材料包括多晶硅、金属或金属硅化物中的至少一种，所述栅介质层包括二氧化硅、氮化硅等绝缘层。
17.优选地，所述衬底的第二主面还形成有漏极，以形成vdmos器件。
18.优选地，所述衬底的第二主面还形成有第二导电性的集电区，所述集电区表面还形成有集电极，以形成igbt器件。
19.优选地，所述缺口形状的内角在20～70
°
之间。
20.本发明还提供一种沟槽栅极结构器件的制作方法，包括以下步骤：
21.提供一衬底，所述衬底具有第一导电性，所述衬底具有相对设置的第一主面与第二主面；
22.于所述衬底的第一主面上形成漂移区，所述漂移区具有第一导电性，所述漂移区的载流子浓度低于所述衬底；
23.于所述漂移区上形成阱区，所述阱区具有与所述第一导电性相反的第二导电性；
24.形成穿过所述阱区达到所述漂移区的沟槽栅极，所述沟槽栅极两侧底角具有向外展宽的缺口形状，所述缺口形状的内角小于90
°
；
25.于所述阱区中形成重掺杂区，所述位于所述沟槽栅极的侧缘，所述重掺杂区具有第一导电性；
26.于所述重掺杂区上设置有电极，所述电极与所述重掺杂区接触并在所述阱区中至少部分地延伸。
27.优选地，所述沟槽栅极的制作方法包括：首先通过向垂直方向进行各向异性沟槽蚀刻直到接近所需的深度，然后在沟槽底部进行各向同性蚀刻，所述各向同性蚀刻同时向横向发展从而形成向外展宽的缺口形状。
28.优选地，所述缺口形状的内角通过各向同性蚀刻速率、蚀刻时间和蚀刻温度来调节。
29.如上所述，本发明的一种沟槽栅极结构器件及其制作方法，具有以下有益效果：本发明用于vdmos和igbt的带有底角的新型沟槽栅极结构可以在ron(vsat)，bv和氧化物厚度之间取得更好的平衡，可提供更好vdmos和igbt击穿电压，同时兼顾开态电阻和氧化物的可靠性。用于vdmos和igbt的沟槽栅极结构无需特殊的沟槽底部倒圆，无需额外连接源极(接地)，也不需要复杂的外延工艺形成超结结构，制作方法简单易行。该工艺和结构适用于所
有沟槽栅极结构的si、sic以及gan基功率器件。
附图说明
30.图1显示为传统沟槽栅极结构示意图。
31.图2显示为本发明一种沟槽栅极结构vdmos器件示意图。
32.图3显示为直角沟槽栅极结构、圆角沟槽栅极结构和本发明栅极结构的vdmos的tcad电性能模拟示意图。
33.图4显示为本发明一种沟槽栅极结构igbt器件示意图。
34.元件标号说明
35.100
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衬底
36.200
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漂移区
37.300
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阱区
38.400
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沟槽栅极
39.401
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栅极材料
40.402
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栅介质层
41.500
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重掺杂区
42.600
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源极
43.700
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漏极
44.800
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集电区
45.900
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集电极
具体实施方式
46.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
47.如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
48.为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
49.在本技术的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
50.需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状、形成方法
及尺寸绘制，其实际实施时各组件的型态、、形成方法、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
51.如图2所示，本实施例提供一种基于沟槽栅极结构的vdmos器件，至少包括：
52.衬底100，具有第一导电性，衬底100具有相对设置的第一主面与第二主面；衬底100可以是硅、碳化硅、锗及氮化镓中的一种。
53.漂移区200，形成于衬底100的第一主面，漂移区200具有第一导电性，漂移区200的载流子浓度低于所述衬底。
54.阱区300，形成于漂移区200上，阱区300具有与所述第一导电性相反的第二导电性。
55.沟槽栅极400，所述沟槽栅极400穿过阱区300达到漂移区200，沟槽栅极400两侧底角具有向外展宽的缺口形状，缺口形状的内角小于90
°
，优选在20～70
°
之间。沟槽栅极400包括沟槽、位于沟槽壁上的栅介质层402以及填充所述沟槽中的栅极材料401，栅极材料401可以是多晶硅、金属或金属硅化物中的至少一种，栅介质层402可以是二氧化硅、氮化硅等绝缘层。
56.重掺杂区500，形成于阱区300中并位于所述沟槽栅极400的侧缘，重掺杂区500具有第一导电性；重掺杂区上设置有电极600，电极600为金属材质，电极600与重掺杂区500接触并在阱区300中至少部分地延伸。
57.衬底100的第二主面形成有漏极700。
58.如图2所示，本实施例还提供一种基于沟槽栅极结构的vdmos器件本的制作方法，包括以下步骤：
59.提供一衬底100，具有第一导电性，衬底具有相对设置的第一主面与第二主面。
60.于衬底100的第一主面上形成漂移区200，漂移区200具有第一导电性，漂移区200的载流子浓度低于所述衬底。
61.于漂移区200上形成阱区300，阱区300具有与所述第一导电性相反的第二导电性。
62.形成穿过阱区300达到漂移区200的沟槽栅极400，沟槽栅极400两侧底角具有向外展宽的缺口形状，缺口形状的内角小于90
°
。具体地，可以首先通过向垂直方向进行各向异性沟槽蚀刻直到接近所需的深度，然后在沟槽底部进行各向同性蚀刻，所述各向同性蚀刻同时向横向发展从而形成向外展宽的缺口形状。缺口形状的内角通过各向同性蚀刻速率、蚀刻时间和蚀刻温度来调节。
63.于阱区300中形成重掺杂区500，位于所述沟槽栅极400的侧缘，重掺杂区500具有第一导电性。
64.于重掺杂区500上设置有电极600，电极600与重掺杂区500接触并在阱区300中至少部分地延伸。
65.于衬底100的第二主面形成漏极700，得到vdmos器件。
66.如图3所示，对直角沟槽栅极结构、圆角沟槽栅极结构和本发明栅极结构的vdmos进行tcad电性能模拟。同时，下表给出了直角沟槽栅极结构、圆角沟槽栅极结构和本发明栅极结构的vdmos的沟槽栅底部缺口形状的在不同内角下的bv、vsat及最大场强的对比数据。
[0067][0068]
由图3及上表数据可以看出，直角沟槽栅极结构最大场强在尖角处。圆化沟槽的栅极氧化层都比较薄，直角bv更厚，但vsat增大的并不多。由数据分析可知，对比与前两种结构，本发明沟槽结构栅极有着更好的bv和更小的vsat，并且随着内角(α)的减小，即随着栅极底部宽度的增大，bv逐渐增大，vsat小幅增加。
[0069]
与离子体损伤、注入物种类、晶体表面取向等因素相比，圆角底部在传统概念中不认为是增加氧化物厚度的主要方式，而且，圆角底部也不能明显改善bv和ron。相反，tcad结果显示，沟槽底部拐角处的槽口形状可以显着提高bv。由于内部拐角处的氧化物较厚，可以提高氧化物可靠性；底角的沟槽栅极尖端处的电场增强，使得ron降低。
[0070]
表面上看，氧化物厚度减薄会导致导通状态下氧化物可靠性问题，但实际上氧化物厚度可由内角(α)控制，即底部尖角结构中较小的内角可能会导致氧化物厚度大于较大内角(》90
°
)的圆角结构，因此，底角的缺口对氧化物厚度起到增益作用。
[0071]
在导通状态下，尽管缺口角占据一部分n-漂移区，ron可能会略微降低，但较尖锐的多晶硅栅极处的高电场将在靠近缺口角的漂移区域中感应出更多的累积载流子，最终效果对ron的影响很小。而在截止状态下，首先，耗尽区中的电场更均匀地重新分布，从而提高了击穿电压；其次，底角内的si氧化物可能比si厚，并且更耐击穿；另外，由于电场仅与耗尽层中的离子掺杂剂有关，凹角处较尖的拐角在截止状态下不会产生更大的电场，所以，本发明沟槽栅极使得截止状态下击穿电压增加。
[0072]
综上，本发明通过简单的工艺结构设计，有效实现器件氧化物厚度、ron和bv性能的平衡和优化。
[0073]
如图4所示，本实施例还提供一种基于沟槽栅极结构的igbt器件，至少包括：
[0074]
衬底100，具有第一导电性，衬底100具有相对设置的第一主面与第二主面；衬底100可以是硅、碳化硅、锗及氮化镓中的一种。
[0075]
漂移区200，形成于衬底100的第一主面，漂移区200具有第一导电性，漂移区200的载流子浓度低于所述衬底。
[0076]
阱区300，形成于漂移区200上，阱区300具有与所述第一导电性相反的第二导电性。
[0077]
沟槽栅极400，所述沟槽栅极400穿过阱区300达到漂移区200，沟槽栅极400两侧底角具有向外展宽的缺口形状，缺口形状的内角小于90
°
，优选在20～70
°
之间。沟槽栅极400
包括沟槽、位于沟槽壁上的栅介质层402以及填充所述沟槽中的栅极材料401，栅极材料401可以是多晶硅、金属或金属硅化物中的至少一种，栅介质层402可以是二氧化硅、氮化硅等绝缘层。
[0078]
重掺杂区500，形成于阱区300中并位于所述沟槽栅极400的侧缘，重掺杂区500具有第一导电性；重掺杂区上设置有电极600，电极600为金属材质，电极600与重掺杂区500接触并在阱区300中至少部分地延伸。
[0079]
衬底100的第二主面还形成有第二导电性的集电区800，所述集电区800表面形成有集电极900。
[0080]
如图4所示，本实施例还提供一种基于沟槽栅极结构的igbt器件本的制作方法，包括以下步骤：
[0081]
提供一衬底100，具有第一导电性，衬底具有相对设置的第一主面与第二主面。
[0082]
于衬底100的第一主面上形成漂移区200，漂移区200具有第一导电性，漂移区200的载流子浓度低于所述衬底。
[0083]
于漂移区200上形成阱区300，阱区300具有与所述第一导电性相反的第二导电性。
[0084]
形成穿过阱区300达到漂移区200的沟槽栅极400，沟槽栅极400两侧底角具有向外展宽的缺口形状，缺口形状的内角小于90
°
；首先通过向垂直方向进行各向异性沟槽蚀刻直到接近所需的深度，然后在沟槽底部进行各向同性蚀刻，所述各向同性蚀刻同时向横向发展从而形成向外展宽的缺口形状。缺口形状的内角通过各向同性蚀刻速率、蚀刻时间和蚀刻温度来调节。
[0085]
于阱区300中形成重掺杂区500，位于所述沟槽栅极400的侧缘，重掺杂区500具有第一导电性。
[0086]
于重掺杂区500上设置有电极600，电极600与重掺杂区500接触并在阱区300中至少部分地延伸。
[0087]
于衬底100的第二主面形成集电区800，集电区800具有与所述第一导电性相反的第二导电性，于集电区800表面形成集电极900，得到igbt器件。
[0088]
综上所述，本发明提供了一种沟槽栅极结构器件及其制作方法，可用于vdmos和igbt，本发明的沟槽栅极结构可以在ron(vsat)，bv和氧化物厚度之间取得更好的平衡，可提供更好vdmos和igbt击穿电压，同时兼顾开态电阻和氧化物的可靠性。用于vdmos和igbt的沟槽栅极结构无需特殊的沟槽底部倒圆，无需额外连接源极(接地)，也不需要复杂的外延工艺形成超结结构，制作方法简单易行。该工艺和结构适用于所有沟槽栅极结构的si、sic以及gan基功率器件。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0089]
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。