半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着半导体制造技术的飞速发展，半导体晶体管朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体晶体管目前正被广泛应用，因此随着半导体晶体管的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
3.为了更好的适应晶体管尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(finfet)、全包围栅极(gate-all-around，gaa)晶体管等。其中，全包围栅极晶体管包括垂直全包围栅极晶体管和水平全包围栅极晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
4.为了扩大这些器件的可微缩性，目前提出了一种新的架构，称为forksheet(叉型栅极晶体管)器件。与gaa晶体管或nanosheet相比，forksheet中，沟道由叉形栅极结构控制，并且在nfet和pfet器件之间引入“介电墙”，介电墙的设置使得标准单元内nfet和pfet器件之间的间距更小，从而forksheet具有更佳的面积和性能的可微缩性。
5.但是，目前forksheet的性能仍有待提高。


技术实现要素：

6.本发明实施例解决的问题是提供一种半导体结构及其形成方法，减小介电墙对源漏掺杂层向沟道层施加应力的影响，优化了半导体结构的性能。
7.为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底，包括分立的器件单元区，所述器件单元区包括多个沿纵向排列的子器件区；凸起部，凸立于所述子器件区的衬底上，所述凸起部沿横向延伸；沟道结构层，位于所述凸起部上且与所述凸起部间隔设置，所述沟道结构层包括一个或多个自下而上依次间隔设置的沟道层；介电墙，沿所述纵向位于相邻的子器件区之间的衬底上，所述介电墙包括凸立于衬底上的介电墙主部以及沿纵向凸出于所述介电墙主部的介电墙凸出部，所述介电墙凸出部与所述沟道层的侧壁相接触；栅极结构，位于各个子器件区上，横跨所述子器件区的沟道结构层的顶部且包围所述介电墙露出的沟道层；源漏掺杂层，位于所述栅极结构两侧的凸起部上且与所述沟道结构层相接触。
8.相应的，本发明实施例还提供一种半导体结构的形成方法，包括提供衬底，包括分立的器件单元区，所述器件单元区包括多个沿纵向排列的子器件区，所述子器件区的衬底上形成有沿横向延伸且凸立的凸起部，所述凸起部上形成有叠层结构，所述叠层结构包括一个或多个堆叠的沟道叠层，沿所述纵向所述叠层结构之间形成有初始介电墙，与所述叠
层结构相接触；在所述衬底上形成横跨所述叠层结构和初始介电墙的伪栅结构；在所述伪栅结构两侧的叠层结构中形成源漏掺杂层；去除所述伪栅结构，形成栅极开口，暴露出所述叠层结构；去除所述沟道叠层中的牺牲层，形成通槽，所述通槽由所述凸起部和与所述凸起部相邻的沟道层及初始介电墙围成，或者，所述通槽由相邻的沟道层与所述初始介电墙围成；所述通槽与所述栅极开口相连通；对所述初始介电墙进行各向同性的刻蚀处理，形成介电墙，所述介电墙包括凸立于所述衬底上的介电墙主部、以及沿纵向凸出于所述介电墙主部的介电墙凸出部，所述介电墙凸出部与所述沟道层的侧壁相接触；在形成所述介电墙后，在各个所述子器件区的所述栅极开口和通槽内形成栅极结构。
9.与现有技术相比，本发明实施例的技术方案具有以下优点：
10.本发明实施例提供的半导体结构，所述介电墙包括凸立于衬底上的介电墙主部以及沿纵向凸出于所述介电墙主部的介电墙凸出部，所述介电墙凸出部与所述沟道层的侧壁相接触，与介电墙不具有所述介电墙凸出部、介电墙具有齐平的侧壁的方案相比，本发明实施例中通过设置所述介电墙凸出部，所述介电墙凸出部更易于在受到应力时发生形变，从而有利于减小介电墙对沟道层内的应力的抵抗作用，相应减小介电墙对源漏掺杂层向沟道层施加应力的影响，进而有利于提高沟道层内的载流子迁移率，提升了半导体结构的性能。
11.可选方案中，所述介电墙凸出部的底壁相对于沟道层的底壁缩进，且所述介电墙凸出部的顶壁相对于沟道层的顶壁缩进，从而所述介电墙能够暴露出所述沟道层靠近所述介电墙处的顶部拐角和底部拐角，减小了所述介电墙与所述沟道层接触的面积，所述源漏掺杂层用于向沟道层施加应力，以提高沟道区的载流子迁移率，所述介电墙与沟道层接触的面积减小，相应有利于进一步降低介电墙对沟道层内的应力的阻碍作用，减小介电墙对源漏掺杂层向沟道层施加应力的影响，进而有利于提高沟道层内的载流子迁移率，优化了半导体结构的性能。
12.本发明实施例提供的半导体结构的形成方法中，对所述初始介电墙进行各向同性的刻蚀处理，形成介电墙，所述介电墙包括凸立于衬底上的介电墙主部以及沿纵向凸出于所述介电墙主部的介电墙凸出部，所述介电墙凸出部与所述沟道层的侧壁相接触，与介电墙不具有所述介电墙凸出部、介电墙具有齐平的侧壁的方案相比，本发明实施例中通过形成所述介电墙凸出部，所述介电墙凸出部更易于在受到应力时发生形变，从而有利于减小介电墙对沟道层内的应力的抵抗作用，相应减小介电墙对源漏掺杂层向沟道层施加应力的影响，进而有利于提高沟道层内的载流子迁移率，提升了半导体结构的性能。
13.可选方案中，对所述初始介电墙进行各向同性的刻蚀处理，形成介电墙的步骤中，所述介电墙凸出部的底壁相对于沟道层的底壁缩进，且所述介电墙凸出部的顶壁相对于沟道层的顶壁缩进，从而所述介电墙能够暴露出所述沟道层靠近所述介电墙处的顶部拐角和底部拐角，减小了所述介电墙与所述沟道层接触的面积，所述源漏掺杂层用于向沟道层施加应力，以提高沟道区的载流子迁移率，所述介电墙与沟道层接触的面积减小，相应有利于进一步降低介电墙对沟道层内的应力的阻碍作用，减小介电墙对源漏掺杂层向沟道层施加应力的影响，进而有利于提高沟道层内的载流子迁移率，优化了半导体结构的性能。
14.可选方案中，在对所述初始介电墙进行各向同性的刻蚀处理后，在形成所述栅极结构之前，对所述沟道层进行拐角圆化处理，适于使所述沟道层的拐角呈圆弧状，从而所述沟道层沿所述纵向的端部的厚度相应小于沟道层中间位置的厚度，使得与所述介电墙相接
触的沟道层的尺寸，小于沟道层的最大厚度，进而有利于进一步降低介电墙对沟道层内的应力的阻碍作用，减小介电墙对源漏掺杂层向沟道层施加应力的影响，进一步提高沟道层内的载流子迁移率。
附图说明
15.图1是一种半导体结构的结构示意图；
16.图2至图3是本发明半导体结构一实施例的结构示意图；
17.图4至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
18.由背景技术可知，目前forksheet器件的性能有待提高。现结合一种半导体结构的分析半导体结构性能有待提高的原因。
19.图1是一种半导体结构的结构示意图。具体地，图1是在沟道结构层位置处沿垂直于沟道结构层延伸方向(即纵向)的剖面图。
20.所述半导体结构包括：衬底10，包括分立的器件单元区(未标示)，器件单元区包括沿纵向间隔排列的第一子器件区i和第二子器件区ii，第一子器件区i用于形成第一型晶体管，第二子器件区ii用于形成第二型晶体管，第一型晶体管和第二型晶体管的沟道导电类型不同；凸起部11，凸立于所述第一子器件区i和第二子器件区ii的衬底10上且沿横向延伸；沟道结构层12，位于所述凸起部11上且与凸起部11间隔设置，沟道结构层12包括一个或多个间隔设置的沟道层13；介电墙14，沿纵向位于沟道结构层12之间的衬底10上且与沟道结构层12的侧壁相接触；栅极结构15，横跨所述沟道结构层12的顶部且包围所述介电墙14露出的沟道层13。
21.所述半导体结构为叉型栅极晶体管(forksheet)，所述第一子器件区i和第二子器件区ii通过所述介电墙隔离，从而第一子器件区i和第二子器件区ii的距离更近，有利于器件尺寸的小型化、以及提高电路的集成度。
22.其中，半导体结构通常还包括：源漏掺杂层(图未示)，位于栅极结构15两侧的凸起部11上且与所述沟道结构层12相接触，源漏掺杂层用于为沟道层13提供应力，以提高载流子的迁移率。
23.但是，由于在沿纵向(即垂直于沟道结构层的延伸方向)上，相邻子器件区ii的沟道层13之间设置有所述介电墙14，且所述沟道层14的侧壁与所述介电墙14相接触，所述介电墙14容易对所述源漏掺杂层向沟道层13施加的应力产生阻碍作用，导致所述沟道层13在靠近介电墙14的位置处应力较小，对器件沟道的载流子迁移率增大的效果不明显，器件的性能不佳。
24.为了解决所述技术问题，本发明实施例提供一种半导体结构，其中，所述介电墙包括沿纵向凸出于所述介电墙主部的介电墙凸出部，所述介电墙凸出部与所述沟道层的侧壁相接触，并且，所述介电墙凸出部的底壁相对于沟道层的底壁缩进，且所述介电墙凸出部的顶壁相对于沟道层的顶壁缩进，从而所述介电墙能够暴露出所述沟道层靠近所述介电墙处的顶部拐角和底部拐角，减小了所述介电墙与所述沟道层接触的面积，所述源漏掺杂层用
于向沟道层施加应力，以提高沟道区的载流子迁移率，所述介电墙与沟道层接触的面积减小，相应有利于降低介电墙对沟道层内的应力的阻碍作用，减小介电墙对源漏掺杂层向沟道层施加应力的影响，进而有利于提高沟道层内的载流子迁移率，优化了半导体结构的性能。
25.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。参考图2和图3，示出了本发明半导体结构一实施例的结构示意图。其中，图2为在沟道结构层位置处沿垂直于沟道结构层延伸方向的剖面图，图3为图2沿b-b1方向的剖视图。
26.如图2和图3所示，本实施例中，所述半导体结构包括：衬底100，包括分立的器件单元区100a，所述器件单元区100a包括多个沿纵向排列的子器件区i；凸起部110，凸立于所述子器件区i的衬底100上，所述凸起部110沿横向延伸；沟道结构层120，位于所述凸起部110上且与所述凸起部110间隔设置，所述沟道结构层120包括一个或多个自下而上依次间隔设置的沟道层130；介电墙140，沿所述纵向位于相邻的子器件区i之间的衬底100上，所述介电墙140包括凸立于衬底100上的介电墙主部41以及沿纵向凸出于所述介电墙主部41的介电墙凸出部42，所述介电墙凸出部42与所述沟道层130的侧壁相接触；栅极结构300，位于各个子器件区i上，横跨所述子器件区i的沟道结构层120的顶部且包围所述介电墙140露出的沟道层130；源漏掺杂层160，位于所述栅极结构300两侧的凸起部110上且与所述沟道结构层120相接触。
27.所述衬底100用于为叉型栅极晶体管的形成提供工艺平台。
28.本实施例中，所述衬底100为硅衬底，即衬底的材料为单晶硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
29.所述器件单元区100a用于形成器件单元。
30.所述器件单元区100a包括多个沿纵向排列的子器件区i。作为一实施例，所述器件单元区100a包括两个子器件区i，即所述器件单元区100a包括沿纵向排列的第一子器件区i(a)和第二子器件区i(b)。在其他实施例中，所述器件单元区中所包含的子器件区的数量还可以大于两个，例如：三个、四个等。
31.本实施例中，所述第一子器件区i(a)用于形成第一型晶体管，所述第二子器件区i(b)用于形成第二型晶体管，所述第二型晶体管和第一型晶体管的沟道导电类型不同。
32.作为一种示例，第一型晶体管为pmos晶体管，第二型晶体管为nmos晶体管。在其他实施例中，还可以是所述第一型晶体管为nmos晶体管，第二型晶体管为pmos晶体管。
33.本实施例中，所述凸起部110与所述衬底100为一体型结构，所述凸起部110的材料与所述衬底100的材料相同，均为硅。在其他实施例中，所述凸起部的材料可以与衬底的材料不同，所述凸起部的材料可以是其他适宜的材料，例如：锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
34.本实施例中，所述凸起部110为鳍式结构。
35.本实施例中，所述凸起部110沿所述横向延伸，且位于衬底100上的多个凸起部110之间沿纵向间隔排列，所述纵向与所述横向相垂直。
36.所述半导体结构还包括：隔离结构150，位于所述凸起部110侧部的衬底100上。本
实施例中，所述隔离结构150的顶面与凸起部110的顶面相齐平。
37.隔离结构150用于对相邻凸起部110起到隔离作用，还用于隔离栅极结构300与衬底100。
38.本实施例中，所述隔离结构150的材料为氧化硅。所述隔离结构150还可以是其他适宜的绝缘材料。
39.所述沟道结构层120用于提供场效应晶体管的导电沟道。
40.本实施例中，所述沟道结构层120的延伸方向与凸起部110的延伸方向相同，均沿所述横向延伸。
41.本实施例中，为了提高工艺兼容性，不同所述子器件区i的沟道层130的材料相同。作为一实施例，所述沟道层130的材料为硅。在其他实施例中，沟道层的材料还可以为sige。另一些实施例中，沟道层的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
42.在另一些实施例中，不同子器件区的沟道层的材料还可以不同。例如：当相邻子器件区用于形成的晶体管的沟道导电类型不同时，对于用于形成nmos晶体管的子器件区，沟道层的材料为si，对于用于形成pmos晶体管的子器件区，沟道层的材料为sige。
43.作为一种示例，所述沟道层130的数量为多个，多个所述沟道层130自下而上依次间隔设置。具体地，本实施例中，所述沟道层130的数量为三个。在其他实施例中，沟道层的数量还可以为一个、两个、四个等。
44.本实施例中，被所述栅极结构300包围的所述沟道层130的拐角呈圆弧状，即被所述栅极结构300包围的所述沟道层130的顶部拐角和底部拐角是圆滑的拐角，从而所述沟道层130沿所述纵向的端部的厚度相应小于沟道层130中间位置的厚度，使得与所述介电墙140相接触的沟道层130的尺寸，小于沟道层130的最大厚度，进而有利于进一步降低介电墙140对沟道层130内的应力的阻碍作用，减小介电墙140对源漏掺杂层160向沟道层130施加应力的影响，进一步提高沟道层130内的载流子迁移率。
45.在其他实施例中，基于实际工艺需求，沟道层的拐角也可以不是圆弧状的，沟道层的拐角可以是直角或其他角度的拐角。
46.所述介电墙140用于对相邻子器件区i的沟道结构层120、源漏掺杂层160起到物理隔离的作用，以使相邻的晶体管之间实现更小的间隔。
47.本实施例中，介电墙140用于隔离第一子器件区i(a)和第二子器件区i(b)的沟道结构层120、源漏掺杂层160，从而使第一型晶体管和第二型晶体管之间实现更小的间隔。
48.所述介电墙140的顶面高于所述沟道结构层120的顶面，且高于源漏掺杂层160的顶面，以使介电墙140能够对相邻子器件区i的沟道结构层120、源漏掺杂层150起到隔离作用。
49.本实施例中，沿所述纵向，所述介电墙140位于相邻的所述沟道结构层120之间的隔离结构150上。
50.所述介电墙140的材料为介电材料，介电墙140的材料包括氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅和碳氮硼化硅中的一种或多种。作为一种示例，介电墙140的材料为氮化硅。
51.所述介电墙凸出部42与所述沟道层130的侧壁相接触，与介电墙不具有所述介电
墙凸出部、介电墙具有齐平的侧壁的方案相比，本实施例中通过设置所述介电墙凸出部42，所述介电墙凸出部42更易于在受到应力时发生形变，从而有利于减小介电墙140对沟道层内的应力的抵抗作用，相应减小介电墙140对源漏掺杂层160向沟道层130施加应力的影响，进而有利于提高沟道层130内的载流子迁移率，提升了半导体结构的性能。
52.本实施例中，所述介电墙凸出部42的底壁相对于沟道层130的底壁缩进，且所述介电墙凸出部42的顶壁相对于沟道层130的顶壁缩进，从而所述介电墙140能够暴露出所述沟道层130靠近所述介电墙130处的顶部拐角和底部拐角，减小了所述介电墙140与所述沟道层130接触的面积，所述源漏掺杂层160用于向沟道层130施加应力，以提高沟道区的载流子迁移率，所述介电墙140与沟道层130接触的面积减小，相应有利于进一步降低介电墙140对沟道层130内的应力的阻碍作用，减小介电墙140对源漏掺杂层160向沟道层130施加应力的影响，进而有利于提高沟道层130内的载流子迁移率，优化了半导体结构的性能
53.本实施例中，所述介电墙主部41与介电墙凸出部42为一体型结构，有利于提高所述介电墙140对相邻子器件区i的隔离作用。
54.本实施例中，所述沟道层130的拐角呈圆弧状，是由于本实施例中，在半导体结构的形成过程中，栅极结构300通常形成在栅极开口和通槽中，在星恒栅极开口和通槽之后，对初始介电墙进行各向同性的刻蚀处理，以形成介电墙140，以暴露出沟道层130靠近所述介电墙140端部的拐角，且在介电墙140形成之后，还对所述沟道层130进行拐角圆化处理，以使所述沟道层130的拐角呈圆弧状。
55.需要说明的是，所述介电墙凸出部42的底壁相对于沟道层130的底壁缩进的尺寸，或所述介电墙凸出部42的顶壁相对于沟道层130的顶壁缩进的尺寸为第一缩进尺寸，所述第一缩进尺寸不宜过小，也不宜过大。如果所述介电墙凸出部42的底壁相对于沟道层130的底壁缩进的尺寸过小，则对沟道层130与介电墙140接触面积的减小效果不明显；如果所述介电墙凸出部42的底壁相对于沟道层130的底壁缩进的尺寸过大，则介电墙凸出部42与沟道层130接触的面积过小，容易增加工艺风险。为此，本实施例中，所述第一缩进尺寸为7.5纳米至15纳米。例如：所述第一缩进尺寸为8纳米、9纳米、10纳米等。
56.还需要说明的是，沿所述纵向，介电墙主部41单侧侧壁相对于所述介电墙凸出部42同一侧侧壁缩进的尺寸为第二缩进尺寸，第二缩进尺寸不宜过小，也不宜过大。如果所述第二缩进尺寸过小，则容易导致第一缩进尺寸也过小，而且还容易导致所述沟道层130靠近介电墙140处的端部的拐角暴露出的面积过小，在对沟道层130进行拐角圆化处理的过程中，沟道层130靠近介电墙140处的端部的拐角的圆弧过小。为此，本实施例中，沿所述纵向，所述介电墙主部41单侧侧壁相对于介电墙凸出部42同一侧侧壁缩进7.5纳米至15纳米。
57.位于每个所述子器件区i上的栅极结构300，用于控制对应子器件区i的导电沟道的开启和关断。
58.作为一示例，器件单元区100a包括第一子器件区i(a)和第二子器件区i(b)，位于第一子器件区i(a)上的栅极结构300用于作为第一栅极结构300(a)，位于所述第二子器件区i(b)上的栅极结构300用于作为第二栅极结构300(b)。其中，第一栅极结构300(a)用于控制第一子器件区i(a)的导电沟道的开启和关断，第二栅极结构300(b)用于控制第二子器件区i(b)的导电沟道的开启和关断。
59.作为一实施例，所述栅极结构300为金属栅极结构。所述栅极结构300的材料包括
tin、tan、ti、ta、tial、tialc、tisin、w、co、al、cu、ag、au、pt和ni中的一种或多种。
60.所述栅极结构300可以包括功函数层(图未示)和位于所述功函数层上的栅电极层(图未示)。其中，所述功函数层可以填充满或未填充满相邻沟道层130之间或凸起部110与相邻的沟道层130之间。
61.本实施例中，第一型晶体管为pmos晶体管，第一栅极结构300(a)包括第一功函数层；第二型晶体管为nmos晶体管，第二栅极结构300(b)包括第二功函数层。
62.功函数层用于调节晶体管的功函数。相应地，所述第一功函数层的材料为p型功函数材料，第二功函数层的材料为n型功函数材料。
63.本实施例中，第一功函数层和第二功函数层的材料不同，通过设置介电墙140，有利于防止在形成第一栅极结构300(a)和第二栅极结构300(b)的过程中，第一功函数层和第二功函数层的形成步骤互相影响，从而提高第一栅极结构300(a)和第二栅极结构300(b)的完整性，进而提高半导体结构的性能。
64.栅电极层作为电极，用于实现栅极结构300与外部电路或其他互连结构之间的电连接。本实施例中，所述第一栅极结构300(a)和第二栅极结构300(b)的栅电极层的材料相同，是由于所述第一栅极结构300(a)和第二栅极结构300(b)的栅电极层是在形成第一功函数层和第二功函数层后，在同一步骤中形成。
65.本实施例中，以栅极结构300为金属栅极结构为示例进行说明。在其他实施例中，基于实际的工艺需求，栅极结构还可以为其他类型的栅极结构，例如：为多晶硅栅极结构或非晶硅栅极结构。
66.本实施例中，沿所述纵向相邻子器件区i的栅极结构300在所述介电墙140的顶部相接触，从而相邻子器件区i的栅极结构300能够电连接，以使相邻子器件区i的晶体管能够配合使用。
67.本实施例中，所述第一栅极结构300(a)和第二栅极结构300(b)在所述介电墙140的顶部上相接触。
68.本实施例中，沿所述横向，所述栅极结构300的侧壁相对于所述沟道层130同一侧的侧壁缩进；所述栅极结构300横跨所述沟道结构层120的部分作为第一部分300(1)，所述栅极结构300位于相邻的沟道层130之间、或位于凸起部和与凸起部110相邻的沟道层130之间的部分作为第二部分300(2)。
69.本实施例中，所述半导体结构还包括：栅介质层310，位于所述沟道层130表面与所述栅极结构300之间、以及位于所述介电墙140与所述栅极结构300之间。本实施例中，所述栅介质层310还位于所述栅极结构300与所述凸起部110之间、以及所述栅极结构300与隔离结构150之间。
70.所述栅介质层310用于实现栅极结构300与沟道之间的电隔离。所述栅介质层310的材料包括氧化硅、掺氮氧化硅、hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro、la2o3和al2o3中的一种或多种。
71.所述栅介质层310可以为栅氧化层或高k栅介质层，或者，所述栅介质层310包括栅氧化层和位于所述栅氧化层上的高k栅介质层。
72.其中，所述栅氧化层的材料可以为氧化硅或氮氧化硅。所述高k栅介质层的材料为高k介质材料。高k栅介质层的材料可以选自hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro
或al2o3。
73.作为一实施例，所述栅介质层310为高k栅介质层。
74.本实施例中，半导体结构还包括：栅极侧墙170，位于所述第一部分300(1)的侧壁上；内侧墙180，沿横向位于第二部分300(2)与源漏掺杂层160之间。
75.所述栅极侧墙170相应也横跨部分的沟道结构层120。栅极侧墙170用于定义源漏掺杂层160的形成位置以及隔离所述源漏掺杂层160与栅极结构300，栅极侧墙170还用于保护第一部分300(1)的侧壁。
76.本实施例中，栅极侧墙170的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料，栅极侧墙170为单层或叠层结构。作为一示例，栅极侧墙170为单层结构，栅极侧墙170的材料为氮化硅。
77.所述内侧墙180用于实现源漏掺杂层160与栅极结构300之间的隔离，还用于增大源漏掺杂层160与栅极结构300之间的距离，以减小栅极结构300与源漏掺杂层160之间的寄生电容。
78.本实施例中，内侧墙180的材料为绝缘材料，以实现源漏掺杂层160与栅极结构300之间的隔离。本实施例中，内侧墙180的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料。作为示例，内侧墙180的材料为氮化硅。
79.源漏掺杂层160用于作为场效应晶体管的源极或漏极，在场效应晶体管工作时，源漏掺杂层160用于提供载流子源。
80.本实施例中，源漏掺杂层160包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。
81.本实施例中，当形成pmos晶体管时，源漏掺杂层160包括掺杂有p型离子的应力层，应力层的材料为si或sige；当形成nmos晶体管时，源漏掺杂层160包括掺杂有n型离子的应力层，应力层的材料为si或sic。
82.本实施例中，所述第一型晶体管为pmos晶体管，第一子器件区i(a)的源漏掺杂层160包括掺杂有p型离子的应力层；第二型晶体管为nmos晶体管，第二子器件区i(b)的源漏掺杂层160包括掺杂有n型离子的应力层。
83.相邻子器件区i的源漏掺杂层160被所述介电墙140隔离，从而在当相邻子器件区i的源漏掺杂层160的材料及掺杂离子不同时，能够避免形成不同子器件区i的源漏掺杂层160的工艺相互影响。
84.本实施例中，所述源漏掺杂层160位于所述栅极结构300和栅极侧墙170两侧的凸起部110上。本实施例中，所述源漏掺杂层160覆盖沟道结构层120和内侧墙180的侧壁。
85.本实施例中，所述半导体结构还包括：层间介质层190，位于所述栅极结构300侧部的衬底100上，且覆盖所述源漏掺杂层160。具体地，所述层间介质层190位于所述隔离结构150上。
86.层间介质层190用于隔离相邻器件。本实施例中，层间介质层190的材料为氧化硅。层间介质层190的材料还可以是其他绝缘材料。
87.相应的，本发明还提供一种半导体结构的形成方法。图4至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
88.以下结合附图，对本实施例半导体结构的形成方法进行详细说明。
89.参考图4至图5，图4为在叠层结构位置处沿垂直于沟道叠层延伸方向的剖面图，图5为图4沿b-b1方向的剖视图，提供衬底100，包括分立的器件单元区100a，器件单元区100a包括多个沿纵向排列的子器件区i，所述子器件区i的衬底100上形成有沿横向延伸且凸立的凸起部110，所述凸起部110上形成有叠层结构200，叠层结构200包括一个或多个堆叠的沟道叠层210，沿所述纵向叠层结构200之间形成有初始介电墙230，与叠层结构200相接触。
90.所述衬底100用于为后续工艺制程提供工艺平台。
91.本实施例中，所述衬底100为硅衬底，即衬底的材料为单晶硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
92.所述器件单元区100a用于形成器件单元。
93.所述器件单元区100a包括多个沿纵向排列的子器件区i。作为一实施例，所述器件单元区100a包括两个子器件区i，即所述器件单元区100a包括沿纵向排列的第一子器件区i(a)和第二子器件区i(b)。在其他实施例中，所述器件单元区中所包含的子器件区的数量还可以大于两个，例如：三个、四个等。
94.本实施例中，所述第一子器件区i(a)用于形成第一型晶体管，所述第二子器件区i(b)用于形成第二型晶体管，所述第二型晶体管和第一型晶体管的沟道导电类型不同。
95.作为一种示例，第一型晶体管为pmos晶体管，第二型晶体管为nmos晶体管。在其他实施例中，还可以是所述第一型晶体管为nmos晶体管，第二型晶体管为pmos晶体管。
96.本实施例中，所述凸起部110与所述衬底100为一体型结构，所述凸起部110的材料与所述衬底100的材料相同，均为硅。在其他实施例中，所述凸起部的材料可以与衬底的材料不同，所述凸起部的材料可以是其他适宜的材料，例如：锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
97.本实施例中，所述凸起部110沿所述横向延伸，且位于衬底100上的多个凸起部110之间沿纵向间隔排列，所述纵向与所述横向相垂直。
98.本实施例中，所述凸起部110侧部的衬底100上还形成有隔离结构150。
99.隔离结构150用于对相邻凸起部110起到隔离作用，还用于隔离栅极结构300与衬底100。
100.本实施例中，所述隔离结构150的材料为氧化硅。所述隔离结构150还可以是其他适宜的绝缘材料。
101.沟道叠层210为后续形成悬空间隔设置的沟道层130提供工艺基础。具体地，所述沟道层130用于提供场效应晶体管的导电沟道，所述牺牲层220用于支撑沟道层130，从而为后续实现沟道层130的间隔悬空设置提供工艺基础，牺牲层220还用于为后续形成栅极结构占据空间位置。
102.作为一示例，所述叠层结构200和所述凸起部110的侧壁相齐平，叠层结构200和所述凸起部110为鳍式结构。
103.本实施例中，为了提高工艺兼容性，不同所述子器件区i的沟道层130的材料相同，不同子器件区i的牺牲层220的材料相同。
104.作为一实施例，沟道层130的材料为si，牺牲层220的材料为sige。在后续去除牺牲层220的过程中，sige和si的刻蚀选择比较高，所以通过将牺牲层220的材料设置为sige、将
沟道层130的材料设置为si的做法，能够有效降低牺牲层220的去除工艺对沟道层130的影响，从而提高沟道层130的质量，进而有利于改善器件性能。
105.其他实施例中，还可以是沟道层的材料为sige，牺牲层的材料为si。另一些实施例中，沟道层的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
106.在另一些实施例中，不同子器件区的沟道层的材料还可以不同。例如：当相邻子器件区用于形成的晶体管的沟道导电类型不同时，对于用于形成nmos晶体管的子器件区，沟道层的材料为si，对于用于形成pmos晶体管的子器件区，沟道层的材料为sige。
107.作为一种示例，所述沟道叠层210的数量为多个，多个沟道叠层210的堆叠方向垂直于基底100表面。
108.具体地，本实施例中，所述沟道叠层210的数量为三个。在其他实施例中，所述沟道叠层的数量还可以为一个、两个、四个等。
109.沿所述纵向，所述初始介电墙230用于隔离相邻子器件区i的叠层结构200，以使相邻的子器件区i能够实现更小的间隔。
110.所述初始介电墙230的顶面高于所述叠层结构200的顶面，以使初始介电墙230能够对相邻子器件区i的叠层结构200起到隔离作用。
111.本实施例中，沿所述纵向，所述初始介电墙230形成在相邻所述叠层结构200的之间的隔离结构150上。
112.为此，所述初始介电墙230的材料为介电材料，例如：氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅和碳氮硼化硅中的一种或多种，从而保证所述初始介电墙230能够起到隔离的作用。本实施例中，所述初始介电墙230的材料为氮化硅。
113.作为一实施例，提供衬底100、凸起部110、叠层结构200、隔离结构150以及初始介电墙230的步骤包括：提供衬底100、凸起部110以及位于所述凸起部110上的叠层结构200；在所述凸起部110侧部的衬底100上形成隔离结构150；沿垂直于叠层结构200的延伸方向，在相邻子器件区i的叠层结构200之间形成初始介电墙230。
114.以上提供衬底100、凸起部110、叠层结构200、隔离结构150以及初始介电墙230的步骤仅作为一种示例，并不仅限于此。例如：在其他实施例中，还可以在提供衬底、凸起部和叠层结构之后，在沿垂直于叠层结构的延伸方向上，在相邻的凸起部之间、以及相邻的叠层结构之间形成初始介电墙；在凸起部侧部的衬底上形成隔离结构，隔离结构还覆盖所述初始介电墙的部分侧壁。
115.参考图6和图7，图6为在伪栅结构位置处沿伪栅结构延伸方向的剖面图，图7为图6沿b-b1方向的剖视图，在所述衬底100上形成横跨所述叠层结构200和初始介电墙230的伪栅结构240。伪栅结构240用于为后续形成栅极结构预先占据空间位置。
116.所述伪栅结构240的延伸方向与所述沟道叠层200的延伸方向相垂直，即所述伪栅结构240沿纵向延伸。
117.所述伪栅结构240包括伪栅层，所述伪栅层可以为单层或叠层结构。
118.本实施例中，所述伪栅结构240为多晶硅栅极或非晶硅结构。所述伪栅层的材料包括多晶硅或非晶硅。
119.本实施例中，在形成所述伪栅结构240之前，所述形成方法还包括：在所述叠层结构300的顶面和侧壁以及初始介电墙230露出的顶面和侧壁上形成伪栅氧化层165。
120.伪栅氧化层165能够作为后续去除伪栅结构240时的刻蚀停止层，以降低去除伪栅结构240对沟道层130造成损伤的几率。
121.本实施例中，所述伪栅氧化层165的材料可以为氧化硅或氮氧化硅。
122.相应地，所述伪栅结构240覆盖位于所述叠层结构200和初始介电墙230上的伪栅氧化层165的部分顶部和部分侧壁。
123.本实施例中，所述半导体结构的形成方法还包括：在所述伪栅结构240的侧壁上形成栅极侧墙170。
124.栅极侧墙170用于与伪栅结构240共同作为后续形成凹槽的刻蚀工艺的刻蚀掩膜，以定义源漏掺杂层的形成位置，栅极侧墙170还用于保护伪栅结构240以及后续栅极结构的侧壁。
125.本实施例中，栅极侧墙170的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料，栅极侧墙170为单层或叠层结构。作为一示例，栅极侧墙170为单层结构，栅极侧墙170的材料为氮化硅。
126.参考图8至图11，在所述伪栅结构240两侧的叠层结构200中形成源漏掺杂层160。源漏掺杂层160用于作为场效应晶体管的源极或漏极，在场效应晶体管工作时，源漏掺杂层160用于提供载流子源。
127.本实施例中，源漏掺杂层160包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。
128.本实施例中，当形成pmos晶体管时，源漏掺杂层160包括掺杂有p型离子的应力层，应力层的材料为si或sige；当形成nmos晶体管时，源漏掺杂层160包括掺杂有n型离子的应力层，应力层的材料为si或sic。
129.本实施例中，所述第一型晶体管为pmos晶体管，第一子器件区i(a)的源漏掺杂层160包括掺杂有p型离子的应力层；第二型晶体管为nmos晶体管，第二子器件区i(b)的源漏掺杂层160包括掺杂有n型离子的应力层。
130.相邻子器件区i的源漏掺杂层160被所述初始介电墙230隔离，从而在当相邻子器件区i的源漏掺杂层160的材料及掺杂离子不同时，能够避免形成不同子器件区i的源漏掺杂层160的工艺相互影响。
131.本实施例中，所述源漏掺杂层160形成在所述伪栅结构240和栅极侧墙170的两侧的叠层结构200中。
132.本实施例中，形成所述源漏掺杂层160的步骤包括：如图8所示，去除所述伪栅结构240和栅极侧墙170两侧的叠层结构200，在所述叠层结构200中形成凹槽250；如图9至图11所示，在所述凹槽250中形成所述源漏掺杂层160。
133.凹槽250用于为形成源漏掺杂层提供空间位置。
134.本实施例中，采用外延工艺形成应力层，且在形成应力层的过程中原位自掺杂离子，掺杂有离子的所述应力层用于作为所述源漏掺杂层160。
135.本实施例中，所述第一子器件区i(a)和第二子器件区i(b)的源漏掺杂层160的离子掺杂类型以及材料均不同，因此，分别在不同的步骤中，在所述第一子器件区i(a)的凹槽250、及第二子器件区i(b)的凹槽250中形成对应的源漏掺杂层160。
136.本实施例中，所述半导体结构的形成方法还包括：在形成所述凹槽250之后，在所
述凹槽250中形成源漏掺杂层160之前，如图9所示，沿所述横向，刻蚀所述凹槽250侧壁的部分厚度牺牲层220，在所述凹槽250侧壁形成侧壁沟槽175；如图10所示，在所述侧壁沟槽175中填充内侧墙180。
137.所述侧壁沟槽175用于为形成内侧墙180提供空间位置。
138.本实施例中，采用蒸汽刻蚀工艺，沿所述沟道层的延伸方向，刻蚀所述凹槽250侧壁的部分厚度所述牺牲层220。
139.具体地，本实施例中，牺牲层220的材料为sige，沟道层130的材料为si，通过hcl蒸汽对凹槽250侧壁的牺牲层220进行蒸汽刻蚀。hcl蒸汽对sige材料的刻蚀速率远大于对si材料的刻蚀速率，能有效降低沟道层130受损的几率。
140.其他实施例中，当沟道层的材料为sige，牺牲层的材料为si时，可以采用干法刻蚀工艺，沿所述沟道层的延伸方向，刻蚀所述凹槽侧壁的部分厚度所述牺牲层。
141.后续在牺牲层220和伪栅结构240的位置处形成栅极结构，内侧墙180用于实现源漏掺杂层160与栅极结构之间的隔离，还用于增大源漏掺杂层160与栅极结构之间的距离，以减小栅极结构与源漏掺杂层160之间的寄生电容。
142.相应地，源漏掺杂层160覆盖所述沟道层130和内侧墙180的侧壁。
143.本实施例中，内侧墙180的材料为绝缘材料，以实现源漏掺杂层160与栅极结构之间的隔离。内侧墙180的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料。作为示例，内侧墙180的材料为氮化硅。
144.本实施例中，所述形成方法还包括：在所述伪栅结构240和栅极侧墙170侧部的衬底100上形成层间介质层190，覆盖所述源漏掺杂层160。
145.具体地，所述层间介质层190位于所述隔离结构150上。
146.层间介质层190用于隔离相邻器件。本实施例中，层间介质层190的材料为氧化硅。层间介质层190的材料还可以是其他绝缘材料。
147.本实施例中，层间介质层190还暴露出所述伪栅结构240的顶部，以便于后续去除所述伪栅结构240。
148.参考图12至图13，图12为在栅极开口位置处沿垂直于沟道叠层210延伸方向的剖面图，图13为图12沿b-b1方向的剖视图，去除所述伪栅结构240，形成栅极开口260，暴露出所述叠层结构200。
149.栅极开口260用于为形成栅极结构提供部分的空间位置。栅极开口260露出沟道叠层210，以便于后续通过栅极开口260去除牺牲层220。
150.本实施例中，栅极开口260横跨叠层结构200，栅极开口260位于层间介质层190中且由所述栅极侧墙170围成。
151.本实施例中，以所述伪栅氧化层165为刻蚀停止层，去除所述伪栅结构240，从而有利于减小去除伪栅结构240对沟道层130造成损伤的几率。
152.其中，在去除所述伪栅结构240后，还去除所述栅极开口260露出的所述伪栅氧化层165。
153.伪栅氧化层165相较于伪栅结构240更薄，因此去除伪栅氧化层165的工艺更为简单、去除时间更短，去除伪栅氧化层165不易对沟道层130造成损伤。
154.参考图14至图15，图14为在栅极开口位置处沿垂于沟道叠层延伸方向的剖面图，
图15为图14沿b-b1方向的剖视图，去除所述沟道叠层210中的牺牲层220，形成通槽270，所述通槽270由所述凸起部110和与所述凸起部110相邻的沟道层130及初始介电墙230围成，或者，所述通槽270由相邻的沟道层130与所述初始介电墙230围成；所述通槽270与所述栅极开口260相连通。
155.所述通槽270和栅极开口260共同为后续形成栅极结构提供空间位置。所述通槽270与所述栅极开口260相连通，从而后续在通槽270和栅极开口260中填充栅极结构后，栅极结构能够包围所述沟道层130。
156.所述通槽270和栅极开口260还暴露出未与所述沟道层130相接触的初始介电墙230的顶面和侧壁，以便后续能够对暴露出的初始介电墙230进行刻蚀。
157.牺牲层220在形成源漏掺杂层160后去除，因此去除牺牲层220后，沿所述沟道层130的延伸方向，沟道层130两端与源漏掺杂层160相连，悬空设置于栅极开口260内，以便于后续栅极结构能够包围沟道层130。
158.本实施例中，去除牺牲层220后，一个或多个间隔设置的沟道层130用于构成沟道结构层120，所述沟道结构层120与凸起部110之间间隔设置。
159.本实施例中，采用蒸汽刻蚀工艺去除牺牲层220。具体地，沟道层130的材料为si，牺牲层30的材料为sige，因此通过hcl蒸汽去除栅极开口260露出的牺牲层30。
160.参考图16，对所述初始介电墙230进行各向同性的刻蚀处理，形成介电墙140，所述介电墙140包括凸立于所述衬底100上的介电墙主部41、以及沿纵向凸出于所述介电墙主部41的介电墙凸出部42，所述介电墙凸出部42与所述沟道层130的侧壁相接触。
161.对所述初始介电墙230进行各向同性的刻蚀处理，形成介电墙140，使所述介电墙140包括所述介电墙主部41和介电墙凸出部42，所述介电墙凸出部42与所述沟道层130的侧壁相接触，与介电墙不具有所述介电墙凸出部、介电墙具有齐平的侧壁的方案相比，本实施例中通过形成所述介电墙凸出部42，所述介电墙凸出部42更易于在受到应力时发生形变，从而有利于减小介电墙140对沟道层130内的应力的抵抗作用，相应减小介电墙140对源漏掺杂层160向沟道层130施加应力的影响，进而有利于提高沟道层130内的载流子迁移率，提升了半导体结构的性能。
162.本实施例中，介电墙凸出部42的底壁相对于沟道层130的底壁缩进，且介电墙凸出部42的顶壁相对于沟道层130的顶壁缩进，从而所述介电墙140能够暴露出所述沟道层130靠近所述介电墙130处的顶部拐角和底部拐角，减小了所述介电墙140与所述沟道层130接触的面积，所述源漏掺杂层160用于向沟道层130施加应力，以提高沟道区的载流子迁移率，所述介电墙140与沟道层130接触的面积减小，相应有利于进一步降低介电墙140对沟道层130内的应力的阻碍作用，减小介电墙140对源漏掺杂层160向沟道层130施加应力的影响，进而有利于提高沟道层130内的载流子迁移率，优化了半导体结构的性能
163.本实施例中，所述介电墙140通过对初始介电墙230进行各向同性的刻蚀处理形成，因此，所述介电墙140为一体型结构。
164.需要说明的是，所述介电墙凸出部42的底壁相对于沟道层130的底壁缩进的尺寸，或所述介电墙凸出部42的顶壁相对于沟道层130的顶壁缩进的尺寸为第一缩进尺寸，所述第一缩进尺寸不宜过小，也不宜过大。如果所述介电墙凸出部42的底壁相对于沟道层130的底壁缩进的尺寸过小，则对沟道层130与介电墙140接触面积的减小效果不明显；如果所述
介电墙凸出部42的底壁相对于沟道层130的底壁缩进的尺寸过大，则介电墙凸出部42与沟道层130接触的面积过小，容易增加工艺风险。为此，本实施例中，所述第一缩进尺寸为7.5纳米至15纳米。例如：所述第一缩进尺寸为8纳米、9纳米、10纳米等。
165.还需要说明的是，沿所述纵向，所述介电墙主部41单侧侧壁相对于所述介电墙凸出部42同一侧侧壁缩进的尺寸为第二缩进尺寸，第二缩进尺寸不宜过小，也不宜过大。如果所述第二缩进尺寸过小，则容易导致第一缩进尺寸也过小，而且还容易导致所述沟道层130靠近介电墙140处的端部的拐角暴露出的面积过小，不易于后续对沟道层130进行拐角圆化处理。为此，本实施例中，沿所述纵向，所述介电墙主部41单侧侧壁相对于所述介电墙凸出部42同一侧侧壁缩进7.5纳米至15纳米。
166.本实施例中，前述去除牺牲层220的步骤包括：对牺牲层220进行主刻蚀处理；在所述主刻蚀处理后，对所述牺牲层220进行过刻蚀(over etch)处理。
167.其中，在对所述牺牲层220进行过刻蚀处理的过程中，对所述初始介电墙230进行各向同性的刻蚀处理，形成所述介电墙140，从而利用去除牺牲层220的工艺，对初始介电墙230进行各向同性的刻蚀处理，有利于提高工艺整合度和工艺兼容性，还有利于简化工艺、节约成本、提高生产效率。
168.具体地，采用蒸汽刻蚀工艺，对牺牲层220进行过刻蚀，蒸汽刻蚀工艺为各向同性的刻蚀工艺，从而能够对初始介电墙230进行刻蚀同性的刻蚀处理。
169.在其他实施例中，还可以单独进行对初始介电墙进行各向同性的刻蚀处理的步骤。所述各向同性的刻蚀处理包括各向同性的等离子体刻蚀工艺。所述各向同性的刻蚀处理还可以包括湿法刻蚀工艺。
170.参考图17，可选的，所述半导体结构的形成方法还包括：在对所述初始介电墙230进行各向同性的刻蚀处理后，对栅极开口260和通槽270暴露出的所述沟道层130进行拐角圆化处理，适于使所述沟道层130的拐角呈圆弧状。
171.对所述沟道层130进行拐角圆化处理，适于使所述沟道层130的拐角呈圆弧状，即栅极开口260和通槽270暴露出的所述沟道层130的顶部拐角和底部拐角是圆滑的拐角，从而所述沟道层130沿所述纵向的端部的厚度相应小于沟道层130中间位置的厚度，使得与所述介电墙140相接触的沟道层130的尺寸，小于沟道层1310的最大厚度，进而有利于进一步降低介电墙140对沟道层130内的应力的阻碍作用，减小介电墙140对源漏掺杂层160向沟道层130施加应力的影响，进一步提高沟道层130内的载流子迁移率。
172.此外，暴露出的沟道层130的拐角呈圆弧状，也就是说，暴露出的沟道层130的表面是圆滑的表面，在后续形成包围沟道层130的栅极结构的过程中，还有利于提高形成在沟道层130表面的栅极结构的厚度均匀性和成膜质量。
173.在其他实施例中，基于实际工艺需求，沟道层的拐角也可以不是圆弧状的，沟道层的拐角可以是直角或其他角度的拐角。
174.本实施例中，对所述栅极开口260和通槽270暴露出的所述沟道层130进行拐角圆化处理包括：采用各向同性的等离子体刻蚀工艺，对所述栅极开口260和通槽270暴露出的所述沟道层130表面进行刻蚀；或者，在氢气氛围中，对所述栅极开口260和通槽270暴露出的所述沟道层130表面进行退火处理；或者，对所述栅极开口260和通槽270暴露出的沟道层130表面进行氧化处理。
175.其中，各向同性的等离子体刻蚀工艺对尖角或拐角的刻蚀速率大于对平整表面的刻蚀速率，从而在采用各向同性的等离子体刻蚀工艺，对所述栅极开口260和通槽270暴露出的所述沟道层130表面进行刻蚀的过程中，对暴露出的沟道层130的拐角刻蚀速率较快，使暴露出的沟道层130的拐角呈圆化状。
176.在氢气氛围中，对暴露出的沟道层130表面进行退火处理，从而使得沟道层130能够发生回流(reflow)，使暴露出的沟道层130的拐角软化形成圆化的拐角。具体地，氢气能够将硅-硅键打断，以使沟道层130发生软化。
177.对所述栅极开口260和通槽270暴露出的所述沟道层130表面进行氧化处理的过程中，对拐角位置处的氧化速率大于对平整表面的氧化速率，从而易于使得暴露出的沟道层130的拐角变成圆化的拐角。具体地，氧化处理可以是热氧化处理。当拐角圆化处理包括氧化处理时，在进行氧化处理后，通常还需要将沟道层130表面的氧化物去除。
178.参考图18至图19，在形成所述介电墙140后，在各个所述子器件区i的所述栅极开口260和通槽270内形成栅极结构300。
179.位于每个所述子器件区i上的栅极结构300，用于控制对应子器件区i的导电沟道的开启和关断。
180.作为一示例，器件单元区100a包括第一子器件区i(a)和第二子器件区i(b)，位于第一子器件区i(a)上的栅极结构300用于作为第一栅极结构300(a)，位于所述第二子器件区i(b)上的栅极结构300用于作为第二栅极结构300(b)。
181.其中，第一栅极结构300(a)用于控制第一子器件区i(a)的导电沟道的开启和关断，第二栅极结构300(b)用于控制第二子器件区i(b)的导电沟道的开启和关断。
182.作为一实施例，所述栅极结构300为金属栅极结构。所述栅极结构300的材料包括tin、tan、ti、ta、tial、tialc、tisin、w、co、al、cu、ag、au、pt和ni中的一种或多种。
183.所述栅极结构300可以包括功函数层(图未示)和位于所述功函数层上的栅电极层(图未示)。其中，所述功函数层可以填充满或未填充满相邻沟道层130之间或凸起部110与相邻的沟道层130之间。
184.本实施例中，第一型晶体管为pmos晶体管，第一栅极结构300(a)包括第一功函数层；第二型晶体管为nmos晶体管，第二栅极结构300(b)包括第二功函数层。
185.功函数层用于调节晶体管的功函数。相应地，所述第一功函数层的材料为p型功函数材料，第二功函数层的材料为n型功函数材料。
186.本实施例中，第一功函数层和第二功函数层的材料不同，通过设置介电墙140，有利于防止在形成第一栅极结构300(a)和第二栅极结构300(b)的过程中，第一功函数层和第二功函数层的形成步骤互相影响，从而提高第一栅极结构300(a)和第二栅极结构300(b)的完整性，进而提高半导体结构的性能。
187.栅电极层作为电极，用于实现栅极结构300与外部电路或其他互连结构之间的电连接。本实施例中，所述第一栅极结构300(a)和第二栅极结构300(b)的栅电极层的材料相同，是由于所述第一栅极结构300(a)和第二栅极结构300(b)的栅电极层是在形成第一功函数层和第二功函数层后，在同一步骤中形成。
188.本实施例中，以栅极结构300为金属栅极结构为示例进行说明。在其他实施例中，基于实际的工艺需求，栅极结构还可以为其他类型的栅极结构，例如：为多晶硅栅极结构或
非晶硅栅极结构。
189.本实施例中，沿所述纵向相邻子器件区i的栅极结构300在所述介电墙140的顶部相接触，从而相邻子器件区i的栅极结构300能够电连接，以使相邻子器件区i的晶体管能够配合使用。
190.本实施例中，所述第一栅极结构300(a)和第二栅极结构300(b)在所述介电墙140的顶部上相接触。
191.本实施例中，沿所述横向，所述栅极结构300的侧壁相对于所述沟道层130同一侧的侧壁缩进；所述栅极结构300横跨所述沟道结构层120的部分作为第一部分300(1)，所述栅极结构300位于相邻的沟道层130之间、或位于凸起部和与凸起部110相邻的沟道层130之间的部分作为第二部分300(2)。
192.本实施例中，在形成所述介电墙140后，在形成所述栅极结构300之前，所述半导体结构的形成方法还包括：在所述栅极开口260的底部和侧壁、介电墙140的顶面和侧壁、以及介电墙140露出的沟道层130表面形成栅介质层310。
193.所述栅介质层310用于实现栅极结构300与沟道之间的电隔离。所述栅介质层310的材料包括氧化硅、掺氮氧化硅、hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro、la2o3和al2o3中的一种或多种。
194.所述栅介质层310可以为栅氧化层或高k栅介质层，或者，所述栅介质层310包括栅氧化层和位于所述栅氧化层上的高k栅介质层。
195.其中，所述栅氧化层的材料可以为氧化硅或氮氧化硅。所述高k栅介质层的材料为高k介质材料。高k栅介质层的材料可以选自hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3。
196.作为一实施例，所述栅介质层310为高k栅介质层。
197.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。