半导体装置结构及其形成方法与流程

1.本揭示的实施方式是关于半导体装置结构及其形成方法。


背景技术：

2.半导体集成电路(integrated circuit；ic)行业已经历指数级生长。ic材料及设计方面的技术进步已经产生了几代ic，其中每一代都比前一代具有更小且更复杂的电路。在ic演进的过程中，功能密度(即每个晶片面积的互连装置的数量)通常已增大，而几何学大小(即可使用制造制程产生的最小元件(或接线))已减小。此按比例缩小制程通常透过提高生产效率且降低相关联成本来提供益处。此类按比例缩小亦增加了处理及制造ic的复杂性。
3.随着几何大小的减小，半导体装置(例如鳍式场效晶体管(fin field-effect transistors；鳍式fet))可能受到短通道效应及增加的源极/漏极电子穿隧的负面影响。因此，需要改良处理及制造ic。


技术实现要素：

4.本揭示的一实施方式提供一种半导体装置结构，包含一第一源极/漏极磊晶特征结构，设置在一nmos区域中；一第二源极/漏极磊晶特征结构，设置在nmos区域中；一第一介电特征结构，设置在第一源极/漏极磊晶特征结构与第二源极/漏极磊晶特征结构之间；一第三源极/漏极磊晶特征结构，设置在一pmos区域中；一第二介电特征结构，设置在第二源极/漏极磊晶特征结构与第三源极/漏极磊晶特征结构之间；以及一导电特征结构，设置在第一源极/漏极磊晶特征结构、第二源极/漏极磊晶特征结构、第三源极/漏极磊晶特征结构与第一介电特征结构、第二介电特征结构上方。
5.本揭示的一实施方式提供一种半导体装置结构，包含一第一源极/漏极磊晶特征结构，设置在一nmos区域中；一第二源极/漏极磊晶特征结构，设置在nmos区域中；一第一介电特征结构，设置在第一源极/漏极磊晶特征结构与第二源极/漏极磊晶特征结构之间，其中第一介电特征结构具有一第一高度；一第三源极/漏极磊晶特征结构，设置在一pmos区域中；一第二介电特征结构，设置在第二源极/漏极磊晶特征结构与第三源极/漏极磊晶特征结构之间，其中第二介电特征结构具有大于第一高度的一第二高度；一第四源极/漏极磊晶特征结构，置在pmos区域中；以及一第三介电特征结构，设置在第三源极/漏极磊晶特征结构与第四源极/漏极磊晶特征结构之间，其中第三介电特征结构具有小于第二高度且大于第一高度的一第三高度。
6.本揭示的一实施方式提供一种用于形成一半导体装置结构的方法，包含以下步骤：形成第一半导体鳍、第二半导体鳍、第三半导体鳍于一nmos区域中，并形成第四半导体鳍、第五半导体鳍、第六半导体鳍于一pmos区域中；形成一第一介电特征结构于第一半导体鳍与第二半导体鳍之间，形成一第二介电特征结构于第三半导体鳍与第四半导体鳍之间，并形成一第三介电特征结构于第五半导体鳍与第六半导体鳍之间；使第一半导体鳍、第二
半导体鳍、第三半导体鳍与第一介电特征结构凹陷；形成一第一源极/漏极磊晶特征结构于凹陷的第一半导体鳍上，形成一第二源极/漏极磊晶特征结构于凹陷的第二半导体鳍上，并形成一第三源极/漏极磊晶特征结构于凹陷的第三半导体鳍上；使第四半导体鳍、第五半导体鳍、第六半导体鳍与第三介电特征结构凹陷；形成一第四源极/漏极磊晶特征结构于凹陷的第四半导体鳍上，形成一第五源极/漏极磊晶特征结构于凹陷的第五半导体鳍上，并形成一第六源极/漏极磊晶特征结构于凹陷的第六半导体鳍上；形成一层间介电层于第一源极/漏极磊晶特征结构、第二源极/漏极磊晶特征结构、第三源极/漏极磊晶特征结构、第四源极/漏极磊晶特征结构、第五源极/漏极磊晶特征结构、第六源极/漏极磊晶特征结构与第一介电特征结构、第二介电特征结构、第三介电特征结构上方；移除层间介电层的一部分以暴露第一源极/漏极磊晶特征结构、第二源极/漏极磊晶特征结构、第三源极/漏极磊晶特征结构、第四源极/漏极磊晶特征结构、第五源极/漏极磊晶特征结构、第六源极/漏极磊晶特征结构与第一介电特征结构、第二介电特征结构、第三介电特征结构；使第一源极/漏极磊晶特征结构、第二源极/漏极磊晶特征结构、第三源极/漏极磊晶特征结构、第四源极/漏极磊晶特征结构、第五源极/漏极磊晶特征结构、第六源极/漏极磊晶特征结构与第一介电特征结构、第二介电特征结构、第三介电特征结构凹陷；以及形成一导电特征结构于第一源极/漏极磊晶特征结构、第二源极/漏极磊晶特征结构、第三源极/漏极磊晶特征结构、第四源极/漏极磊晶特征结构、第五源极/漏极磊晶特征结构、第六源极/漏极磊晶特征结构与第一介电特征结构、第二介电特征结构、第三介电特征结构上方。
附图说明
7.本揭露的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准惯例，各种特征件未按比例绘制。事实上，出于论述清楚的目的，可任意增大或减小各种特征件的尺寸。
8.图1a至图1g是根据一些实施方式的制造半导体装置结构的各个阶段的横截面侧视图；
9.图2a及图2b是根据一些实施方式的制造半导体装置结构的各个阶段的透视图；
10.图3a至图8a是根据一些实施方式的制造图2b的沿线a-a截取的半导体装置结构的各个阶段的横截面侧视图；
11.图3b至图8b是根据一些实施方式的制造图2b的沿线b-b截取的半导体装置结构的各个阶段的横截面侧视图；
12.图9是根据一些实施方式的制造图2b的沿线a-a截取的半导体装置结构的各个阶段的一的横截面侧视图；
13.图10a是根据一些实施方式的制造图2b的沿线a-a截取的半导体装置结构的各个阶段的一的横截面侧视图；
14.图10b是根据一些实施方式的制造图2b的沿线c-c截取的半导体装置结构的各个阶段的一的横截面侧视图；
15.图11a至图13a是根据一些实施方式的制造图2b的沿线a-a截取的半导体装置结构的各个阶段的横截面侧视图；
16.图11b至图13b是根据一些实施方式的制造图2b的沿线b-b截取的半导体装置结构
的各个阶段的横截面侧视图；
17.图14是根据一些实施方式的制造图2b的沿线b-b截取的半导体装置结构的阶段的横截面侧视图。
18.【符号说明】
19.100:半导体装置结构
20.102:基板
21.102n:n型金属氧化物半导体区域
22.102p:p型金属氧化物半导体区域
23.103n:n井区域
24.103p:p井区域
25.104:第一半导体层
26.106:第二半导体层
27.108a,108b,108c,110a,110b,110c:鳍
28.112:绝缘材料
29.114a,114b,114c,114d,114e:介电特征结构
30.116:衬垫
31.118:低k介电材料
32.120:高k介电材料
33.122:介电材料
34.128:牺牲栅极堆叠
35.130:牺牲栅极介电层
36.132:牺牲栅极电极层
37.134:遮罩结构
38.135:开口
39.140:间隔物
40.142:第一层
41.144:第二层
42.150:遮罩
43.152,154:s/d磊晶特征结构
44.160:接触蚀刻终止层
45.162:层间介电层
46.166:栅极介电层
47.168:栅极电极层
48.170:硅化物层
49.172:导电特征
50.174:第一介电材料
51.176:第二介电材料
52.178:第三介电材料
具体实施方式
53.以下揭露提供许多不同实施方式或实例以用于实现所提供标的的不同特征。下文描述元件及配置的特定实例以简化本揭露。当然，此等仅为实例且不旨在具有限制性。例如，在以下描述中，第一特征结构形成在第二特征结构上方或其上可包括第一特征结构及第二特征结构以直接接触形成的实施方式，且还可包括可在第一特征结构与第二特征结构之间形成额外特征结构，使得第一特征结构及第二特征结构可不直接接触的实施方式。此外，本揭露在各种实例中可重复参考数字及/或字母。此重复出于简化及清楚的目的，且本身并不指示所讨论的各种实施方式及/或组态之间的关系。
54.进一步地，为方便描述可在本文中使用空间上相对的术语，例如“在
……
之下”、“在
……
下方”、“下部”、“在
……
上方”、“在
……
上方”、“在
……
上”、“顶部”、“上部”及类似物来描述如在诸图中所描述的一个元件或特征结构与另外的(诸等)元件或(诸等)特征结构的关系。空间相对术语意欲涵盖除图中所描绘的定向以外在使用或操作中装置的不同定向。设备可以其他方式定向(旋转90度或以其他定向)，且相应地可以同样地解释本文所使用的空间相对描述词。
55.图1a至图14示出根据一些实施方式的用于制造半导体装置结构100的示范性顺序制程。应当理解，对于方法的附加实施方式，可以在由图1a至图14所示的制程之前、期间及之后提供附加操作，且可以替换或消除下文描述的操作中的一些。操作/制程的次序可以是可互换的。
56.图1a至图1g是根据一些实施方式的制造半导体装置结构100的各个阶段的横截面侧视图。如图1a所示，在基板102上形成第一半导体层104。在一些实施方式中，基板102为半导体基板，例如半导体晶圆。举例而言，基板102为硅晶圆。基板102可以包括硅或另一种基本半导体材料(例如锗)。在一些其他实施方式中，基板102包括复合半导体。复合半导体可以包括砷化镓、碳化硅、砷化铟、磷化铟、另一种合适的半导体材料或它们的组合。在一些实施方式中，基板102是绝缘体上半导体(semiconductor-on-insulator；soi)基板。可以使用氧布植分离(separation by implantation of oxygen；simox)制程、晶圆接合制程、另一种可应用方法或它们的组合来制造soi基板。
57.如图1a所示，根据一些实施方式，基板102具有p型金属氧化物半导体区域102p(p-type metal-oxide-semiconductor region；pmos区域102p)与相邻于pmos区域102p的n型金属氧化物半导体区域102n(n-type metal-oxide-semiconductor region；nmos区域102n)。在本揭露的一些实施方式中，pmos区域102p用于在其上形成pmos结构，而nmos区域102n用于在其上形成nmos结构。在一些实施方式中，如图1a所示，在基板102中形成n井区域103n及p井区域103p。在一些实施方式中，如图1a所示，在pmos区域102p中的基板102中形成n井区域103n，而在nmos区域102n中的基板102中形成p井区域103p。在一些实施方式中，执行单独的离子布植制程以形成p井区域103p及n井区域103n。透过使用两个不同布植遮罩层(未示出)，在不同离子布植制程中顺序地形成p井区域103p及n井区域103n。
58.如图1a所示，第一半导体层104沉积在基板102上方。第一半导体层104可以由任何合适的半导体材料(例如硅、锗、iii-v族半导体材料或它们的组合)制成。在一些实施方式中，第一半导体层104实质上由硅制成。可以透过磊晶生长制程来形成第一半导体层104，磊晶生长制程例如金属有机化学气相沉积(metal-organic chemical vapor deposition；
mocvd)、金属有机气相磊晶(metal-organic vapor phase epitaxy；movpe)、电浆增强化学气相沉积(plasma-enhanced chemical vapor deposition；pecvd)、远端电浆化学气相沉积(remote plasma chemical vapor deposition；rp-cvd)、分子束磊晶(molecular beam epitaxy；mbe)、氢化物气相磊晶(hydride vapor phase epitaxy；hvpe)、液相磊晶(liquid phase epitaxy；lpe)、氯化物气相磊晶(chloride vapor phase epitaxy；cl-vpe)或任何其他合适的制程。
59.如图1b所示，移除设置在n井区域103n上方的第一半导体层104的部分，且第二半导体层106形成在n井区域103n上方并相邻于设置在p井区域103p上方的第一半导体层104的部分。可以首先在设置在p井区域103p上方的第一半导体层104的部分上形成图案化的遮罩层(未示出)，且可以暴露设置在n井区域103n上方的第一半导体层104的部分。可以执行移除制程(例如干式蚀刻、湿蚀刻或它们的组合)以移除设置在n井区域103n上方的第一半导体层104的部分，且可以暴露n井区域103n。移除制程实质上不会影响形成在设置在p井区域103p上方的第一半导体层104的部分上的遮罩层(未示出)，遮罩层保护设置在p井区域103p上方的第一半导体层104的部分。接下来，在暴露的n井区域103n上形成第二半导体层106。第二半导体层106可以由任何合适的半导体材料(例如硅、锗、iii-v族半导体材料或它们的组合)制成。在一些实施方式中，第二半导体层106实质上由硅锗制成。可以透过与第一半导体层104相同的制程来形成第二半导体层106。例如，透过磊晶生长制程在暴露的n井区域103n上形成第二半导体层106，磊晶生长制程不会在设置在第一半导体层104上的遮罩层(未示出)上形成第二半导体层106。因此，第一半导体层104设置在nmos区域102n中p井区域103p上方，且第二半导体层106设置在pmos区域102p中n井区域103n上方。第一半导体层104的部分可以用作随后在nmos区域102n中形成的nmos结构中的通道。第二半导体层106的部分可以用作随后在pmos区域102p中形成的pmos结构中的通道。在一些实施方式中，nmos结构及pmos结构是鳍式fet。可以利用其他类型的半导体装置，例如纳米片晶体管、平坦fet、互补fet(complementary fet；cfet)、叉形片fet或其他合适的装置。
60.如图1c所示，形成多个鳍108a、108b、108c、110a、110b、110c。鳍108a、108b、108c、110a、110b、110c可以透过任何合适的方法来图案化。例如，鳍108a、108b、108c、110a、110b、110c可以使用一或多种微影制程(包括双图案化制程或多图案化制程)来图案化。一般而言，双图案化制程或多图案化制程将微影与自对准制程组合，从而允许产生一图案，此图案具有的间距例如小于使用单个直接微影制程另外可获得的间距。例如，在一个实施方式中，牺牲层(未示出)形成在基板上方且使用微影制程进行图案化。使用自对准制程在图案化牺牲层旁边形成间隔物(未示出)。然后移除牺牲层，且然后可以使用剩余间隔物来对鳍进行图案化。
61.鳍108a、108b、108c可以各自包括第一半导体层104，且第一半导体层104的一部分可以用作nmos通道。每个鳍108a、108b、108c还可以包括p井区域103p。鳍110a、110b、110c可以各自包括第二半导体层106，且第二半导体层106的一部分可以用作pmos通道。每个鳍110a、110b、110c还可以包括n井区域103n。遮罩(未示出)可以形成在第一半导体层104及第二半导体层106上，且可以保留在鳍108a-108c及110a-110c上。
62.如图1d所示，在相邻的鳍108a-108c、110a-110c之间形成绝缘材料112。绝缘材料112可以首先形成在相邻鳍108a-108c、110a-110c之间及鳍108a-108c、110a-110c上方，因
108c、110a-110c及介电特征结构114a-114e的一部分上形成一或多个牺牲栅极堆叠128。每个牺牲栅极堆叠128可以包括牺牲栅极介电层130、牺牲栅极电极层132及遮罩结构134。牺牲栅极介电层130可以包括一或多层介电材料，例如sio2、sin、高k介电材料及/或其他合适的介电材料。在一些实施方式中，牺牲栅极介电层130包括不同于绝缘材料112或高k介电材料120的材料的材料。在一些实施方式中，牺牲栅极介电层130可以由cvd制程、次大气压cvd(sub-atmospheric cvd；sacvd)制程、fcvd制程、cvd制程、ald制程、pvd制程或其他合适的制程来沉积。牺牲栅极电极层132可以包括多晶硅(聚硅)。遮罩结构134可以包括含氧层及含氮层。在一些实施方式中，牺牲栅极电极层132及遮罩结构134透过各种制程(例如层沉积，例如cvd(包括lpcvd及pecvd两者)、pvd、ald、热氧化、电子束蒸发或其他合适的沉积技术或者它们的组合)形成。
67.牺牲栅极堆叠128可以首先透过沉积牺牲栅极介电层130、牺牲栅极电极层132及遮罩结构134的毯覆层，之后透过图案化及蚀刻制程来形成。例如，图案化制程包括微影制程(例如，微影术或电子束微影)，微影制程可以进一步包括光阻涂覆(例如，旋涂)、软烘烤、遮罩对准、暴露、暴露后烘烤、光阻显影、漂洗、干燥(例如，自旋干燥及/或硬烘烤)、其他合适的微影技术及/或它们的组合。在一些实施方式中，蚀刻制程可以进一步包括以包括干式蚀刻(例如反应性离子蚀刻(rie))、湿蚀刻、其他蚀刻方法及/或它们的组合。透过对牺牲栅极堆叠128进行图案化，鳍108a-108c、110a-110c部分地暴露在牺牲栅极堆叠128的相对侧上。如图2b所示，形成两个牺牲栅极堆叠128，这是出于说明性目的且并非旨在限制超出申请专利范围中具体叙述的内容。可以理解，可以形成任何数量的牺牲栅极堆叠128。
68.图3a至图8a是根据一些实施方式的制造图2b的沿线a-a截取的半导体装置结构100的各个阶段的横截面侧视图。图3b至图8b是根据一些实施方式的制造图2b的沿线b-b截取的半导体装置结构100的各个阶段的横截面侧视图。如图3a所示，在牺牲栅极堆叠128及第一半导体层104的暴露部分上形成隔离物140。在一些实施方式中，间隔物140包括第一层142及第二层144，如图3a所示。第一层142及第二层144可以保形地沉积在半导体装置结构100的暴露表面上。可以透过ald制程形成保形的第一层142及第二层144。第一层142及第二层144可以由介电材料(例如氧化硅、氮化硅、碳化硅、氮氧化硅、sicn、碳氧化硅、siocn及/或它们的组合)制成。在一些实施方式中，第一层142及第二层144包括不同的材料。在一些实施方式中，间隔物140包括一个层。在一些实施方式中，间隔物140包括多于两层。如图3b所示，间隔物140亦形成在第二半导体层106及介电特征结构104a-104e的暴露部分上。
69.如图4a及图4b所示，使用例如反应性离子蚀刻(rie)在间隔物140上执行各向异性蚀刻。在各向异性蚀刻制程期间，从水平表面(例如牺牲栅极堆叠128的顶部、鳍108a-鳍c、110a-110c的顶部及介电特征结构114a-114e的顶部)移除大部分的间隔物140，从而留下垂直表面(例如牺牲栅极堆叠128的侧壁、鳍108a-108c、110a-110c的侧壁及介电特征结构114a-114e的侧壁)上的间隔物140。
70.如图5b所示，在pmos区域102p上与介电特征结构114e上形成遮罩150，遮罩150可以将nmos区域102n与另一个pmos区域102p(未示出)分离。牺牲衬垫(未示出)可以形成在pmos区域102p及介电特征结构114e上，且遮罩150形成在牺牲衬垫上。遮罩150可以是图案化光阻层。设置在nmos区域102n中的材料未经遮罩150覆盖且经暴露。接下来，使未经牺牲栅极堆叠128及遮罩150覆盖的暴露材料，例如鳍108a-108c的暴露部分、介电特征结构114d
及设置在鳍108a-108c及介电特征结构114d的侧壁上的间隔物140凹陷以形成开口135，如图5a及图5b所示。如图5b所示，经牺牲栅极堆叠128覆盖的鳍108a-108c以虚线示出。材料的凹陷可以透过干式蚀刻、湿蚀刻或它们的组合执行。在一些实施方式中，可以使用蚀刻剂(例如氢氧化四甲基铵(tmah)、cf4、chf3、o2、h3、ch4、ar、ch3f、hbr、he或它们的组合)来使材料凹陷。例如，例如ch4加ar、ch3f加o2加ch4或hbr加he的组合可用来使材料凹陷。选择蚀刻剂以使得不同材料具有不同蚀刻速度。举例而言，可以透过蚀刻剂使鳍108a-108c的半导体材料的蚀刻具有第一蚀刻速度，可以透过蚀刻剂使间隔物140的蚀刻具有第二蚀刻速度，且可以透过蚀刻剂使介电特征结构114d的蚀刻具有第三蚀刻速度。在间隔物140及介电特征结构114d各自包括不同材料的实施方式中，第二蚀刻速度及第三蚀刻速度可以是不同材料的平均蚀刻速度。在一些实施方式中，第一蚀刻速度快于第二蚀刻速度，第二蚀刻速度快于第三蚀刻速度。因此，鳍108a-108c的第一半导体层104中的每一者具有第一高度h1，每个间隔物层140具有大于第一高度h1的第二高度h2，且介电特征结构114d具有大于第二高度h2的第三高度h3。在一些实施方式中，移除每个鳍108a-108c的第一半导体层104，且高度h1实质上不存在。在一些实施方式中，高度h1实质上大于高度h2且实质上小于高度h3。在透过蚀刻制程使材料凹陷之后，可以执行清洗制程。清洗制程可以使用例如hf、高温过氧化硫混合物(high temperature sulfuric peroxide mixture；htspm)及氨水加过氧化氢的溶液。
71.如图6a及图6b所示，形成s/d磊晶特征结构152。在一些实施方式中，每个s/d磊晶特征结构152可以包括用于nmos装置的一或多层si、sip、sic或sicp。在一些实施方式中，每个s/d磊晶特征结构152包括二或更多层si、sip、sic或sicp，且每一层具有不同硅浓度。每个s/d磊晶特征结构152可以包括n型掺杂剂，例如磷(p)、砷(as)或其他合适的n型掺杂剂。可以透过任何合适的方法形成s/d磊晶特征结构152，任何合适的方法例如为cvd、cvd磊晶、mbe或其他合适的方法。如图6a及图6b所示，可以在鳍108a-108c的第一半导体层104的剩余部分上每个牺牲栅极堆叠128的两侧上形成s/d磊晶特征结构152。在一些实施方式中，完全移除第一半导体层104的在每个牺牲栅极堆叠128的两侧上的部分，且s/d磊晶特征结构152形成在鳍108a-108c的p井区域103p上。s/d磊晶特征结构152可以各自在高于第一半导体层104的顶表面的水平处具有顶表面，如图6a所示。
72.在一些实施方式中，形成在鳍108b及108c的第一半导体层104的剩余部分上的s/d磊晶特征结构152合并，如图6b所示，且形成在鳍108a的第一半导体层104的剩余部分上的s/d磊晶特征结构152由具有高度h3的介电特征结构114d与形成在鳍108b的第一半导体层104的剩余部分上的s/d磊晶特征结构152分离。相邻鳍108a-108c之间的距离及介电特征结构114d的位置确定相邻s/d磊晶特征结构152是否合并。例如，鳍108a与鳍108b之间的距离足够大以用于将介电特征结构114d放置在鳍108a与鳍108b之间。因此，因为介电特征结构114d位于两个s/d磊晶特征结构152之间，所以形成在鳍108a的第一半导体层104的剩余部分上的s/d磊晶特征结构152不与形成在鳍108b的第一半导体层104的剩余部分上的s/d磊晶特征结构152合并。鳍108b与鳍108c之间的距离较小，且不存在位于鳍108b与鳍108c之间以将形成在鳍108b及鳍108c的第一半导体层104的剩余部分上的s/d磊晶特征结构152分离的介电特征结构。因此，如图6b所示，形成在鳍108b、108c的第一半导体层104的剩余部分上的s/d磊晶特征结构152合并。
73.如图7a及图7b所示，移除形成在pmos区域102p上的遮罩150以暴露鳍110a-110c
(图6b)及介电特征结构114b(图6b)，且遮罩150形成在nmos区域102n上及介电特征结构114a、114c、114e上。接下来，使未经牺牲栅极堆叠128及遮罩150覆盖的暴露材料，例如鳍110a-110c的暴露部分、介电特征结构114b及设置在鳍110a-110c及介电特征结构114b的侧壁上的间隔物140凹陷，如图7a及图7b所示。可以透过图5a及图5b中描述的相同制程来执行材料的凹陷。在一些实施方式中，制程是利用以不同速度使不同材料凹陷的蚀刻剂的湿蚀刻制程或干式蚀刻制程。例如，鳍110a-110c的半导体材料可以透过蚀刻剂具有第一蚀刻速度，间隔物140可以透过蚀刻剂具有第二蚀刻速度，且介电特征结构114b可以透过蚀刻剂具有第三蚀刻速度。在间隔物140及介电特征结构114b各自包括不同材料的实施方式中，第二蚀刻速度及第三蚀刻速度可以是不同材料的平均蚀刻速度。在一些实施方式中，第一蚀刻速度快于第二蚀刻速度，第二蚀刻速度快于第三蚀刻速度。因此，鳍110a-110c的第二半导体层106中的每一者具有第四高度h4，每个间隔物层140具有大于第四高度h4的第五高度h5，且介电特征结构114b具有大于第五高度h5的第六高度h6。在一些实施方式中，移除每个鳍110a-110c的第二半导体层106，且高度h4实质上不存在。在一些实施方式中，高度h4实质上大于高度h5且实质上小于高度h6。在一些实施方式中，第四高度h4大于或等于第一半导体层104的第一高度h1(图5b)，第五高度h5大于或等于间隔物140的第二高度h2(图5b)，且第六高度h6大于或等于介电特征结构114d的第三高度h3。
74.如图7a及图7b所示，形成s/d磊晶特征结构154。在一些实施方式中，每个s/d磊晶特征结构154可以包括用于pmos装置的一或多层si、sige或ge。在一些实施方式中，每个s/d磊晶特征结构154包括二或更多层si、sige或ge，且每一层具有不同硅或锗浓度。每个s/d磊晶特征结构154可以包括p型掺杂剂例如硼(b)或其他合适的p型掺杂剂。s/d磊晶特征结构154可以透过任何合适的方法形成，任何合适的方法例如cvd、cvd磊晶、mbe或其他合适的方法。如图7a及图7b所示，可以在鳍110a-110c的第二半导体层106的剩余部分上每个牺牲栅极堆叠128的两侧上形成s/d磊晶特征结构154。在一些实施方式中，完全移除第二半导体层106的在每个牺牲栅极堆叠128的两侧上的部分，且s/d磊晶特征结构154形成在鳍110a-110c的n井区域103n上。
75.在一些实施方式中，如图7b所示，形成在鳍110b及110c的第二半导体层106的剩余部分上的s/d磊晶特征结构154合并，且形成在鳍110a的第二半导体层106的剩余部分上的s/d磊晶特征结构154由具有高度h6的介电特征结构114b与形成在鳍110b的第二半导体层106的剩余部分上的s/d磊晶特征结构154分离。在一些实施方式中，介电特征结构114b的高度h6实质上大于介电特征结构114d的高度h3，以便防止s/d磊晶特征结构154无意地合并。与s/d磊晶特征结构152相比，s/d磊晶特征结构154由于s/d磊晶特征结构154的材料的晶体结构而具有更大的侧向尺寸。在一些实施方式中，如果介电特征结构114b的高度h6与介电特征结构114d的高度h3实质上相等，则形成在鳍110a上的s/d磊晶特征结构154可能无意地与形成在鳍110b上的s/d磊晶特征结构154合并。
76.相邻鳍110a-110c之间的距离及介电特征结构114b的位置确定相邻s/d磊晶特征结构154是否合并。例如，鳍110a与鳍110b之间的距离足够大以用于将介电特征结构114b放置在鳍110a与鳍110b之间。因此，因为具有高度h6的介电特征结构114b位于两个s/d磊晶特征结构154之间，所以形成在鳍110a上的s/d磊晶特征结构154不与形成在鳍110b上的s/d磊晶特征结构154合并。鳍110b与鳍110c之间的距离较小，且不存在位于鳍110b与鳍110c之间
以将形成在鳍110b及鳍110c上的s/d磊晶特征结构154分离的介电特征结构。因此，如图7b所示，形成在鳍110b、110c上的s/d磊晶特征结构154合并。
77.如图8a及图8b所示，可以在s/d磊晶特征结构152、154及介电特征结构114a-114e上形成接触蚀刻终止层(contact etch stop layer；cesl)160。cesl 160可以包括含氧材料或含氮材料，例如氮化硅、碳氮化硅、氮氧化硅、氮化碳、氧化硅、碳氧化硅等或它们的组合。cesl 160可以透过cvd、pecvd、ald或任何适当的沉积技术形成。在一些实施方式中，cesl 160是透过ald制程形成的保形层。层间介电层(interlayer dielectric；ild)162可以形成在cesl 160上。ild层162可以包括四乙氧基硅烷(tetraethylorthosilicate；teos)氧化物、未掺杂硅酸盐玻璃或掺杂氧化硅(例如硼磷硅玻璃(borophosphosilicate glass；bpsg)、熔融石英玻璃(fused silica glass；fsg)、磷硅玻璃(phosphosilicate glass；psg)、硼硅酸盐玻璃(boron doped silicon glass；bsg))及/或其他合适的介电材料。ild层162可以由pecvd制程或其他合适的沉积技术来沉积。在一些实施方式中，在形成ild层162之后，半导体装置结构100可经受热处理以使ild层162退火。
78.图9是根据一些实施方式的制造图2b的沿线a-a截取的半导体装置结构的各个阶段之一的横截面侧视图。如图9所示，执行平坦化制程以暴露牺牲栅极电极层132。平坦化制程可以是任何合适的制程，例如cmp制程。平坦化制程移除设置在牺牲栅极堆叠128上的ild层162及cesl 160的部分。平坦化制程还可以移除遮罩结构134(图8a)。
79.图10a至图10b是根据一些实施方式的制造图2b的分别沿线a-a、线c-c截取的半导体装置结构100的各个阶段之一的横截面侧视图。如图10a所示，牺牲栅极电极层132(图9)及牺牲栅极介电层130(图9)可以经移除并用栅极介电层166及栅极电极层168代替。可以透过一或多种蚀刻制程(例如干式蚀刻制程、湿蚀刻制程或它们的组合)移除牺牲栅极电极层132及牺牲栅极介电层130。一或多个蚀刻制程选择性地移除牺牲栅极电极层132及牺牲栅极介电层130，而实质上不会影响ild层162。栅极介电层166可以包括一或多个介电层，且可以包括与牺牲栅极介电层130相同的一种或多种材料。在一些实施方式中，可以透过一或多种ald制程或其他合适的制程沉积栅极介电层166。栅极电极层168包括一或多层导电材料，例如聚硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、tin、wn、tial、tialn、tacn、tac、tasin、金属合金、其他合适的材料及/或它们的组合。栅极电极层168可以透过pvd、cvd、ald、电镀或其他合适的方法形成。栅极电极层168可以凹陷到低于ild层162的顶表面的水平，且可以在每个栅极电极层168上形成自对准接触(self-aligned contact；sac)层(未示出)。
80.在一些实施方式中，在移除牺牲栅极电极层132及牺牲栅极介电层130之后，但是在形成栅极介电层166及栅极电极层168之前，移除高k介电材料120(图1g)的暴露部分，如图10b所示。高k介电材料120的部分的移除可以透过任何合适的蚀刻制程(例如干式蚀刻制程、湿蚀刻制程或它们的组合)执行。一些蚀刻制程可以是选择性的，因此ild层162、第一半导体层104及第二半导体层106实质上不受影响。如图10b所示，栅极介电层166形成在第一半导体层104、第二半导体层106、衬垫116及低k介电材料118上。栅极电极层168形成在栅极介电层166上。在一些实施方式中，高k介电材料120(图1g)的位于通道区域中的部分经移除，因此一个栅极电极层168可以连接多个通道(即，第一半导体层104及第二半导体层106)。在一些实施方式中，高k介电材料120的一些或全部部分未经移除，且栅极电极层168
由高k介电材料120的部分分离。
81.如图11a及图11b所示，设置在一个栅极电极层168的一侧上的ild层162及cesl 160经移除，从而暴露s/d磊晶特征结构152、154及介电特征结构114b-114d。介电特征结构114a、114e可以仍然由ild层162覆盖。在一些实施方式中，移除设置在栅极电极层168的两侧上的ild层162及cesl160。接下来，如图12b所示，使介电特征结构114b-114d凹陷。114b-114d的凹陷可以利用以不同速度使不同材料凹陷的蚀刻剂。例如，高k介电材料120(图11b)及间隔物140可以透过蚀刻剂具有第一蚀刻速度，衬垫116及低k介电材料118可以透过蚀刻剂具有第二蚀刻速度，且s/d磊晶特征结构152、154可以透过蚀刻剂具有第三蚀刻速度。在一些实施方式中，第一蚀刻速度快于第二蚀刻速度，第二蚀刻速度快于第三蚀刻速度。因此，介电特征结构114c的高k介电材料120(图11b)经移除，且使介电特征结构114b，114d及s/d磊晶特征结构152、154凹陷，如图12a及图12b所示。在凹陷制程之后，介电特征结构114d具有小于高度h3的高度h7，介电特征结构114b具有小于高度h6的高度h8，且介电特征结构114c具有高度h9。在一些实施方式中，将pmos区域与nmos区域分离的介电特征结构114c具有大于将pmos区域内的s/d磊晶特征结构154分离的介电特征结构114b的高度h8的高度h9，且高度h8大于将nmos区域内的s/d磊晶特征结构152分离的介电特征结构114d的高度h7。在一些实施方式中，高度h9大于高度h7或高度h8约5％至约30％。例如，高度h9可以在约100nm至约300nm，例如约60nm至约180nm的范围内，且高度h7或高度h8可以在约70nm至约240nm，例如约50nm至约150nm的范围内。在一些实施方式中，高度h8大于高度h7约0％至约80％。
82.使介电特征结构114b-114d凹陷以允许随后形成在s/d磊晶特征结构152、154上方的导电特征结构172(图13a及图13b)与s/d磊晶特征结构152、154具有更大接触面积，这导致接触电阻减小。介电特征结构114d防止设置在nmos区域102n中的s/d磊晶特征结构152合并，且介电特征结构114b防止设置在pmos区域102p中的s/d磊晶特征结构154合并。因此，如果高度h7或高度h8小于约70nm，则相邻s/d磊晶特征结构152或154可以合并。另一方面，如果高度h7或高度h8大于约240nm，则导电特征结构172可与s/d磊晶特征结构152、154不具有足够的接触面积以实现接触电阻减小。
83.如图12a及图12b所示，s/d磊晶特征结构152、154可以由于介电特征结构114c凹陷而凹陷。在一些实施方式中，使单个s/d磊晶特征结构154的体积的约40％至约70％凹陷，且使合并的s/d磊晶特征结构154的体积的约30％至约50％凹陷。在一些实施方式中，使s/d磊晶特征结构152的体积的约50％至约80％凹陷，且使合并的s/d磊晶特征结构152的体积的约40％至约70％凹陷。单个凹陷的s/d磊晶特征结构152、154可以各自具有在约20nm至约50nm范围内的宽度及在约20nm至约40nm范围内的高度。合并的s/d磊晶特征结构152可以具有在约40nm至约80nm范围内的宽度及在约50nm至约70nm范围内的高度。合并的s/d磊晶特征结构154可以具有在约40nm至约80nm范围内的宽度及在约30nm至约50nm范围内的高度。
84.如图13a及图13b所示，导电特征结构172形成在s/d磊晶特征结构152、154及介电特征结构114a-114e上方。导电特征结构172可以包括导电材料，例如ru、mo、co、ni、w、ti、ta、cu、al、tin与tan中的一或多种。导电特征结构172可以透过任何合适的制程形成，任何合适的制程例如pvd、cvd、ald、电镀或其他合适的方法。如图13a及图13b所示，导电特征结构172可以包括设置在s/d磊晶特征结构152、154及介电特征结构114a-114e上方的连续材料。可以在每个s/d磊晶特征结构152、154与导电特征结构172之间形成硅化物层170。硅化
物层170亦可以形成在每个介电特征结构114b，114c，114d与导电特征结构172之间。硅化物层170可以包括wsi、cosi、nisi、tisi、mosi或tasi中的一或多种。在一些实施方式中，与硅化物层170的设置在介电特征结构114b、114c、114d与导电特征结构172之间的部分相比，硅化物层170的设置在s/d磊晶特征结构152、154与导电特征结构172之间的部分可以具有相同或不同组成。在一些实施方式中，硅化物层170的形成在介电特征结构114b、114c、114d与导电特征结构172之间的部分所具有的厚度小于硅化物层170的形成在s/d磊晶特征结构152、154与导电特征结构172之间的部分的厚度。
85.图14是根据一些实施方式的制造图2b的沿线b-b截取的半导体装置结构100的阶段的横截面侧视图。图14所示的半导体装置结构100可以是图13b所示的半导体装置结构100的替代实施方式。如图14所示，每个介电特征结构114a-114e包括第一介电材料174、第二介电材料176及第三介电材料178。在一些实施方式中，第一介电材料174、第二介电材料176及第三介电材料178包括具有不同量的氮含量的氮化硅。例如，第一介电材料174包含第一原子％氮，第二介电材料176包含大于第一原子％氮的第二原子％氮，且第三介电材料178包含大于第二原子％氮的第三原子％氮。在一些实施方式中，nmos区域102n中的鳍108a-108c浅于pmos区域102p中的鳍110a-110c。换句话说，pmos区域102p中的鳍110a-110c更深地延伸到基板102中。鳍108a-108c及110a-110c的不同深度可以在图1c中描述的制程期间形成。例如，鳍108a-108c及鳍110a-110c可以在不同时间处形成，因此可以具有不同深度。如图14所示，由于执行一或多种蚀刻制程以使介电特征结构114a-114e的高度凹陷，介电特征结构114a-114e可以具有凸形及凹形顶表面。
86.本揭露提供半导体装置结构100，包括在s/d磊晶特征结构152、154之间的介电特征结构114b-114d及设置在s/d磊晶特征结构152、154及介电特征结构114b-114d上方的导电特征结构172。介电特征结构114b-114d凹陷至各种高度以便防止相邻s/d磊晶特征结构152、154意外地合并，同时允许导电特征结构172在s/d磊晶特征结构152、154上方具有更大接触面积。一些实施方式可以实现优点。例如，导电特征结构172在s/d磊晶特征结构152、154上方的增大的接触面积减小了接触电阻。
87.一个实施方式是一种半导体装置结构。半导体装置结构包括：一第一源极/漏极磊晶特征结构，设置在一nmos区域中；一第二源极/漏极磊晶特征结构，设置在nmos区域中；一第一介电特征结构，设置在第一源极/漏极磊晶特征结构与第二源极/漏极磊晶特征结构之间；一第三源极/漏极磊晶特征结构，设置在一pmos区域中；一第二介电特征结构，设置在第二源极/漏极磊晶特征结构与第三源极/漏极磊晶特征结构之间；及一导电特征结构，设置在第一源极/漏极磊晶特征结构、第二源极/漏极磊晶特征结构、与第三源极/漏极磊晶特征结构、第一介电特征结构与第二介电特征结构上方。
88.在一实施例中，半导体装置结构进一步包含一第四源极/漏极磊晶特征结构，第四源极/漏极磊晶特征结构设置在nmos区域中并位于第二源极/漏极磊晶特征结构与第二介电特征结构之间，其中第四源极/漏极磊晶特征结构与第二源极/漏极磊晶特征结构合并。
89.在一实施例中，半导体装置结构进一步包含一第五源极/漏极磊晶特征结构，第五源极/漏极磊晶特征结构设置在pmos区域中。
90.在一实施例中，半导体装置结构进一步包含一第三介电特征结构，第三介电特征结构设置在第三源极/漏极磊晶特征结构与第五源极/漏极磊晶特征结构之间。
91.在一实施例中，半导体装置结构进一步包含一第六源极/漏极磊晶特征结构，第六源极/漏极磊晶特征结构设置在pmos区域中第三源极/漏极磊晶特征结构与第三介电特征结构之间，其中第六源极/漏极磊晶特征结构与第三源极/漏极磊晶特征结构合并。
92.在一实施例中，导电特征结构设置在第四源极/漏极磊晶特征结构、第五源极/漏极磊晶特征结构、第六源极/漏极磊晶特征结构与第三介电特征结构上方。
93.在一实施例中，半导体装置结构进一步包含一硅化物层，硅化物层具有第一部分及第二部分，其中第一部分设置在第一源极/漏极磊晶特征结构、第二源极/漏极磊晶特征结构、第三源极/漏极磊晶特征结构、第四源极/漏极磊晶特征结构、第五源极/漏极磊晶特征结构与第六源极/漏极磊晶特征结构中的每一者与导电特征结构之间，且第二部分设置在第一介电特征结构、第二介电特征结构、第三介电特征结构中的每一者与导电特征结构之间。
94.在一实施例中，硅化物层的第一部分的一组成不同于硅化物层的第二部分的一组成。
95.另一个实施方式是一种半导体装置结构。半导体装置结构包括：一第一源极/漏极磊晶特征结构，设置在一nmos区域中；一第二源极/漏极磊晶特征结构，设置在nmos区域中；及一第一介电特征结构，设置在第一源极/漏极磊晶特征结构与第二源极/漏极磊晶特征结构之间。第一介电特征结构具有一第一高度。半导体装置结构进一步包括：一第三源极/漏极磊晶特征结构，设置在一pmos区域中；及一第二介电特征结构，设置在第二源极/漏极磊晶特征结构与第三源极/漏极磊晶特征结构之间。第二介电特征结构具有实质上大于第一高度的一第二高度。半导体装置结构进一步包括：一第四源极/漏极磊晶特征结构，设置在pmos区域中；及一第三介电特征结构，设置在第三源极/漏极磊晶特征结构与第四源极/漏极磊晶特征结构之间。第三介电特征结构具有实质上小于第二高度且实质上大于第一高度的一第三高度。
96.在一实施例中，第一介电特征结构、第二介电特征结构及第三介电特征结构各自包含一衬垫及设置在衬垫上的一低介电常数介电材料。
97.在一实施例中，半导体装置结构进一步包含一第五源极/漏极磊晶特征结构，第五源极/漏极磊晶特征结构设置在nmos区域中并位于第二源极/漏极磊晶特征结构与第二介电特征结构之间，其中第五源极/漏极磊晶特征结构与第二源极/漏极磊晶特征结构合并。
98.在一实施例中，半导体装置结构进一步包含一第六源极/漏极磊晶特征结构，第六源极/漏极磊晶特征结构设置在pmos区域中并位于第三源极/漏极磊晶特征结构与第三介电特征结构之间，其中第六源极/漏极磊晶特征结构与第三源极/漏极磊晶特征结构合并。
99.在一实施例中，半导体装置结构进一步包含与第一源极/漏极磊晶特征结构接触的一第一半导体层以及与第三源极/漏极磊晶特征结构接触的一第二半导体层。
100.在一实施例中，半导体装置结构进一步包含一栅极电极层，栅极电极层设置在第一半导体层上方。
101.在一实施例中，栅极电极层设置在第二半导体层上方。
102.另一个实施方式是一种方法。方法包括以下步骤：在一nmos区域中形成第一半导体鳍、第二半导体鳍及第三半导体鳍，并在一pmos区域中形成第四半导体鳍、第五半导体鳍及第六半导体鳍；在第一半导体鳍与第二半导体鳍之间形成一第一介电特征结构，在第三
半导体鳍与第四半导体鳍之间形成一第二介电特征结构，并在第五半导体鳍与第六半导体鳍之间形成一第三介电特征结构；使第一半导体鳍、第二半导体鳍与第三半导体鳍及第一介电特征结构凹陷；在凹陷的第一半导体鳍上形成一第一源极/漏极磊晶特征结构，在凹陷的第二半导体鳍上形成一第二源极/漏极磊晶特征结构，并在凹陷的第三半导体鳍上形成一第三源极/漏极磊晶特征结构；使第四半导体鳍、第五半导体鳍与第六半导体鳍及第三介电特征结构凹陷；在凹陷的第四半导体鳍上形成一第四源极/漏极磊晶特征结构，在凹陷的第五半导体鳍上形成一第五源极/漏极磊晶特征结构，并在凹陷的第六半导体鳍上形成一第六源极/漏极磊晶特征结构；在第一源极/漏极磊晶特征结构、第二源极/漏极磊晶特征结构、第三源极/漏极磊晶特征结构、第四源极/漏极磊晶特征结构、第五源极/漏极磊晶特征结构与第六源极/漏极磊晶特征结构及第一介电特征结构、第二介电特征结构与第三介电特征结构上方形成一层间介电层；移除层间介电层的一部分以暴露第一源极/漏极磊晶特征结构、第二源极/漏极磊晶特征结构、第三源极/漏极磊晶特征结构、第四源极/漏极磊晶特征结构、第五源极/漏极磊晶特征结构与第六源极/漏极磊晶特征结构及第一介电特征结构、第二介电特征结构与第三介电特征结构；使第一源极/漏极磊晶特征结构、第二源极/漏极磊晶特征结构、第三源极/漏极磊晶特征结构、第四源极/漏极磊晶特征结构、第五源极/漏极磊晶特征结构与第六源极/漏极磊晶特征结构及第一介电特征结构、第二介电特征结构与第三介电特征结构凹陷；及在第一源极/漏极磊晶特征结构、第二源极/漏极磊晶特征结构、第三源极/漏极磊晶特征结构、第四源极/漏极磊晶特征结构、第五源极/漏极磊晶特征结构与第六源极/漏极磊晶特征结构及第一介电特征结构、第二介电特征结构与第三介电特征结构上方形成一导电特征结构。
103.在一实施例中，方法进一步包含形成一牺牲栅极堆叠于第一半导体鳍、第二半导体鳍、第三半导体鳍、第四半导体鳍、第五半导体鳍、第六半导体鳍与第一介电特征结构、第二介电特征结构、第三介电特征结构的部分上方。
104.在一实施例中，方法进一步包含移除牺牲栅极堆叠，以及形成一栅极介电层及一栅极电极层于第一半导体鳍、第二半导体鳍、第三半导体鳍、第四半导体鳍、第五半导体鳍、第六半导体鳍与第一介电特征结构、第二介电特征结构、第三介电特征结构的部分上方。
105.在一实施例中，方法进一步包含形成一接触蚀刻终止层于第一源极/漏极磊晶特征结构、第二源极/漏极磊晶特征结构、第三源极/漏极磊晶特征结构、第四源极/漏极磊晶特征结构、第五源极/漏极磊晶特征结构、第六源极/漏极磊晶特征结构与第一介电特征结构、第二介电特征结构、第三介电特征结构上方，其中层间介电层形成在接触蚀刻终止层上。
106.在一实施例中，方法进一步包含形成一硅化物层于第一源极/漏极磊晶特征结构、第二源极/漏极磊晶特征结构、第三源极/漏极磊晶特征结构、第四源极/漏极磊晶特征结构、第五源极/漏极磊晶特征结构、第六源极/漏极磊晶特征结构上与第一介电特征结构、第二介电特征结构、第三介电特征结构上，其中导电特征结构形成在各硅化物层上。
107.前述内容概述若干实施方式的特征，使得熟悉此项技术者可更佳地理解本揭露的态样。熟悉此项技术者应理解，其可易于使用本揭露作为用于设计或修改用于实施本文中引入的实施方式的相同目的及/或达成相同优势的其他制程及结构的基础。熟悉此项技术者亦应认识到，此类等效构造并不偏离本揭露的精神及范畴，且在不背离本揭露的精神及
范畴的情况下，它们可在本文中进行各种变化、取代及更改。