沟槽栅IGBT器件及其制造方法与流程

沟槽栅igbt器件及其制造方法
技术领域
1.本发明涉及半导体制造领域，特别是涉及一种沟槽栅igbt器件，还涉及一种沟槽栅igbt器件的制造方法。


背景技术：

2.绝缘栅双极型晶体管(insulated gate bipolar transistor，igbt)作为双极型器件，综合了mosfet的工作机理和双极型晶体管的工作机理，兼具两者的优点，是一种改良型的功率器件。较双极型晶体管而言，igbt为电压控制型器件，并且大电流下增益高；较mosfet而言，igbt能够承受更高的电压，并且在大电流下导通压降低，功耗小。
3.业界希望通过对绝缘栅双极型晶体管的结构改进来进一步降低开关损耗。


技术实现要素：

4.基于此，有必要提供一种开关损耗低的沟槽栅igbt器件。
5.一种沟槽栅igbt器件，具有相对的第一表面和第二表面，包括：漂移区，具有第一导电类型，开设有第一沟槽，所述第一沟槽的底部向所述第二表面延伸；第一槽壁绝缘介质，设于所述第一沟槽的侧壁；控制栅，设于所述第一沟槽内的上部；第一沟槽填充物，具有第二导电类型，设于所述第一沟槽中，且位于所述控制栅与所述第二表面之间；所述第一导电类型和第二导电类型为相反的导电类型；第一绝缘隔离结构，设于所述控制栅与所述第一沟槽填充物之间；漏电极，也作为集电极，设于所述第二表面。
6.在其中一个实施例中，所述漂移区还开设有第二沟槽，所述第二沟槽的底部向所述第二表面延伸，所述沟槽栅igbt器件还包括：源区，具有第一导电类型，位于所述第一沟槽和第二沟槽之间；第二槽壁绝缘介质，设于所述第二沟槽的侧壁；第二沟槽填充物，具有第二导电类型，设于所述第二沟槽中；源电极，也作为发射极，电性连接所述源区和所述第二沟槽填充物。
7.在其中一个实施例中，还包括位于所述漂移区内、且位于所述第一沟槽的底部的第二导电类型掺杂区，所述第二导电类型掺杂区与所述第一沟槽填充物的底部直接接触。
8.在其中一个实施例中，所述第一沟槽在水平方向上沿第一方向延伸，所述第二沟槽具有沿所述第一方向排列的多个。
9.在其中一个实施例中，所述漂移区还开设有与所述第一沟槽连通的第三沟槽，所述第三沟槽在水平面上沿第二方向延伸，所述第二方向垂直于所述第一方向；所述沟槽栅igbt器件还包括：第三槽壁绝缘介质，设于所述第三沟槽的侧壁；第三沟槽填充物，具有第二导电类型，设于所述第三沟槽中且为l型结构，所述l型结构的底部沿所述第二方向延伸；第二绝缘隔离结构，设于所述控制栅与所述第三沟槽填充物之间，且所述第二绝缘隔离结构与所述第一绝缘隔离结构组成l型结构。
10.在其中一个实施例中，所述第一沟槽填充物、第二沟槽填充物及第三沟槽填充物均是第二导电类型掺杂的硅，所述漂移区是第一导电类型掺杂的硅。
11.在其中一个实施例中，还包括：阱区，具有第二导电类型，形成于所述第一沟槽和第二沟槽之间，所述源区形成于所述阱区内；层间介质，设于所述漂移区和控制栅上；所述源电极设于所述层间介质上，所述源电极通过接触孔内填充的导电材料电性连接所述源区和所述第二沟槽填充物，所述接触孔向下穿过所述层间介质；接触区，具有第二导电类型，位于所述阱区内且位于所述接触孔的底部。
12.在其中一个实施例中，还包括设于所述漂移区和所述漏电极之间的第一导电类型掺杂层和第二导电类型掺杂层，所述第一导电类型掺杂层靠近所述漂移区设置，所述第二导电类型掺杂层靠近所述漏电极设置。
13.还有必要提供一种沟槽栅igbt器件的制造方法。
14.一种沟槽栅igbt器件的制造方法，包括：获取基底，所述基底具有第一导电类型；在所述基底的正面形成向背面延伸的第一沟槽；在所述第一沟槽的侧壁形成第一槽壁绝缘介质，并暴露所述第一沟槽的底部内壁；向所述第一沟槽内填充第一沟槽填充物；所述第一沟槽填充物具有第二导电类型，所述第一导电类型和第二导电类型为相反的导电类型；在所述第一沟槽内形成位于所述第一沟槽填充物上的第一绝缘隔离结构；在所述第一沟槽内形成位于所述第一绝缘隔离结构上的控制栅；进行背面工艺形成漏电极，所述漏电极也作为集电极。
15.在其中一个实施例中，所述在所述基底的正面形成向背面延伸的第一沟槽的步骤，同时会在所述基底的正面形成向背面延伸的第二沟槽；所述在所述第一沟槽的侧壁形成第一槽壁绝缘介质的步骤，同时会在所述第二沟槽的侧壁形成第二槽壁绝缘介质，并暴露所述第一沟槽的底部内壁；所述向所述第一沟槽内填充第一沟槽填充物的步骤，同时会向所述第二沟槽内填充第二沟槽填充物，所述第一沟槽填充物与所述第二沟槽填充物材质相同；所述向所述第一沟槽内填充第一沟槽填充物的步骤之后、所述在所述第一沟槽内形成位于所述第一沟槽填充物上的第一绝缘隔离结构的步骤之前，还包括光刻并刻蚀所述第一沟槽填充物至所需要的高度的步骤；所述沟槽栅igbt器件的制造方法还包括在所述第一沟槽和第二沟槽之间形成第一导电类型的源区的步骤；所述在所述第一沟槽和第二沟槽之间形成第一导电类型的源区的步骤之后还包括形成源电极的步骤；所述源电极电性连接所述源区和所述第二沟槽填充物，所述源电极也作为发射极。
16.在其中一个实施例中，所述在所述基底的正面形成向背面延伸的第一沟槽的步骤之后、所述向所述第一沟槽内填充第一沟槽填充物之前，还包括在所述基底内形成位于所述第一沟槽的底部的第二导电类型掺杂区的步骤；所述向所述第一沟槽内填充第一沟槽填充物的步骤中形成的第一沟槽填充物的底部与所述第二导电类型掺杂区直接接触。
17.在其中一个实施例中，所述在所述第一沟槽的侧壁形成第一槽壁绝缘介质的步骤包括：在所述第一沟槽的内表面热氧化生长绝缘氧化层；所述在所述基底内形成位于所述第一沟槽的底部的第二导电类型掺杂区的步骤包括：在生长所述绝缘氧化层之后注入第二导电类型离子，形成所述第二导电类型掺杂区；在所述形成所述第二导电类型掺杂区的步骤之后还包括刻蚀所述第一沟槽底部的所述绝缘氧化层的步骤。
18.在其中一个实施例中，所述向所述第一沟槽内填充第一沟槽填充物的步骤之后、所述在所述第一沟槽内形成位于所述第一沟槽填充物上的第一绝缘隔离结构的步骤之前，还包括刻蚀所述第一沟槽填充物上方的第一槽壁绝缘介质的步骤；所述在所述第一沟槽内
形成位于所述第一沟槽填充物上的第一绝缘隔离结构的步骤之后、所述在所述第一沟槽内形成位于所述第一绝缘隔离结构上的控制栅的步骤之前，还包括在所述第一绝缘隔离结构上方的第一沟槽侧壁形成栅绝缘介质的步骤。
19.上述沟槽栅igbt器件，在沟槽栅的底部设置第二导电类型的填充物，该填充物位于控制栅与漏极之间，可以屏蔽器件的栅漏电容，从而降低器件的开关电容，能够降低器件的开关损耗。
附图说明
20.为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
21.图1是一实施例中沟槽栅igbt器件的剖面示意图；
22.图2为一实施例中器件沿图1中a-a’线的截面示意图；
23.图3为另一实施例中器件沿图1中a-a’线的截面示意图；
24.图4是另一实施例中沟槽栅igbt器件的剖面示意图；
25.图5是沿图4中b-b’线的截面示意图；
26.图6是一实施例中沟槽栅igbt器件的制造方法的流程图；
27.图7a～7f是一实施例中采用图6所示的方法制造沟槽栅igbt器件过程中器件的剖面示意图；
28.图8是一对比例的沟槽栅igbt的剖面结构示意图。
具体实施方式
29.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
30.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
31.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
32.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与
其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
33.在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
34.这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
35.本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于p型和n型杂质，为区分掺杂浓度，简易的将p+型代表重掺杂浓度的p型，p型代表中掺杂浓度的p型，p-型代表轻掺杂浓度的p型，n+型代表重掺杂浓度的n型，n型代表中掺杂浓度的n型，n-型代表轻掺杂浓度的n型。
36.图1是一实施例中沟槽栅igbt器件的剖面示意图。器件包括漂移区110、第一槽壁绝缘介质152、控制栅160、第一沟槽填充物142、第一绝缘隔离结构158及漏电极184。在图1所示的实施例中，漂移区110为硅片，漂移区110具有第一导电类型，器件在漂移区110的上表面向下开设有第一沟槽。第一沟槽的侧壁形成有第一槽壁绝缘介质152，并且第一沟槽内从下到上依次填充有第一沟槽填充物142、第一绝缘隔离结构158及控制栅160。第一沟槽的底部不设置绝缘介质，从而使得第一沟槽填充物142的底部直接与下方的硅接触，也即第一沟槽填充物142直接覆盖第一沟槽的底部内壁。第一沟槽填充物142具有第二导电类型。漏电极184也作为集电极，设于器件的下表面。
37.上述沟槽栅igbt器件与图8所示对比例的沟槽栅igbt相比，在沟槽栅的底部设置了第二导电类型的填充物，该填充物位于控制栅与漏极之间，可以屏蔽器件的栅漏电容，从而降低器件的开关电容，能够降低器件的开关损耗。沟槽栅底部的第二导电类型的填充物直接与沟槽外的半导体结构接触，在沟槽栅底部可以储存和释放空穴，加快漂移区空穴的抽取和电子的复合，提高器件开关速度，降低器件开关损耗。
38.在图1所示的实施例中，第一导电类型为n型，第二导电类型为p型；在其他实施例中，也可以是第一导电类型为p型，第二导电类型为n型。
39.在图1所示的实施例中，器件还包括具有第一导电类型的源区172。漂移区110的上表面还向下开设有第二沟槽，源区172位于第一沟槽和第二沟槽之间。第二沟槽的侧壁形成
有第二槽壁绝缘介质154，第二沟槽内填充有第二沟槽填充物144，第二沟槽填充物144具有第二导电类型。在图1所示的实施例中，第二沟槽的底部不设置绝缘介质，从而使得第二沟槽填充物144的底部直接与下方的硅接触，也即第二沟槽填充物144直接覆盖第二沟槽的底部内壁。源电极182(也作为发射极)电性连接源区172和第二沟槽填充物144。
40.通过设置第二沟槽并在其中填入第二导电类型的填充物，将该填充物的电位连接至发射极，可以降低器件的导通压降。在本技术的一个实施例中，第一沟槽填充物142的电位连接至发射极。在其他实施例中，第一沟槽填充物142的电位浮空。
41.在本技术的一个实施例中，器件还包括位于漂移区110内、且位于第一沟槽底部的第二导电类型掺杂区112。第二导电类型掺杂区112与第一沟槽填充物142的底部直接接触。在图1所示的实施例中，第二导电类型掺杂区112为p型槽，该p型槽将第一沟槽底部没有被第一槽壁绝缘介质152隔离的第一沟槽填充物142全部包覆。第一沟槽底部的p型槽可以进一步储存和释放空穴，漂移区110的空穴抽取和电子的复合速度进一步加快，所以器件的开关速度更快，开关损耗更小。并且，该p型槽可以使击穿转移到p-n结，解决沟槽底部的电场集中问题，提高器件可靠性。
42.在图1所示的实施例中，第二沟槽的底部也设置有第二导电类型掺杂区112，其同样将第二沟槽底部没有被第二槽壁绝缘介质154隔离的第二沟槽填充物144全部包覆。在第二沟槽的底部也设置第二导电类型掺杂区112，能够进一步强化器件的开关速度及可靠性。
43.图2为一实施例中器件沿图1中a-a’线的截面示意图。参照图2，在本技术的一个实施例中，第一沟槽在水平方向上沿第一方向(即图2中的y方向)延伸，第二沟槽为沿第一方向延伸的长条型槽。
44.图3为另一实施例中器件沿图1中a-a’线的截面示意图。参照图3，在本技术的一个实施例中，第一沟槽同样在水平方向上沿第一方向延伸，而第二沟槽具有沿第一方向排列的多个。
45.图4是另一实施例中沟槽栅igbt器件的剖面示意图，图5是沿图4中b-b’线的截面示意图。在图4所示的实施例中，漂移区110还开设有与第一沟槽连通的第三沟槽(在图4中用方框标示出)。请一并参看图5，第三沟槽在水平面上沿第二方向(图5中的x方向)延伸。第三沟槽的侧壁设有槽壁绝缘介质(图4中未示)，第三沟槽中设有第三沟槽填充物146，第三沟槽填充物146具有第二导电类型，并且呈l型结构。第三沟槽的底部内壁不设绝缘介质，也即第三沟槽填充物146直接覆盖第三沟槽的底部内壁。该l型结构包括竖部和位于底部的横部，横部沿所述第二方向延伸，竖部的延伸方向为器件的竖直方向(即器件的上下表面的连线方向)。第三沟槽中还设有第二绝缘隔离结构156。第二绝缘隔离结构156设于控制栅160与第三沟槽填充物146之间，且第二绝缘隔离结构156与第一绝缘隔离结构158组成l型结构。
46.在本技术的一个实施例中，第一沟槽填充物142、第二沟槽填充物144及第三沟槽填充物146均是第二导电类型掺杂的硅。对于器件衬底为其他材质(即不是硅)的实施例，第一沟槽填充物142、第二沟槽填充物144及第三沟槽填充物146可以采用与衬底相同的材质(并进行同类导电类型杂质掺杂，且掺杂类型与漂移区110的掺杂类型相反，即漂移区110具有第一导电类型，则第一沟槽填充物142、第二沟槽填充物144及第三沟槽填充物146具有第二导电类型)。
47.在图1所示的实施例中，器件还包括阱区(体区)174。阱区174具有第二导电类型，形成于第一沟槽和第二沟槽之间，源区172形成于阱区174内。
48.在图1所示的实施例中，器件还包括层间介质(ild)159。层间介质159设于漂移区110和控制栅160上。源电极182设于层间介质159上，并通过向下穿过层间介质159的接触孔171内填充的导电材料电性连接源区172和第二沟槽填充物144。
49.在图1所示的实施例中，器件还包括接触区176。接触区176具有第二导电类型，位于阱区174内且位于接触孔171的底部。
50.在图1所示的实施例中，器件还包括设于漂移区110和漏电极184之间的第一导电类型掺杂层120和第二导电类型掺杂层130。第二导电类型掺杂层130设于漏电极184上，第一导电类型掺杂层120设于第二导电类型掺杂层130上。
51.在图4所示的实施例中，器件同样包括阱区174、接触区176、层间介质159、第一导电类型掺杂层120和第二导电类型掺杂层130。
52.本技术相应提供一种沟槽栅igbt器件的制造方法，可以用于制造以上相应实施例中所述的沟槽栅igbt器件。图6是一实施例中沟槽栅igbt器件的制造方法的流程图，包括下列步骤：
53.s610，获取基底。
54.在本技术的一个实施例中，获取第一导电类型掺杂的硅片，硅片的部分结构后续作为器件的掺杂区110。
55.s620，在基底的正面形成向背面延伸的第一沟槽。
56.在本技术的一个实施例中，通过在基底的正面向下刻蚀形成第一沟槽。参见图7a，具体可以在基底的正面形成硬掩膜112后通过光刻及刻蚀形成第一沟槽111。在本技术的一个实施例中，硬掩膜112的材质可以为氮化硅。
57.s630，在第一沟槽的侧壁形成第一槽壁绝缘介质。
58.在图7a所示的实施例中，是通过热氧化工艺在第一沟槽111的内表面热氧化生长绝缘氧化层作为第一槽壁绝缘介质152。
59.s640，向第一沟槽内填充第一沟槽填充物。
60.在本技术的一个实施例中，填充第一沟槽填充物之前需要使第一沟槽111的底部内壁暴露。
61.在本技术的一个实施例中，第一沟槽填充物142是第二导电类型掺杂的硅。第一沟槽111内形成的第一沟槽填充物142需要控制在所需的高度。
62.在本技术的一个实施例中，可以在沉积第一沟槽填充物142后，光刻并刻蚀第一沟槽填充物142至所需要的高度。光刻并刻蚀第一沟槽填充物142之前先将硬掩膜112去除。
63.在本技术的一个实施例中，在步骤s630和步骤s640之间还包括在漂移区110内形成位于第一沟槽111底部的第二导电类型掺杂区112的步骤。具体可以通过离子注入工艺向第一沟槽111的底部注入第二导电类型离子形成。参见图7b，注入时硬掩膜112可以作为注入阻挡层。在本技术的一个实施例中，注入第二导电类型离子之后再刻蚀去除第一沟槽111底部多余的第一槽壁绝缘介质152。第一沟槽填充物142与第二导电类型掺杂区112直接接触。
64.s650，在第一沟槽内形成位于第一沟槽填充物上的第一绝缘隔离结构。
65.在本技术的一个实施例中，可以通过淀积工艺在第一沟槽填充物142上形成第一绝缘隔离结构158。
66.在图7d所示的实施例中，在刻蚀第一沟槽填充物142至所需要的高度之后、步骤s650之前，还包括刻蚀第一沟槽填充物142上方的第一槽壁绝缘介质152的步骤，即在形成第一绝缘隔离结构158之前先将高于第一沟槽填充物142的第一槽壁绝缘介质152刻蚀掉。
67.s660，在第一沟槽内形成位于第一绝缘隔离结构上的控制栅。
68.在本技术的一个实施例中，可以通过向第一沟槽111内淀积多晶硅，然后回刻多晶硅至所需要的高度得到控制栅160。
69.在图7e所示的实施例中，在步骤s650和s660之间还包括在第一绝缘隔离结构158上方的第一沟槽111侧壁形成栅绝缘介质153的步骤。具体地，栅绝缘介质153可以通过热氧化生长二氧化硅形成。
70.s670，进行背面工艺形成漏电极。
71.上述沟槽栅igbt器件的制造方法制成的沟槽栅igbt器件，在沟槽栅的底部设置第二导电类型的填充物，该填充物位于控制栅与漏极之间，可以屏蔽器件的栅漏电容，从而降低器件的开关电容，能够降低器件的开关损耗。沟槽栅底部的第二导电类型的填充物直接与沟槽外的半导体结构接触，在沟槽栅底部可以储存和释放空穴，加快漂移区空穴的抽取和电子的复合，提高器件开关速度，降低器件开关损耗。
72.在本技术的一个实施例中，第一导电类型为n型，第二导电类型为p型；在其他实施例中，也可以是第一导电类型为p型，第二导电类型为n型。
73.在图7a所示实施例中，步骤s620是通过刻蚀工艺形成第一沟槽111，并且同时通过刻蚀形成第二沟槽113。进一步地，步骤s630在形成第一槽壁绝缘介质152的同时，会在第二沟槽113的侧壁形成第二槽壁绝缘介质154。进一步地，步骤s640向第一沟槽111内填充第一沟槽填充物142时，也会在第二沟槽113内填充第二沟槽填充物144；第二沟槽填充物144的材质可以与第一沟槽填充物142相同。在图7b所示的实施例中，填充第一沟槽填充物142和第二沟槽填充物144后，再光刻及刻蚀第一沟槽填充物142至所需要的高度。进一步地，形成第二导电类型掺杂区112时，在第二沟槽113的底部也会形成与第二沟槽填充物144接触的第二导电类型掺杂区112。
74.在本技术的一个实施例中，在步骤s660之后、s670之前，还包括以下步骤：
75.s662，形成阱区和源区。
76.在图7f所示的实施例中，通过注入第一导电类型的离子和第二导电类型的离子，形成第一导电类型的源区172和第二导电类型的阱区(体区)174。其中阱区174形成于第一沟槽111和第二沟槽113(图7f中未标示)之间，源区172形成于阱区174内，且同样位于第一沟槽111和第二沟槽113之间。
77.s664，形成层间介质。
78.在器件正面(包括源区172上、控制栅160上及第二沟槽填充物144上)形成层间介质159。示例性地，层间介质可为氧化硅层，例如利用热化学气相沉积(thermal cvd)制造工艺或高密度等离子体(hdp)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，具体可以是未经掺杂的硅玻璃(usg)、磷硅玻璃(psg)或硼磷硅玻璃(bpsg)。此外，层间介质也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，sog)、掺杂磷的四乙氧基硅烷(pteos)
或掺杂硼的四乙氧基硅烷(bteos)。
79.s666，形成接触孔。
80.刻蚀层间介质159并继续向下刻蚀至阱区174中及第二沟槽113中形成接触孔171，源区172被刻穿。
81.s668，形成接触区。
82.向接触孔171下方注入第二导电类型离子，在阱区174内形成第二导电类型的接触区176。形成接触区176后在接触孔内填充导电材料，例如金属和/或合金。
83.在本技术的一个实施例中，步骤s670包括在硅片背面形成第一导电类型掺杂层120，在第一导电类型掺杂层120背面形成第二导电类型掺杂层130，以及在第二导电类型掺杂层130背面形成漏电极184。步骤s670完成后器件的原胞结构可以参照图1，漏电极184同时也作为集电极。在本技术的一个实施例中，步骤s668之后还包括形成源电极182的步骤。源电极182电性连接源区172和第二沟槽填充物144；源电极182也作为发射极。在本技术的一个实施例中，源电极182和漏电极184均为金属电极。
84.应该理解的是，虽然本技术的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且本技术的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
85.在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
86.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
87.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。