具有三维结构的晶体管器件的半导体器件的制作方法

具有三维结构的晶体管器件的半导体器件
1.相关申请的交叉引用
2.本技术要求于2020年10月16日提交的申请号为10-2020-0134536的韩国申请的优先权，其全部内容通过引用合并于此。
技术领域
3.本公开总体上涉及一种半导体器件，并且更具体地，涉及一种具有三维结构的晶体管器件的半导体器件。


背景技术：

4.近来，已经研究了具有脱离平面结构的三维结构的半导体器件。具有三维结构的半导体器件可以有效地响应业界对减小设计尺寸和提高集成度的需求。特别地，在需要高集成度和高容量的存储器件的领域中，已经积极地进行了关于三维结构的研究。


技术实现要素：

5.根据本公开的一方面的一种半导体器件可以包括：衬底；位线导电层，其设置在所述衬底上并在与所述衬底的表面实质上平行的第一横向方向上延伸；第一沟道结构和第二沟道结构，二者设置在所述位线导电层上而在所述第一横向方向上彼此间隔开；第一栅极电介质层和第二栅极电介质层，二者设置在所述衬底上方的所述第一沟道结构和第二沟道结构的侧表面上；第一栅极线导电层和第二栅极线导电层，二者分别设置在所述第一栅极电介质层和第二栅极电介质层上，所述第一栅极线导电层和第二栅极线导电层分别在所述第一横向方向上与所述第一沟道结构和第二沟道结构相邻，并且在垂直于所述第一横向方向并实质上平行于所述衬底表面的第二横向方向上延伸；以及第一储存节点电极层和第二储存节点电极层，二者分别设置在所述第一沟道结构和第二沟道结构上方。所述第一储存节点电极层和第二储存节点电极层被设置为在第三横向方向上彼此间隔开，该第三横向方向与所述第一横向方向和所述第二横向方向均不平行并实质上平行于所述衬底表面。
6.在根据本公开的一方面的一种制造半导体器件的方法中，多个位线结构在衬底上在实质上平行于所述衬底的表面的第一横向方向上延伸，并且在垂直于所述第一横向方向并实质上平行于所述衬底表面的第二横向方向上彼此间隔开。所述多个位线结构中的每一个位线结构可以包括位线图案层和设置在所述位线图案层上的第一绝缘层。可以形成填充在所述衬底上方以及在所述多个位线结构之间的空间的第二绝缘层。可以通过沿着所述第二横向方向将所述第一绝缘层和所述第二绝缘层图案化来形成在所述第二横向方向上延伸并且在所述第一横向方向上彼此间隔开的多个绝缘线结构。可以在所述多个绝缘线结构的侧表面上形成多个沟道结构。所述多个沟道结构可以被设置在所述多个位线导电层上。可以在所述衬底上方形成覆盖所述多个沟道结构和所述多个绝缘线结构的第一电介质材料层。可以在所述第一电介质材料层上方形成多个第一栅极线图案层，所述第一栅极线图案层沿着所述第二横向方向延伸并与所述多个绝缘线结构中的每个绝缘线结构的两侧相
邻。可以蚀刻所述衬底上方的所述多个绝缘线结构，以选择性地暴露所述多个沟道结构和所述第一电介质材料层。可以形成第二电介质材料层以覆盖所述衬底上方的已暴露的所述多个沟道结构和所述第一电介质材料层。可以在所述第二电介质材料层上方形成在所述第二横向方向上延伸的多个第二栅极线图案层。
7.根据本公开的又一方面的一种半导体器件可以包括：衬底；位线导电层，其在实质上平行于所述衬底的表面的第一横向方向上延伸；第一绝缘线结构，其在垂直于所述第一横向方向并实质上平行于所述衬底表面的第二横向方向上延伸；第一沟道结构和第二沟道结构，二者被设置为分别接触所述第一绝缘线结构的第一侧和第二侧，并与所述位线导电层部分地重叠；第一栅极电介质层和第二栅极电介质层，二者分别被设置在所述衬底上方以及所述第一沟道结构和所述第二沟道结构的侧表面上；以及第一栅极线导电层和第二栅极线导电层，二者在所述衬底上方在所述第二横向方向上延伸，并分别覆盖所述第一栅极电介质层和所述第二栅极电介质层中的每一个栅极电介质层的至少一部分。
8.在根据本公开的又一实施例的制造半导体器件的方法中，可以形成多个位线导电层，所述位线导电层在衬底上在平行于衬底的表面的第一横向方向上延伸，并且被设置为在垂直于所述第一横向方向并且实质上平行于所述衬底表面的第二横向方向上彼此间隔开。可以顺序地形成覆盖所述衬底上方的所述多个位线导电层的第一绝缘层和第二绝缘层。可以选择性地蚀刻所述衬底上方的所述第二绝缘层，以形成在所述第二横向方向上延伸并且在所述第一横向方向上彼此间隔开的多个第一沟槽线图案，所述多个第一沟槽线图案中的每一个均具有在不平行于所述第二横向方向的方向上延伸的突出图案部分。可以在所述多个第一沟槽线图案的侧表面上形成栅极线导电层。可以蚀刻所述衬底上方的所述多个第一沟槽线图案内部的所述第一绝缘层，以形成多个第二沟槽线图案。可以在所述栅极线导电层的表面和所述多个第二沟槽线图案的侧表面上形成电介质材料层。在所述多个第一沟槽线图案和所述多个第二沟槽线图案内部形成沟道材料层。可以选择性地去除设置在所述多个第一沟槽线图案和所述第二沟槽线图案内部的所述电介质材料层和所述沟道材料层，以在所述突出图案部分中形成栅极电介质层和沟道结构。
附图说明
9.图1a是示意性地示出根据本公开实施例的具有晶体管器件的半导体器件的平面图，并且图1b是沿图1a的半导体器件的线
ⅰ‑ⅰ’
截取的剖视图。
10.图2是示意性地示出图1a的半导体器件的布局的图。
11.图3a是示意性地示出根据本公开的实施例的具有晶体管器件和电容器器件的半导体器件的平面图，并且图3b是沿图3a的半导体器件的线ii-ii’截取的剖视图。
12.图4a至图14a是示意性地示出根据本公开的实施例的制造半导体器件的方法的平面图，图4b至图14b分别是沿图4a至图14a的半导体器件的线a-a’截取的剖视图，并且图4c和图5c分别是沿图4a和图5a的半导体器件的线b-b’截取的剖视图。
13.图15a是示意性地示出根据本公开的另一实施例的具有晶体管器件的半导体器件的平面图，并且图15b是沿着图15a的半导体器件的线iii-iii’截取的剖视图。
14.图16是图15a的半导体器件的示意性布局图。
15.图17a是示意性地示出根据本公开的另一实施例的具有晶体管器件和储存节点电
极层的半导体器件的平面图，并且图17b是沿着图17a的半导体器件的线
ⅳ‑ⅳ’
截取的剖视图。
16.图18a至图24a是示意性地示出根据本公开的另一实施例的制造半导体器件的方法的平面图，图18b至图24b分别是沿图18a至图24a的半导体器件的线c-c’截取的剖视图，并且图18c和图19c分别是沿图18a和图19a的半导体器件的线d-d’截取的剖视图。
17.图25a和图25b是示意性地示出根据本公开的另外的实施例的半导体器件的平面图。
18.图26a和图26b是示意性地示出根据本公开的又一实施例的半导体器件的平面图。
具体实施方式
19.在下文中，将参考附图详细描述本公开的实施例。在附图中，为了清楚地表示每个器件的组件，已将组件的尺寸(例如，组件的宽度和厚度)放大。本文使用的术语可以对应于考虑到它们在实施例中的功能而选择的词，并且术语的含义可以根据实施例所属领域的普通技术人员而作不同的解释。如果已明确地详细定义，则可以根据这些定义来解释这些术语。除非另有定义，否则本文使用的术语(包括技术术语和科学术语)具有与实施例所属领域的普通技术人员通常所理解的含义相同的含义。
20.此外，除非在上下文中明确地另作他用，否则词语的单数形式的表达应理解为包括词语的复数形式。将理解是，术语“包括”、“包含”或“具有”旨在指定特征、数字、步骤、操作、组件、元件、部件或它们的组合的存在，而不用于排除存在或添加一个或更多个其他特征、数字、步骤、操作、组件、元件、部件或它们的组合的可能性。
21.此外，在执行方法或制造方法时，除非在上下文中明确描述了特定的顺序，否则构成该方法的每个工艺都可以不同于规定的顺序进行。换言之，每个工艺可以以与所述顺序相同的方式执行，也可以实质上同时执行，或者可以以不同的顺序执行。此外，以上每个工艺中至少一部分可以以相反的顺序执行。
22.在本说明书中，术语“预定方向”可以表示包括以下方向：已在坐标系中确定的一个方向以及与该方向相反的方向。作为示例，在x-y-z坐标系中，x方向可以包括与x方向平行的方向。即，x方向可以表示x轴的绝对值从原点0起在沿x轴的正方向上增大的全部方向和x轴的绝对值从原点0起在沿x轴的负方向上增大的全部方向。在xyz坐标系中，“y”方向和“z”方向则分别可以以实质上相同的方式予以诠释。
23.图1a是示意性地示出根据本公开的实施例的具有晶体管器件的半导体器件的平面图。图1b是沿图1a的半导体器件的线
ⅰ‑ⅰ’
截取的剖视图。图2是图1a的半导体器件的示意性布局图。图3a是示意性地示出根据本公开的实施例的具有晶体管器件和电容器器件的半导体器件的平面图。图3b是沿图3a的半导体器件的线ii-ii’截取的剖视图。
24.参考图1a和图1b，半导体器件1可以包括衬底101、位线导电层120、第一沟道结构145a和第二沟道结构145b、第一栅极电介质层150a和第二栅极电介质层150b以及第一栅极线导电层160a和第二栅极线导电层160b。第一沟道结构145a和第二沟道结构145b可以包括在操作半导体器件1时分别形成在与第一栅极电介质层150a和第二栅极电介质层150b相邻的沟道内部区域中的导电沟道。第一栅极线导电层160a和第二栅极线导电层160b可以控制导电沟道的形成。导电沟道被形成为在垂直于衬底101的表面的方向(即，z方向)上延伸，并
且在半导体器件1的操作期间可以在z方向上从位线导电层120传导电荷通过导电沟道。
25.衬底101可以由半导体材料构成或包括半导体材料。所述半导体材料可以包括例如硅(si)、锗(ge)、砷化镓(gaas)、硒化钼(mose2)、硒化铪(hfse2)、硒化铟(inse)、硒化镓(gase)、黑磷、铟镓锌氧化物(igzo)或它们中的两种或多种的组合。作为示例，所述半导体材料可以掺杂有n型或p型掺杂剂。在一些其他实施例中，衬底101可以是绝缘衬底或导电衬底。
26.可以在衬底101上设置基底绝缘层110。基底绝缘层110可以使位线导电层120与衬底101电绝缘。基底绝缘层11可以由绝缘材料构成或包括绝缘材料。所述绝缘材料可以包括例如氧化物、氮化物、氮氧化物或它们中的两种或多种的组合。
27.尽管未示出，但是在衬底101与基底绝缘层110之间可以设置集成电路。所述集成电路可以包括例如有源器件诸如晶体管，无源器件诸如电阻器或电容器，或它们的组合。所述集成电路可以包括至少一个电路图案层以及使所述至少一个电路图案层绝缘的至少一个绝缘层。
28.可以在基底绝缘层110上设置位线导电层120。位线导电层120可以在实质上平行于基底绝缘层110的表面的第一横向方向(即，x方向)上延伸。位线导电层120可以被设置为多个而在垂直于第一横向方向的第二横向方向(即，y方向)上彼此间隔开。第一横向方向和第二横向方向可以是实质上平行于衬底101的表面的方向。位线导电层120可以由导电材料构成或包括导电材料。所述导电材料可以包括例如掺杂的半导体、金属、导电金属氮化物、导电金属碳化物、导电金属硅化物或导电金属氧化物。所述导电材料可以包括例如硅(si)(掺杂有n型掺杂剂或p型掺杂剂)、钨(w)、钛(ti)、铜(cu)、铝(al)、钌(ru)、铂(pt)、铱(ir)、氧化铱、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽、氧化钌或它们中的两种或多种的组合。
29.参考图1a和图1b，第一沟道结构145a和第二沟道结构145b可以设置在位线导电层120上。第一沟道结构145a和第二沟道结构145b中的每一个可以是柱状结构。如图所示，在位线导电层120上，第一沟道结构145a和第二沟道结构145b可以具有矩形的横截面，该矩形横截面具有沿第一横向方向(即，x方向)的宽度和沿第二横向方向(即，y方向)的长度。第一沟道结构145a和第二沟道结构145b中的每一个可以具有在实质上垂直于衬底101的表面的方向上并且从位线导电层120(即，在垂直于第一横向方向和第二横向方向的z方向上)延伸的高度。
30.参考图1a，第一沟道结构145a可以具有第一沟道的第一侧至第四侧s1a，s2a，s3a和s4a。第一沟道的第一侧s1a和第二侧s2a是垂直于第一横向方向(即，x方向)的侧部，而第一沟道的第三侧s3a和第四侧s4a是垂直于第二横向方向(即，y方向)的侧部。第二沟道结构145b可以具有第二沟道的第一侧至第四侧s1b，s2b，s3b和s4b。第二沟道的第一侧s1b和第二侧s2b是垂直于第一横向方向(即，x方向)的侧部，第二沟道的第三侧s3b和第四侧s4b是垂直于第二横向方向(即，y方向)的侧部。
31.第一沟道结构145a与第二沟道结构145b可以沿第一横向方向(即，x方向)交替地设置。第一沟道结构145a与第二沟道结构145b可以在第一横向方向(即，x方向)上彼此间隔开。
32.另外，第一沟道结构145a可以沿着第二横向方向(即，y方向)成一列地彼此间隔
开，并且第二沟道结构145b可以在第二横向方向(即，y方向)上另成一列地彼此间隔开。
33.第一沟道结构145a与第二沟道结构145b中的每一个可以由半导体材料构成或包括半导体材料。所述半导体材料可以包括例如硅(si)、锗(ge)和砷化镓(gaas)等。所述半导体材料可以包括例如二维(2d)半导体材料。2d半导体材料可以包括过渡金属二硫属化合物(tmdc)和黑磷等。该过渡金属二硫属化合物可以包括例如硒化钼(mose2)、硒化铪(hfse2)、硒化铟(inse)和硒化镓(gase)等。所述半导体材料可以包括例如金属氧化物，诸如铟镓锌氧化物(igzo)。
34.第一栅极电介质层150a和第二栅极电介质层150b可以设置在基底绝缘层110和位线导电层120上。第一栅极电介质层150a和第二栅极电介质层150b可以被设置为分别围绕第一沟道结构145a的第一沟道的第一侧至第四侧s1a，s2a，s3a和s4a与第二沟道结构145b的第二沟道的第一侧至第四侧s1b，s2b，s3b和s4b。参考图1a和图1b，第一栅极电介质层150a可以包括：第一部分150a1，其围绕第一沟道结构145a的第一沟道第一侧s1a、第一沟道第三侧s3a和第一沟道第四侧s4a；以及第二部分150a2，其围绕第一沟道结构145a的第一沟道第二侧s2a。第一部分150a1和第二部分150a2可以由实质上相同的材料构成或包括实质上相同的材料。
35.类似地，第二栅极电介质层150b可以包括：第一部分150b1，其围绕第二沟道结构145b的第一侧s1b、第三侧s3b和第四侧s4b；以及第二部分150b2，其围绕第二沟道结构145b的第二侧s2b。第一部分150b1和第二部分150b2可以由实质上相同的材料构成或包括实质上相同的材料。
36.第一栅极电介质层150a和第二栅极电介质层150b中的每一个可以由电介质材料构成或包括电介质材料。所述电介质材料可以包括例如氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化钛、氧化铪和氧化锆等。
37.第一栅极线导电层160a和第二栅极线导电层160b可以分别与第一沟道结构145a和第二沟道结构145b相邻地设置在相邻的第一栅极电介质层150a和第二栅极电介质层150b上。第一栅极线导电层160a可以包括第一栅极第一线图案160a1和第一栅极第二线图案160a2。第一栅极第一线图案160a1可以被设置为与第一沟道结构145a的第一沟道第一侧s1a相邻，并且在第二横向方向(即，y方向)上延伸。第一栅极第二线图案160a2可以被设置为与第一沟道结构145a的第一沟道第二侧s2a相邻，并且在第二横向方向(即，y方向)上延伸。
38.第一栅极第一线图案160a1和第一栅极第二线图案160a2可以被配置为具有相同的电位。在半导体器件1的操作期间，实质上相同幅度的栅极电压可以被施加到第一栅极第一线图案160a1和第一栅极第二线图案160a2。通过施加到第一栅极第一线图案160a1和第一栅极第二线图案160a2的栅极电压，可以在第一沟道结构145a的分别与第一沟道第一侧s1a和第一沟道第二侧s2a相邻的内部区域中形成一对导电沟道。由于该对导电沟道，沿半导体器件1中的晶体管器件的垂直沟道移动的电荷的密度可以增大。
39.类似地，第二栅极线导电层160b可以包括第二栅极第一线图案160b1和第二栅极第二线图案160b2。第二栅极第一线图案160b1可以被设置为与第二沟道结构145b的第二沟道第一侧s1b相邻，并且在第二横向方向(即，y方向)上延伸。第二栅极第二线图案160b2可以被设置为与第二沟道结构145b的第二沟道第二侧s2b相邻，并且在第二横向方向(即，y方
向)上延伸。第二栅极第一线图案160b1和第二栅极第二线图案160b2可以被配置为具有实质上相同的电位。施加到第二栅极第一线图案160b1和第二栅极第二线图案160b2的栅极电压可以在第二沟道结构145b的与第二沟道第一侧s1b和第二沟道第二侧s2b相邻的内部区域中形成一对导电沟道。
40.第一栅极线导电层160a和第二栅极线导电层160b中的每一个可以由导电材料构成或包括导电材料。所述导电材料可以包括例如掺杂的半导体、金属、导电金属氮化物、导电金属碳化物、导电金属硅化物或导电金属氧化物。所述导电材料可以包括例如硅(si)(掺杂有n型掺杂剂或p型掺杂剂)、钨(w)、钛(ti)、铜(cu)、铝(al)、钌(ru)、铂(pt)、铱(ir)、氧化铱、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽、氧化钌或它们中的两种或多种的组合。
41.再次参考图1a和图1b，第一栅极电介质层150a的第一部分150a1可以在第一横向方向上(即，x方向)上在第一栅极第一线图案160a1与第一沟道结构145a的第一沟道第一侧s1a之间具有第一厚度t1。第一栅极电介质层150a的第二部分150a2可以在第一横向方向(即，x方向)上在第一栅极第二线图案160a2与第一沟道结构145a的第一沟道第二侧s2a之间具有第二厚度t2。在一个实施例中，第一厚度t1和第二厚度t2可以实质上相同。
42.类似地，第二栅极电介质层150b的第一部分150b1可以在第一横向方向(即，x方向)上在第二栅极第一线图案160b1与第二沟道结构145b的第一侧s1b之间具有第三厚度t3。第二栅极电介质层150b的第二部分150b2可以在第一横向方向(即，x方向)上在第二栅极第二线图案160b2与第二沟道结构145b的第二侧s2b之间具有第四厚度t4。在一个实施例中，第三厚度t3和第四厚度t4可以实质上相同。
43.参考图1a和图1b，可以设置填充绝缘层170以填充第一栅极线导电层160a与第二栅极线导电层160b之间的空间。填充绝缘层170可以由绝缘材料构成或包括绝缘材料。所述绝缘材料可以包括例如氧化物、氮化物、氮氧化物或它们中的两种或多种的组合。
44.图2是示意性地示出图1a的半导体器件的布局的图。一起参考图1a和图2，半导体器件1的单位单元(uc1)可以具有4f2布局。在单位单元uc1中，可以设置彼此电隔离的一对沟道结构145a和145b以及一对栅极线导电层160a和160b。结果，可以在单位单元uc1中实施一对独立驱动的晶体管器件。
45.图3a是示意性地示出根据本公开的实施例的具有晶体管器件和电容器器件的半导体器件的平面图。图3b是沿图3a的半导体器件2的线
ⅱ‑ⅱ’
截取的剖视图。图3a和图3b的半导体器件2可以具有其中储存节点电极层被设置在图1a和图1b的半导体器件1上方的结构。
46.参考图3a和图3b，第一储存节点电极层210a和第二储存节点电极层210b可以分别被设置在第一沟道结构145a和第二沟道结构145b上方。第一储存节点电极层210a和第二储存节点电极层210b可以通过接触插塞180电连接到对应的第一沟道结构145a和第二沟道结构145b。接触插塞180和储存节点电极层210a和210b中的每一个可以由导电材料构成或包括导电材料。所述导电材料可以包括例如硅(si)(掺杂有n型掺杂剂或p型掺杂剂)、钨(w)、钛(ti)、铜(cu)、铝(al)、钌(ru)、铂(pt)、铱(ir)、氧化铱、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽、氧化钌或它们中的两种或多种的组合。可以在接触插塞180的侧部上设置层间绝缘层190。
47.如图3a所示，第一储存节点电极层210a和第二储存节点电极层210b可以被设置为在不平行于第一横向方向或第二横向方向的第三方向(即，方向d1和方向d2)上彼此间隔开。在图3a中，第一储存节点电极层210a和第二储存节点电极层210b可以分别设置在相邻或邻近的第一沟道结构145a和第二沟道结构145b中的在第二横向方向(即，y方向)上彼此相对的边缘部分上。
48.尽管在图3a和图3b中未示出，但是半导体器件2可以进一步包括设置在第一储存节点电极层210a和第二储存节点电极层210b上的电容器电介质层，以及设置在电容器电介质层上的板电极层。作为与后面要描述的图14b的剖视图的结构实质上相同的结构，电容器电介质层可以被设置为分别覆盖第一储存节点电极层210a和第二储存节点电极层210b。板电极层可以被设置为覆盖电容器电介质层，并且可以用作公共电极。
49.与第一沟道结构145a电连接的第一储存节点电极层210a、电容器电介质层和板电极层可以构成第一电容器器件。与第二沟道结构145b电连接的第二储存节点电极层210b、电容器电介质层和板电极层可以构成第二电容器器件。第一电容器器件和第二电容器器件可以彼此独立地储存信号信息。
50.如上所述，本公开的实施例可以提供一种半导体器件，该半导体器件包括具有一对沟道结构的晶体管器件。另外，本公开的实施例可以提供一种半导体器件，该半导体器件包括与所述一对沟道结构分别电连接的一对电容器器件。该半导体器件包括在4f2单位单元布局中彼此独立地操作的一对晶体管器件和一对电容器器件，从而可以提高器件集成度。
51.图4a至图14a是示意性地示出根据本公开的实施例的制造半导体器件的方法的平面图。图4b至图14b分别是沿图4a至图14a的半导体器件的线a-a’截取的剖视图。图4c和图5c分别是沿图4a和图5a的半导体器件的线b-b’截取的剖视图。在一个实施例中，参考图4a至图14a、图4b至图14b以及图4c和图5c描述的制造半导体器件的方法可以适用于制造以上参考图1a和图1b所述的半导体器件1的方法，或制造以上参考图3a和图3b描述的半导体器件2的方法。
52.参考图4a、图4b和图4c，可以提供衬底301。衬底301可以与以上参考图1a和图1b描述的衬底101实质相同。
53.可以在衬底301上形成基底绝缘层310。基底绝缘层310可以由绝缘材料构成或包括绝缘材料。所述绝缘材料可以包括例如氧化物、氮化物、氮氧化物或它们中的两种或多种的组合。
54.尽管未示出，但是在衬底301和基底绝缘层310之间可以设置集成电路。作为示例，所述集成电路可以包括有源器件诸如晶体管，无源器件诸如电阻器和电容器，或它们的组合。所述集成电路可以包括至少一个电路图案层和将所述至少一个电路图案层绝缘的至少一个绝缘层。
55.接下来，可以在基底绝缘层310上顺序地形成导电材料层和绝缘材料层，并且可以将导电材料层和绝缘材料层图案化。结果，可以在基底绝缘层310上形成多个位线结构30。多个位线结构30可以在与基底绝缘层310的表面实质上平行的第一横向方向(即，x方向)上延伸，并且可以被设置为在垂直于第一横向方向的第二横向方向(即，y方向)上彼此间隔开。第一横向方向和第二横向方向可以是实质上平行于衬底301的表面的方向。另外，多个
位线结构30中的每一个位线结构可以包括：设置在基底绝缘层310上的位线图案层320，以及设置在位线图案层320上的第一绝缘层330。
56.所述导电材料层可以由例如硅(si)(掺杂有n型或p型掺杂剂)、钨(w)、钛(ti)、铜(cu)、铝(al)、钌(ru)、铂(pt)、铱(ir)、氧化铱、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽、氧化钌或它们中的两种或多种的组合构成或包括这些材料。所述绝缘材料层可以由例如氧化物、氮化物、氮氧化物或它们中的两种或多种的组合构成或包括这些材料。绝缘材料层可以相对于基底绝缘层310具有蚀刻选择性。
57.参考图5a、图5b和图5c，可以通过用绝缘材料填充多个位线结构30之间的区域而在基底绝缘层310上形成第二绝缘层335。第二绝缘层335的上表面可以位于与第一绝缘层330的上表面相同的水平处。所述绝缘材料可以包括例如氧化物、氮化物、氮氧化物或它们中的两种或多种的组合。
58.参考图6a和图6b，可以沿着第二横向方向(即，y方向)将位线图案层320上的第一绝缘层330和基底绝缘层310上的第二绝缘层335图案化以形成多个绝缘线结构40。多个绝缘线结构40可以在第二横向方向(即，y方向)上延伸，并且可以在第一横向方向(即，x方向)上彼此间隔开。多个绝缘线结构40中的每一个可以包括直接位于位线图案层320上的第一绝缘层330的一部分和直接位于基底绝缘层310上的第二绝缘层335的一部分。在一个实施例中，当形成多个绝缘线结构40时，可以通过对第一绝缘层330和第二绝缘层335的蚀刻来选择性地暴露位线图案层320和基底绝缘层310。
59.参考图7a和图7b，可以在多个绝缘线结构40中的每一个绝缘线结构的两侧上形成沟道材料层340。沟道材料层340可以包括沿着第二横向方向(即，y方向)直接位于基底绝缘层310上的部分和直接位于位线图案层320上的部分。因此，沟道材料层340的直接设置在位线图案层320上的部分可以电连接到位线图案层320。沟道材料层340可以由与以上参考图1a和图1b描述的半导体器件1的第一沟道结构145a和第二沟道145b实质上相同的材料构成。
60.参考图8a和图8b，可以蚀刻沟道材料层340的除了直接位于多个位线图案层320上的部分之外的部分，以形成多个沟道结构345。作为示例，在形成多个沟道结构345之后，可以去除沟道材料层340的直接设置在基底绝缘层310上的部分。因此，多个沟道结构345可以被设置在多个位线图案层320之上。多个沟道结构345可以被设置为在第一横向方向(即，x方向)和第二横向方向(即，y方向)上彼此间隔开。
61.参考图9a和图9b，可以在基底绝缘层310和位线图案320之上形成第一电介质材料层350以覆盖多个沟道结构345的侧表面，并且覆盖多个绝缘线结构40的侧表面。第一电介质材料层350的形成在多个沟道结构345中的每一个沟道结构的侧表面上的与位线图案层320相邻的部分的厚度t1可以比形成在多个绝缘线结构40中的每一个绝缘线结构的侧表面上的与基底绝缘层310相邻的部分的厚度t1’薄。第一电介质材料层350可以由与上面参考图1a和图1b描述的半导体器件1的第一栅极电介质层150a的第一部分150a1和第二栅极电介质层150b的第一部分150b1实质上相同的材料构成。
62.接下来，可以在第一电介质材料层350上形成第一栅极导电层360a。第一栅极导电层360a可以由与上面参考图1a和图1b描述的半导体器件1的第一栅极第一线图案160a1和第二栅极第一线图案160b1实质上相同的材料构成。
63.参考图10a和图10b，可以选择性地蚀刻第一栅极导电层360a以形成多个第一栅极线图案层360，所述多个第一栅极线图案层360被设置为分别与多个绝缘线结构40中的每一个绝缘线结构的两侧相邻。多个第一栅极线图案层360可以各自沿着第二横向方向(即，y方向)延伸。
64.随后，可以形成第一填充绝缘层370以填充多个第一栅极线图案层360之间的空间。第一填充绝缘层370可以由与上面参考图1a和图1b描述的半导体器件1的填充绝缘层170实质上相同的材料构成。
65.参考图11a和图11b，可以在基底绝缘层310和位线图案层320之上去除多个绝缘线结构40以形成沟槽t。结果，可以选择性地将多个沟道结构345和第一电介质材料层350暴露于沟槽t的侧壁表面，并且可以选择性地将位线图案层320和基底绝缘层310暴露于沟槽t底表面。
66.参考图12a和图12b，可以形成第二电介质材料层450，以覆盖位线图案层320和基底绝缘层310之上的多个沟道结构345和第一电介质材料层350的已暴露的侧表面。第二电介质材料层450的形成在多个沟道结构345中的每一个沟道结构的侧表面上的部分的厚度t2可以实质上等于第二电介质材料层450的形成在第一电介质材料层350的一个表面上的部分的厚度t2’。第二电介质材料层450可以由与以上参考图1a和图1b描述的半导体器件1的第一栅极电介质层150a的第二部分150a2和第二栅极电介质层150b的第二部分150b2实质上相同的材料构成。
67.随后，可以在第二电介质材料层450上形成多个第二栅极线图案层460，以使其与多个沟道结构345的侧表面相邻。多个第二栅极线图案层460可以仅形成在与沟槽t的侧壁表面相邻的第二电介质材料层450上，并且在形成多个第二栅极线图案层460之后，可以暴露出第二电介质材料层450在位线图案层320和基底绝缘层310之上的部分。多个第二栅极线图案层460可以沿着第二横向方向(即，y方向)延伸。多个第二栅极线图案层460可以由与以上参考图1a和图1b描述的半导体器件1的第一栅极第二线图案160a2和第二栅极第二线图案160b2实质上相同的材料构成。
68.再次参考图12a和图12b，可以形成第二填充绝缘层470以填充多个第二栅极线图案层460之间的空间。第二填充绝缘层470可以由与以上参考图10a和图10b描述的第一填充绝缘层370实质上相同的材料构成。通过执行上述工艺，可以制造根据本公开的实施例的包括多个沟道结构的半导体器件。随后，可以另外执行图13a、图13b、图14a和图14b的工艺，以在多个沟道结构345上方形成电容器器件。
69.参考图13a和图13b，可以在多个沟道结构345上形成接触插塞380。接触插塞380可以电连接到多个沟道结构345。接触插塞380可以由与以上参考图3a和图3b描述的半导体器件2的接触插塞180实质上相同的材料构成。另外，层间绝缘层390可以形成在横向方向上并且覆盖接触插塞380的侧壁。层间绝缘层390可以由例如氧化物、氮化物、氮氧化物或它们中的两种或多种的组合构成或包括这些材料。
70.随后，可以在接触插塞380和层间绝缘层390上形成储存节点电极层510a和510b。如图13a所示，第一储存节点电极层510a和第二储存节点电极层510b可以分别被形成在在第一横向方向(即，x方向)上彼此相邻的一对沟道结构345上。第一储存节点电极层510a和第二储存节点电极层510b可以被形成为在与第一横向方向(即，x方向)和第二横向方向
(即，y方向)不平行或成一定角度的第三横向方向上彼此间隔开。第一储存节点电极层510a和第二储存节点电极层510b可以由与以上参考图3a和图3b描述的半导体器件2的第一储存节点电极层210a和第二储存节点电极层210b实质上相同的材料构成。
71.参考图14a和图14b，可以在第一储存节点电极层510a和第二储存节点电极层510b上形成电容器电介质层520。电容器电介质层520可以被形成为覆盖层间绝缘层390上的第一储存节点电极层510a和第二储存节点电极层510b。电容器电介质层520可以由例如金属氧化物诸如氧化铝、氧化铪和氧化锆等构成或者包括这些材料。随后，可以在电容器电介质层520上形成板电极层530。板电极层530可以由导电材料构成或包括导电材料。
72.通过上述工艺，可以制造图3a和图3b所示的具有多个沟道结构和电容器器件的半导体器件2。
73.图15a是示意性地示出根据本公开的另一实施例的具有晶体管器件的半导体器件的平面图。图15b是沿着图15a的半导体器件的线iii-iii’截取的剖视图。图16是图15a的半导体器件的示意性布局图。
74.参考图15a和图15b，半导体器件3可以包括位线导电层1120、绝缘线结构1130、第一沟道结构1145a和第二沟道结构1145b、第一栅极电介质层1150a和第二栅极电介质层1150b以及第一栅极线导电层1160a和第二栅极线导电层1160b。第一沟道结构1145a和第二沟道结构1145b可以分别包括在与第一栅极电介质层1150a和第二栅极电介质层1150b相邻的内部区域中形成的导电沟道。导电沟道的形成可以由第一栅极线导电层1160a和第二栅极线导电层1160b控制。导电沟道可以被形成为在垂直于衬底1101的表面的方向(即，z方向)上延伸，使得在操作半导体器件3时，可以在z方向上从位线导电层1120传导电荷通过第一沟道结构1145a和第二沟道结构1145b中的导电沟道。
75.衬底1101可以由半导体材料构成或包括半导体材料。衬底1101可以与以上参考图1a和图1b描述的半导体器件1的衬底101实质相同。可以在衬底1101上设置基底绝缘层1110。基底绝缘层1110可以与以上参考图1a和图1b描述的半导体器件1的基底绝缘层110实质相同。
76.尽管未示出，但是在衬底1101与基底绝缘层1110之间可以设置集成电路。所述集成电路可以包括例如有源器件诸如晶体管，无源器件诸如电阻器和电容器，或它们的组合。所述集成电路可以包括至少一个电路图案层和用于使所述电路图案层绝缘的至少一个绝缘层。
77.可以在基底绝缘层1110上设置位线导电层1120。位线导电层1120可以在实质上平行于基底绝缘层1110的表面的第一横向方向(即，x方向)上延伸。位线导电层1120可以以在垂直于第一横向方向的第二横向方向(即，y方向)上彼此间隔开的方式设置为多个。第一横向方向和第二横向方向可以是实质上平行于衬底1101的表面的方向。位线导电层1120可以与以上参考图1a和图1b描述的半导体器件1的位线导电层120实质相同。
78.绝缘线结构1130可以设置在基底绝缘层1110上而在第二横向方向(即，y方向)上延伸。绝缘线结构1130的某些部分可以直接设置在基底绝缘层1110之上，并且绝缘线结构1130的其他部分可以直接设置在位线导电层1120之上。绝缘线结构1130可以以在第一横向方向(即，x方向)上彼此间隔开的方式设置为多个。绝缘线结构1130可以由诸如氧化物、氮化物和氮氧化物等的绝缘材料构成或包括这些绝缘材料。
79.参考图15a，在基底绝缘层1110上方，第一沟道结构1145a和第二沟道结构1145b可以被设置为分别接触绝缘线结构1130的第一侧表面s10和第二侧表面s20。第一沟道结构1145a和第二沟道结构1145b中的每一个沟道结构可以具有在基底绝缘层1110上方沿垂直于第一横向方向和第二横向方向的竖直方向(即，z方向)上延伸的柱状形状。第一沟道结构1145a和第二沟道结构1145b中的每一个沟道结构的某些部分可以直接设置在基底绝缘层1110之上，并且第一沟道结构1145a和第二沟道结构1145b中的每一个沟道结构的其他部分可以直接设置在位线导电层1120之上。换言之，第一沟道结构1145a和第二沟道结构1145b中的每一个沟道结构的至少一部分可以被设置为在竖直方向上与位线导电层1120重叠。因此，第一沟道结构1145a和第二沟道结构1145b可以电连接到位线导电层1120。
80.第一沟道结构1145a和第二沟道结构1145b中的每一个沟道结构可以具有带曲率的侧表面。第一沟道结构1145a和第二沟道结构1145b可以被设置为在远离绝缘线结构1130的第一侧表面s10和第二侧表面s20的相反的横向方向上突出。
81.在一个实施例中，第一沟道结构1145a的至少一部分和第二沟道结构1145b的至少一部分可以被设置为在第一横向方向(即，x方向)上彼此面对，在它们之间具有绝缘线结构1130。例如，在平面图中，第一沟道结构1145a和第二沟道结构1145b可以在x方向上相对于第一绝缘线结构1130彼此对称地设置。
82.参考图15a和图15b，第一栅极电介质层1150a和第二栅极电介质层1150b可以被设置在基底绝缘层1110上方以分别围绕第一沟道结构1145a和第二沟道结构1145b的侧表面。第一栅极电介质层1150a和第二栅极电介质层1150b可以由与以上参考图1a和图1b描述的半导体器件1的第一栅极电介质层150a和第二栅极电介质层150b实质上相同的材料构成。
83.可以在基底绝缘层1110上方设置第一栅极线导电层1160a和第二栅极线导电层1160b，二者分别在第二横向方向(即，y方向)上延伸。第一栅极线导电层1160a和第二栅极线导电层1160b可以被设置为分别覆盖第一栅极电介质层1150a和第二栅极电介质层1150b的至少一部分。
84.参考图15b，可以在第一栅极线导电层1160a和第二栅极线导电层1160b与位线导电层1120之间设置层间绝缘层1172。层间绝缘层1172可以用于防止第一栅极线导电层1160和第二栅极线导电层1160b与位线导电层1120彼此电短路。
85.参考图15a和图15b，可以设置填充绝缘层1174以填充第一栅极线导电层1160与第二栅极线导电层1160b之间的空间。填充绝缘层1174可以由绝缘材料构成或包括绝缘材料。所述绝缘材料可以包括例如氧化物、氮化物、氮氧化物或它们中的两种或多种的组合。
86.图16是示意性地示出图15a的半导体器件的布局的图。参考图15a和图16，半导体器件3的单位单元uc2可以具有4f2布局。在单位单元uc2中，可以设置彼此电隔离的一对沟道结构和一对栅极线导电层。结果，可以在单位单元uc2中实施一对独立驱动的晶体管器件。
87.参考图16，公开了作为彼此相邻的一对绝缘线结构的示例的第一绝缘线结构1130a和第二绝缘线结构1130b。可以在第一绝缘线结构1130a的一个侧表面上设置第一绝缘线第一沟道结构1145a-a、第一绝缘线第一栅极电介质层1150a-a和第一绝缘线第一栅极线导电层1160a-a。可以在第一绝缘线结构1130a的另一个侧表面上设置第一绝缘线第二沟道结构1145b-a、第一绝缘线第二栅极电介质层1150b-a和第一绝缘线第二栅极线导电层
1160b-a。
88.同样地，可以在第二绝缘线结构1130b的一个侧表面上设置第二绝缘线第一沟道结构1145a-b、第二绝缘线第一栅极电介质层1150a-b和第二绝缘线第一栅极线导电层1160a-b。可以在第二绝缘线结构1130b的另一个侧表面上设置第二绝缘线第二沟道结构1145b-b、第二绝缘线第二栅极电介质层1150b-b和第二绝缘线第二栅极线导电层1160b-b。
89.如图16所示，第一绝缘线第二沟道结构1145b-a可以被设置为在不平行于第一横向方向和第二横向方向的第三横向方向(d3方向或d4方向)上与第二绝缘线第一沟道结构1145a-b间隔开。同样，第一绝缘线第一沟道结构1145a-a可以被设置为在第三横向方向上与另一个相邻绝缘线结构的第二沟道结构间隔开。第二绝缘线第二沟道结构1145b-b可以被设置为在第三横向方向上与另一个相邻的绝缘线结构的第一沟道结构间隔开。
90.图17a是示意性地示出根据本公开的另一实施例的具有晶体管器件和储存节点电极层的半导体器件的平面图。图17b是沿着图17a的半导体器件的线
ⅳ‑ⅳ’
截取的剖视图。图17a和图17b的半导体器件4可以具有其中储存节点电极层设置在图15a、图15b和图16的半导体器件3上方的结构。
91.参考图17a和图17b，第一储存节点电极层1210a和第二储存节点电极层1210b可以分别设置在第一沟道结构1145a和第二沟道结构1145b上方。第一储存节点电极层1210a和第二储存节点电极层1210b可以分别通过接触插塞1180a和1180b电连接到对应的第一沟道结构1145a和第二沟道结构1145b。接触插塞1180a和1180b以及储存节点电极层1210a和1210b可以各自由导电材料构成或包括导电材料。所述导电材料可以包括例如硅(si)(掺杂有n型掺杂剂或p型掺杂剂)、钨(w)、钛(ti)、铜(cu)、铝(al)、钌(ru)、铂(pt)、铱(ir)、氧化铱、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽、氧化钌或它们中的两种或多种的组合。可以在接触插塞1180a和1180b的侧表面上设置层间绝缘层1190。
92.一起参考图16和图17a，设置在第一绝缘线第一沟道结构1145a-a上方的第一储存节点电极层1210a-a与设置在第一绝缘线第二沟道结构1145b-a上方的第二储存节点电极层1210b-a可以被设置为在第一横向方向(即，x方向)上彼此间隔开。同样地，设置在第二绝缘线第一沟道结构1145a-b上方的第一储存节点电极层1210a-b与设置在第二绝缘线第二沟道结构1145b-b上方的第二储存节点电极层1210b-b可以被设置为在第一横向方向(即，x方向)上彼此间隔开。
93.另外，设置在第一绝缘线第二沟道结构1145b-a上方的第二储存节点电极层1210b-a与设置在第二绝缘线第一沟道结构1145a-b上方的第一储存节点电极层1210a-b可以被设置为在与第一横向方向和第二横向方向不平行的第三横向方向(即，d5方向或d6方向)上彼此间隔开。例如，在平面图中，第二储存节点电极层1210b-a和第一储存节点电极层1210a-b在y方向上以z字形图案布置。
94.如上所述，在设置于不同绝缘线结构的侧表面上的沟道结构的顶部上，彼此相邻设置的第一储存节点电极层与第二储存节点电极层可以被设置为在第三横向方向上彼此间隔开。
95.尽管在图17a和图17b中未示出，半导体器件4可以进一步包括：设置在第一储存节点电极层1210a和第二储存节点电极层1210b上的电容器电介质层，以及设置在电容器电介质层上的板电极层。电容器电介质层可以被设置为分别覆盖第一储存节点电极层1210a和
第二储存节点电极层1210b，并且可以具有与稍后将描述的图24b的剖视图的结构实质上相同的结构。板电极层可以被设置为覆盖电容器电介质层，并且可以用作公共电极。
96.同时，与第一沟道结构1145a电连接的第一储存节点电极层1210a、电容器电介质层和板电极层可以构成第一电容器器件。与第二沟道结构1145b电连接的第二储存节点电极层1210b、电容器电介质层和板电极层可以构成第二电容器器件。第一电容器器件和第二电容器器件可以独立地储存信号信息。
97.如上所述，本公开的实施例可以提供一种半导体器件，其包括各自具有一对沟道结构的晶体管器件。另外，本公开的实施例可以提供一种半导体器件，其各自具有与所述一对沟道结构电连接的一对电容器器件。所述半导体器件可以包括在4f2单位单元布局中彼此独立地操作的一对晶体管器件和一对电容器器件，从而提高了器件集成度。
98.图18a至图24a是示意性地示出根据本公开的另一实施例的制造半导体器件的方法的平面图，并且图18b至图24b分别是沿图18a至图24b的半导体器件的线c-c’截取的剖视图。在一个实施例中，结合图18a至图24a及图18b至图24b要描述的一种制造半导体器件的方法可以适用于制造以上参考图15a、图15b和图16所述的半导体器件3的方法，以及制造以上参考图17a和图17b所述的半导体器件4的方法。
99.参考图18a和图18b，可以提供衬底1301。衬底1301可以与以上参考图15a和图15b描述的衬底1101实质上相同。
100.可以在衬底1301上形成基底绝缘层1310。基底绝缘层1310可以由绝缘材料构成或包括绝缘材料。所述绝缘材料可以包括例如氧化物、氮化物、氮氧化物或它们中的两种或多种的组合。
101.尽管未示出，但是在衬底1301与基底绝缘层1310之间可以设置集成电路。所述集成电路可以包括例如有源器件诸如晶体管，无源器件诸如电阻器和电容器，或它们的组合。所述集成电路可以包括至少一个电路图案层和用于使所述至少一个电路图案层绝缘的至少一个绝缘层。
102.接下来，可以在基底绝缘层1310上形成导电材料层，并且可以将所述导电材料层图案化以形成多个位线导电层1320。多个位线导电层1320可以在实质上平行于基底绝缘层1310的表面的第一横向方向(即，x方向)上延伸，并且可以被设置为在垂直于第一横向方向的第二横向方向(即，y方向)上彼此间隔开。第一横向方向和第二横向方向可以是实质上平行于衬底1301的表面的方向。
103.随后，可以在基底绝缘层1310之上形成覆盖多个位线导电层1320的第一绝缘层1331，并且可以在第一绝缘层1331上形成第二绝缘层1333。第一绝缘层1331和第二绝缘层1333可以彼此具有蚀刻选择性。
104.多个位线导电层1320可以由与以上参考图15a和图15b描述的半导体器件3的位线导电层1120实质上相同的材料构成。
105.参考图19a和图19b，可以在基底绝缘层1310上方选择性地蚀刻第二绝缘层1333，以形成沿着第二横向方向(即，y方向)延伸并且在第一横向方向(即，x方向)上彼此间隔开的多个第一沟槽线图案tr1。对于用于选择性地蚀刻第二绝缘层1333的工艺，可以采用利用对第一绝缘层1331具有蚀刻选择性的蚀刻方法。多个第一沟槽线图案tr1中的每一个可以具有在与第二横向方向(即，y方向)不平行的方向(例如，x方向)上延伸的突出图案部分p。
作为一个示例，如图19a所示，突出图案部分p可以在第一横向方向(即，x方向)上突出。另外，多个第一沟槽线图案tr1之中的一个第一沟槽线图案的突出图案部分p可以在与第一横向方向和第二个横向方向不平行的方向上与另一个相邻的第一沟槽线图案的突出图案部分p间隔开。
106.参考图20a和20b，可以在第一沟槽线图案tr1的侧表面上形成栅极线导电层1340。栅极线导电层1340可以由与以上结合图15a和图15b描述的半导体器件3的第一栅极线导电层1160a和第二栅极线导电层1160b实质上相同的材料构成。
107.参考图21a和图21b，可以在基底绝缘层1310上方蚀刻在多个第一沟槽线图案tr1内部的第一绝缘层1331以形成多个第二沟槽线图案tr2。多个第二沟槽线图案tr2可以选择性地暴露位线导电层1320和基底绝缘层1310。
108.随后，可以在栅极线导电层1340的侧表面和第一绝缘层1331的侧表面(其为多个第二沟槽线图案tr2的侧表面)上形成电介质材料层1350。电介质材料层1350可以由与以上结合图15a和图15b描述的半导体器件3的第一栅极电介质层1150a和第二栅极电介质层1150b实质上相同的材料构成。接下来，可以用沟道材料填充多个第一沟槽线图案tr1和第二沟槽线图案tr2的内部，以形成沟道材料层1360。沟道材料层1360可以由与以上参考图15a和图15b描述的半导体器件3的第一沟道结构1145a和第二沟道结构1145b实质上相同的材料构成。
109.参考图22a和图22b，可以选择性地去除多个第一沟槽线图案tr1和第二沟槽线图案tr2中的电介质材料层1350和沟道材料层1360，使得仅突出部分p内部的部分得以保留。剩余部分形成在突出部分p内部的第一栅极电介质层1355a和第二栅极电介质层1355b，以及第一沟道结构1365a和第二沟道结构1365b。结果，第一栅极电介质层1355a和第二栅极电介质层1355b中的每一个以及第一沟道结构1365a和第二沟道结构1365b中的每一个可以沿第二横向方向(即，y方向)不连续地设置在基底绝缘层1310上方。第一栅极电介质层1355a和第二栅极电介质层1355b中的每一个的一部分以及第一沟道结构1365a和第二沟道结构1365b中的每一个的一部分可以被形成为接触位线导电层1320。随后，在从其中去除了电介质材料层1350和沟道材料层1360的空间中设置的绝缘材料可以形成绝缘线结构1370。
110.通过执行上述工艺，可以制造根据本公开的实施例的包括多个沟道结构的半导体器件。接下来，通过另外执行图23a、图23b、图24a和图24b所示的工艺，可以在多个沟道结构上方形成电容器器件。
111.参考图23a和图23b，可以在第一沟道结构1365a和第二沟道结构1365b上形成第一接触插塞1380a和第二接触插塞1380b。第一接触插塞1380a和第二接触插塞1380b可以分别被电连接到第一沟道结构1365a和第二沟道结构1365b。第一接触插塞1380a和第二接触插塞1380b可以由与以上结合图17a和图17b描述的半导体器件4的第一接触插塞1180a和第二接触插塞1180b实质上相同的材料构成。另外，可以在第一接触插塞1380a和第二接触插塞1380b的横向方向上形成绝缘层1390。绝缘层1390可以由例如氧化物、氮化物、氮氧化物或它们中的两种或多种的组合构成或包括这些材料。
112.接下来，可以分别在第一接触插塞1380a和第二接触插塞1380b上形成第一储存节点电极层1410a和第二储存节点电极层1410b。第一储存节点电极层1410a和第二储存节点电极层1410b可以由与以上结合图17a和图17b描述的半导体器件4的第一储存节点电极层
1210a和第二储存节点电极层1210b实质上相同的材料构成。
113.参考图24a和24b，可以在第一储存节点电极层1410a和第二储存节点电极层1410b上形成电容器电介质层1420。电容器电介质层1420可以被形成为覆盖绝缘层1390上的第一储存节点电极层1410和第二储存节点电极层1410b。电容器电介质层1420可以由例如金属氧化物诸如氧化铝、氧化铪和氧化锆等构成或包括这些材料。随后，可以在电容器电介质层1420上形成板电极层1430。板电极层1430可以由导电材料构成或包括导电材料。通过上述工艺，可以制造图17a和图17b所示的包括沟道结构和电容器器件的半导体器件4。
114.图25a和图25b是示意性地示出根据本公开的另外的实施例的半导体器件的平面图。图25a示出了包括沟道结构的半导体器件5，并且图25b示出了包括沟道结构和电容器器件的半导体器件6。作为示例，图25b的半导体器件6可以进一步包括设置在图25a的沟道结构上方的电容器器件。
115.图25a的的半导体器件5在第一沟道结构3145a和第二沟道结构3145b的形状方面与图15a和图15b的半导体器件3不同。尽管图15a中所示的半导体器件3的第一沟道结构1145a和第二沟道结构1145b相对于绝缘线结构1130彼此对称地设置，但是在图25a中，图25a所示的半导体器件5的第一沟道结构3145a和第二沟道结构3145b可以相对于绝缘线结构1130不对称地设置。第一沟道结构3145a的一部分和第二沟道结构3145b的一部分可以被设置为彼此面对，在它们之间具有绝缘线结构1130。然而，另外，第一沟道结构3145a和第二沟道结构3145b可以沿着第二横向方向(即，y方向)以z字形图案布置在绝缘线结构1130的两侧上。例如，第一沟道结构3145a和第二沟道结构3145b可以具有被绝缘线结构1130分开的椭圆形形状，其中椭圆形的长轴不平行于第一横向方向(即，x方向)和第二横向方向(即，y方向)。
116.另外，在相邻的不同绝缘线结构1130的侧部上彼此面对的第一沟道结构3145a和第二沟道结构3145b可以被设置为在不平行于第一横向方向(即，x方向)和第二横向方向(即，y方向)的第三横向方向(即，d11方向或d12)上彼此间隔开。
117.制造图25a的半导体器件5的方法可以与以上结合图18a至图22a以及图18b至图22b所述的制造半导体器件的方法实质上相同。
118.图25b的半导体器件6在第一储存节点电极层3210a和第二储存节点电极层3210b的形状或布置方面与图17a和图17b的半导体器件4不同。在图17a的半导体器件4中，第一储存节点电极层1210a和第二储存节点电极层1210b被设置为在第一横向方向(即，x方向)上彼此间隔开，而在图25b的半导体器件6中，第一储存节点电极层3210a和第二储存节点电极层3210b可以被设置为在与第一横向方向(即，x方向)和第二横向方向(即，y方向)不平行的第三横向方向上彼此间隔开。尽管未在图25b中示出，可以在第一储存节点电极层3210a和第二储存节点电极层3210b上顺序地设置电容器电介质层和板电极层，从而构成电容器器件。
119.制造图25b的半导体器件6的方法可以与以上结合图18a至图24a以及图18b至图24b所述的制造半导体器件的方法实质上相同。
120.图26a和图26b是示意性地示出根据本公开的又一实施例的半导体器件的平面图。根据一个实施例，图26a示出了包括沟道结构的半导体器件7，并且图26b示出了包括沟道结构和电容器器件的半导体器件8。作为示例，图26b的半导体器件8可以进一步包括设置在图
26a的沟道结构上方的电容器器件。
121.图26a的半导体器件7在第一沟道结构4145a和第二沟道结构4145b的形状方面与图15a和图15b的半导体器件3不同。图15a所示的半导体器件3的第一沟道结构1145a和第二沟道结构1145b相对于绝缘线结构1130对称地设置，而图26a所示的半导体器件7的第一沟道结构4145a和第二沟道结构4145b可以相对于绝缘线结构1130不对称地设置。第一沟道结构4145a和第二沟道结构4145b可以被设置为未在绝缘线结构1130的两边彼此面对。另外，第一沟道结构4145a和第二沟道结构4145b可以沿第二横向方向(即，y方向)交替地在绝缘线结构1130的两侧上以z字形形状或图案来布置。
122.另外，在相邻的不同绝缘线结构1130的侧部上彼此面对的第一沟道结构4145a和第二沟道结构4145b可以在不平行于第一横向方向(即，x方向)和第二横向方向(即，y方向)的第三横向方向(即，d21方向或d22方向)上彼此间隔开。
123.制造图26a的半导体器件7的方法可以与以上结合图18a至图22a以及图18b至图22b所述的制造半导体器件的方法实质上相同。
124.图26b的半导体器件8在第一储存节点电极层4210a和第二储存节点电极层4210b的形状或布置方面与图17a和图17b的半导体器件4不同。图17a和图17b的半导体器件4中的第一储存节点电极层1210a和第二储存节点电极层1210b被设置为在第一横向方向(即，x方向)上彼此间隔开，而图26b的半导体器件8中的第一储存节点电极层4210a和第二储存节点电极层4210b可以被设置为在与第一横向方向(即，x方向)和第二横向方向(即，y方向)不平行的第三横向方向上彼此间隔开。
125.制造图26b的半导体器件8的方法可以与上述结合图18a至图24a以及图18b至24b描述的制造半导体器件的方法实质上相同。
126.已经出于说明性目的公开了本公开的实施例。本领域技术人员将理解，在不脱离本公开和所附权利要求的范围和精神的情况下，可以进行各种修改、添加和替换。