半导体装置及制造半导体装置的方法与流程

1.本公开的各种实施例大体来说涉及电子装置，且更具体来说涉及半导体装置及制造该半导体装置的方法。


背景技术：

2.近来，由于包括在基板上形成为单层的存储器单元的二维存储器元件的集成的提高受到限制，已经提出了包括在基板上沿垂直方向堆叠的存储器单元的三维(3d)存储器元件。为了提高这种具有三维结构的存储器元件的操作可靠性，已经开发了各种结构和制造方法。


技术实现要素：

3.本公开的实施例可以提供一种半导体装置，其可以包括：叠层，其包括交替堆叠的第一导电层和绝缘层；设置在所述叠层上的第二导电层；分离绝缘结构，其设置在所述叠层上并且被配置为使各个所述第二导电层彼此绝缘；穿过所述叠层的第一沟道层；围绕第一沟道层的侧壁的存储器层；设置在所述叠层上并穿过所述第二导电层的第二沟道层，每个所述第二沟道层的宽度小于所述第一沟道层的宽度；围绕第二沟道层的侧壁的栅极绝缘层；以及第三沟道层，其被配置为分别将各个所述第一沟道层与各个所述第二沟道层联接并且延伸到所述第二沟道层中。
4.本公开的实施例可以提供一种半导体装置，其可以包括：叠层，其包括交替堆叠的字线和绝缘层；穿过所述叠层的第一沟道层；围绕第一沟道层的侧壁的存储器层；设置在所述叠层上的第二沟道层；围绕第二沟道层的侧壁的栅极绝缘层；第三沟道层，其被配置成分别将各个所述第一沟道层与各个所述第二沟道层联接；选择线，每个选择线包括设置在叠层上的第一部分和分别围绕各个第二沟道层并朝向第一沟道层突出到叠层中的第二部分；以及分离绝缘结构，其设置在所述叠层上并且被配置为使各个所述选择线彼此绝缘。
5.本公开的实施例可提供一种制造半导体装置的方法，其可以包括以下步骤：形成包括交替堆叠的第一材料层和第二材料层的叠层；在所述叠层上形成牺牲层；形成穿过所述牺牲层并设置在所述第一材料层上的分离绝缘结构；形成穿过牺牲层、分离绝缘结构和叠层的第一开口；在所述第一开口中形成第一沟道层；在所述第一开口中形成与所述牺牲层联接的牺牲间隔物；在所述牺牲间隔物中形成宽度小于所述第一沟道层的宽度的第二沟道层；以及在所述第一开口中形成第三沟道层，所述第三沟道层被配置为将所述第一沟道层与所述第二沟道层联接并且延伸到所述第二沟道层中。
附图说明
6.图1是示出根据本公开的实施例的半导体装置的结构的图。
7.图2a，图2b和图2c是示出根据本公开的实施例的半导体装置的结构的示图。
8.图3a，图3b，图4a，图4b，图5a，图5b，图6a，图6b，图7a，图7b，图8a，图8b，图9a，图
9b，图10a，图10b，图11a，图11b，图12a，图12b，图13a，图13b，图14a，图14b，图15a和图15b是用于描述根据本公开的实施例的制造半导体装置的方法的图。
9.图16a，图16b，图16c，图16d，图16e，图16f，图16g，图16h和图16i是示出根据本公开的实施例的制造半导体装置的方法的视图。
10.图17是示出根据本公开实施例的存储器系统的图。
11.图18是示出根据本公开实施例的存储器系统的图。
12.图19是示出根据本公开实施例的存储器系统的图。
13.图20是示出根据本公开实施例的存储器系统的图。
14.图21是示出根据本公开实施例的存储器系统的图。
具体实施方式
15.在本说明书或申请中引入的本公开的实施例中的具体结构或功能描述仅用于描述本公开的实施例。这些描述不应被解释为限于说明书或申请中描述的实施例。
16.本公开的各种实施例涉及具有稳定结构和改进特性的半导体装置，以及制造该半导体装置的方法。
17.图1是示出根据本公开的实施例的半导体装置的结构的图。
18.参照图1，半导体装置可以包括叠层(stack)st，第二导电层13，分离绝缘结构24和沟道结构ch。半导体装置还可以包括源极结构10，绝缘层14，保护层21或狭缝结构sls，或者还可以包括它们的组合。
19.叠层st包括交替堆叠在彼此之上的第一导电层11和绝缘层12。每个第一导电层11可以是字线或选择线。在一个实施例中，至少一个最下面的第一导电层11可以是源极选择线，并且其它第一导电层11各自可以是字线。第一导电层11可以包括诸如多晶硅、钨、钼或金属的导电材料。可以提供绝缘层12以使堆叠的第一导电层11彼此绝缘，且绝缘层12可以包括例如氧化物、氮化物或气隙的绝缘材料。在一个实施例中，最下面的第一导电层11可以比其它第一导电层11位于离源极结构10最近的位置。
20.第二导电层13可以设置在叠层st上。每个第二导电层13可以是字线或选择线。在一个实施例中，每个第二导电层13可以是漏极选择线。第二导电层13可以包括诸如多晶硅、钨、钼或金属的导电材料。
21.绝缘层14可以设置在第二导电层13上。在平面图中，绝缘层14可以具有对应于第二导电层13的形状的形状。绝缘层14可以包括诸如氧化物、氮化物或气隙的绝缘材料。
22.分离绝缘结构24可以设置在叠层st上。分离绝缘结构24可以使沿第一方向i彼此相邻设置的第二导电层13彼此绝缘。分离绝缘结构24可以穿过绝缘层14并在第二导电层13之间延伸。分离绝缘结构24可以延伸到叠层st的最上面的绝缘层12中。分离绝缘结构24可以设置在与最上面的第一导电层11间隔开的位置处。分离绝缘结构24可以包括诸如氧化物、氮化物或气隙的绝缘材料。在一个实施例中，最上面的第一导电层11可以比其它第一导电层11位于离第二导电层13最近的位置。
23.沟道结构ch可以穿过叠层st和第二导电层13。沟道结构ch可以在第三方向iii上延伸。第三方向iii可以与第一方向i相交。在一个实施例中，第三方向iii可以是第一导电层11和绝缘层12进行堆叠的方向。与第二导电层13的上表面相比，沟道结构ch可以突出。沟
道结构ch可以穿过绝缘层14。
24.每个沟道结构ch可以包括第一沟道结构ch1，第二沟道结构ch2和第三沟道结构ch3。每个沟道结构ch还可以包括接触焊盘cp。第一沟道结构ch1可以穿过叠层st，第二沟道结构ch2可以穿过第二导电层13。第三沟道结构ch3可以将相应的第一沟道结构ch1与相应的第二沟道结构ch2联接。
25.第一沟道结构ch1可以包括第一沟道层15。第一沟道结构ch1还可以包括存储器层16或第一绝缘芯部17，或者还可以包括它们的组合。第一沟道层15可以包括半导体材料，例如硅(si)、锗(ge)或纳米结构材料。存储器层16可以插置在第一沟道层15和第一导电层11之间。存储器层16可以被形成为围绕第一沟道层15的侧壁。第一绝缘芯部17可以形成在第一沟道层15中。第一绝缘芯部17可以包括诸如氧化物、氮化物或气隙的绝缘材料。
26.第二沟道结构ch2可以包括第二沟道层25。第二沟道结构ch2还可以包括栅极绝缘层26或第二绝缘芯部27，或者还可以包括它们的组合。第二沟道层25可以包括半导体材料，例如硅(si)、锗(ge)或纳米结构材料。栅极绝缘层26可以插置在第二沟道层25和第二导电层13之间。栅极绝缘层26可以被形成为围绕第二沟道层25的侧壁。栅极绝缘层26可以包括诸如氧化物、氮化物或气隙的绝缘材料。第二绝缘芯部27可以形成在第二沟道层25中。第二绝缘芯部27可包括诸如氧化物、氮化物或气隙的绝缘材料。
27.接触焊盘cp可以设置在第二沟道结构ch2上。接触焊盘cp可以联接到第二沟道层25。在一个实施例中，接触焊盘cp可以被配置为将沟道结构ch与位线联接。接触焊盘cp可以包括导电材料，例如多晶硅、钨、钼或金属。
28.源极结构10可以是单层或包括多层。在一个实施例中，源极结构10可以包括第一源级层10a，第二源级层10c和第三源级层10b。第三源级层10b可插置在第一源极层10a与第二源极层10c之间。第三源极层10b可穿过存储器层16且与第一沟道层15联接。第一源极层10a、第二源极层10c和第三源极层10b可以包括导电材料，例如多晶硅、钨、钼或金属
29.狭缝结构sls可以穿过绝缘层14、第二导电层13和叠层st。狭缝结构sls可包括源极接触结构23和绝缘间隔物22。源极接触结构23可以与源极结构10电联接。源极接触结构23可以包括单层或多层。源极接触结构23可以包括导电材料，例如多晶硅、钨、钼或金属。绝缘间隔物22可以插置在源极接触结构23和第二导电层13之间。在一个实施例中，绝缘间隔物22可以被形成为围绕源极接触结构23的侧壁。绝缘间隔物22可以包括诸如氧化物、氮化物或气隙的绝缘材料。
30.保护层21可以被配置为保护第二导电层13并覆盖第二导电层13的侧壁。保护层21可以插置在狭缝结构sls和第二导电层13之间。保护层21可以包括诸如氧化物、氮化物或气隙的绝缘材料。
31.根据上述结构，存储器单元可以设置在沟道结构ch和第一导电层11彼此交叉的区域上。选择晶体管可以设置在沟道结构ch和第二导电层13彼此交叉的区域上。共享每一沟道结构ch的存储器单元及选择晶体管可形成单个存储器串。由此，可通过堆叠存储器单元来增大半导体装置的集成度。
32.图2a至图2c是示处根据本公开的实施例的半导体装置的结构的图。图2a和2b可以是平面图，图2c可以是沿图2a和2b的线a-a'截取的截面图。在下文中，如果认为冗余，将省略重复说明。
33.参照图2a至图2c，沟道结构ch可以排布在第一方向i和与第一方向i相交的第二方向ii上。沟道结构ch可以排布成矩阵型，或其中心彼此不对准的交错型(staggered type)。
34.分离绝缘结构24可以设置在沟道结构ch之间。在沿第一方向i和第二方向ii限定的平面中，分离绝缘结构24可沿第二方向ii延伸。
35.第一沟道结构ch1可以包括第一沟道层15、存储器层16和第一绝缘芯部17。存储器层16可包括阻挡层16a、数据存储器层16b或隧道绝缘层16c，或包括它们的组合。第二沟道结构ch2可以包括第二沟道层25、栅极绝缘层26和第二绝缘芯部27。
36.第二沟道结构ch2的宽度可以小于第一沟道结构ch1的宽度。在第一方向i上，栅极绝缘层26的宽度可以小于存储器层16的宽度。在第一方向i上，第二沟道层25的宽度可以小于第一沟道层15的宽度(w2《w1)。在第一方向i上，第二绝缘芯部27的宽度可以小于第一绝缘芯部17的宽度。
37.第二沟道结构ch2可以延伸到第一沟道结构ch1中。栅极绝缘层26可以延伸到第一沟道结构ch1中。栅极绝缘层26可以包括第一部分p1b和第二部分p2b。第一部分p1b可以插置在第二沟道层25与存储器层16之间。第二部分p2b可以插置在第二沟道层25和第二导电层13之间。在第一方向i上，第一部分p1b的宽度可以大于第二部分p2b的宽度。
38.第三沟道结构ch3可以包括被配置为将第一沟道层15与第二沟道层25联接的第三沟道层18。第三沟道结构ch3可以包括与第一沟道层15接触的第一部分p1a和与第二沟道层25接触的第二部分p2a。在第一方向i上，第一部分p1a的宽度可以大于第二部分p2a的宽度。第一部分p1a可以与第一沟道层15的内表面接触，并且与第一绝缘芯部17的上表面接触。第二部分p2a可以与第二沟道层25的内表面接触并且在第三方向iii上沿着第二沟道层25的内表面延伸。第二部分p2a的上表面和第二沟道层25的上表面可以设置在基本相同的平面上。
39.第二沟道层25可以延伸到第一沟道结构ch1中。第二沟道层25的下表面可以设置在低于第一沟道层15的上表面的高度的高度。第二沟道层25可以延伸到第三沟道结构ch3中。第二沟道层25的下部可以插置在第一部分p1a和第二部分p2a之间。
40.第二导电层13可以包括形成在叠层st上的第一部分p1c和分别围绕各个第二沟道结构ch2的第二部分p2c。在第一方向i和第三方向iii限定的截面中，第二部分p2c可以朝向第一沟道结构ch1突出到叠层st中。第二部分p2c可以突出到最上面的绝缘层12中并与分离绝缘结构24接触。
41.在沿第一方向i和第二方向ii限定的平面中，第二部分p2c可以突出到分离绝缘结构24中。因此，分离绝缘结构24可以具有波形(waved)侧壁。在一个平面中，第二部分p2c可以围绕第二沟道结构ch2的整个侧壁。因此，设置在第二导电层13和第二沟道结构ch2的交叉区域上的选择晶体管可以具有全环绕栅极(gaa，gate all around)结构。
42.第二导电层13可以与存储器层16接触。第二部分p2c可以突出到叠层st的最上面的绝缘层12中。第二部分p2c可与存储器层16接触。每一第二部分p2c的外壁p2c_ow可与对应存储器层16的外壁16_ow对齐。
43.根据上述结构，在第一方向i上彼此相邻的第二沟道结构ch2之间的第二距离d2大于在第一方向i上彼此相邻的第一沟道结构ch1之间的第一距离d1。可以确保用于在第二沟道结构ch2之间形成分离绝缘结构24和第二导电层13的空间。因此，邻近分离绝缘结构24设
置的选择晶体管可以用作真实晶体管(real transistor)而不是用作虚设晶体管。此外，选择晶体管可以具有均匀的形状，从而具有均匀的特性。
44.图3a到图15a及图3b到图15b是用于描述根据本公开的实施例的制造半导体装置的方法的图。附有附图标记a的附图表示平面图，附有附图标记b的附图表示沿着附有附图标记a的附图的线b-b'截取的截面图。在下文中，如果认为冗余，将省略重复说明。
45.参照图3a和图3b，形成包括交替堆叠的第一材料层31和第二材料层32的叠层st。第一材料层31可包括相对于第二材料层32具有高蚀刻选择性的材料。例如，第一材料层31可以包括诸如氮化物的牺牲材料，而第二材料层32可以包括诸如氧化物的绝缘材料。或者，第一材料层31可以为导电材料，例如多晶硅、钨或钼，而第二材料层32可以包括绝缘材料，例如氧化物。第二材料层32可以具有均匀的厚度或具有不同的厚度。在一个实施例中，最上面的第二材料层32的厚度可以大于其它第二材料层32的厚度。
46.随后，在叠层st上形成牺牲层33。牺牲层33可以包括相对于第二材料层32具有高蚀刻选择性的材料。在一个实施例中，牺牲层33可以包括氮化物层、碳层、非晶碳层等。
47.此后，形成穿过牺牲层33的至少一个分离绝缘结构34。分离绝缘结构34可以设置在叠层st上。在平面图中，分离绝缘结构34可以具有在第二方向ii上延伸的线形形状。在截面图中，分离绝缘结构34可以延伸到叠层st中并与最上面的第二材料层32接触。分离绝缘结构34可以在第三方向iii上与最上面的第一材料层31间隔开。
48.此后，形成穿过牺牲层33和叠层st的第一开口op1。当形成第一开口op1时，可以蚀刻分离绝缘结构34。第一开口op1可以穿过分离绝缘结构34。分离绝缘结构34可以通过第一开口op1暴露。在第一方向i上，分离绝缘结构34的宽度x2可以大于第一开口op1之间的距离x1。
49.参照图4a和4b，在第一开口op1中形成第一沟道结构ch1。每个第一沟道结构ch1可以包括第一沟道层35、存储器层36和第一绝缘芯部37。存储器层36可以包括阻挡层36a、数据存储器层36b或隧道绝缘层36c，或包括它们的组合。在一个实施例中，在顺序地形成存储器层36，第一沟道层35和第一绝缘芯部37之后，可以通过执行平坦化工艺直到牺牲层33的表面被暴露来形成第一沟道结构ch1。
50.参照图5a和5b，通过蚀刻第一沟道结构ch1形成第二开口op2。在一个实施例中，通过蚀刻第一绝缘芯部37来暴露第一沟道层35，并且通过蚀刻所暴露的第一沟道层35来暴露存储器层36。此后，可以通过蚀刻所暴露的存储器层36来形成第二开口op2。由此，可以形成存储器层36aa，第一沟道层35a和第一绝缘芯部37a。
51.第二开口op2可以被形成为具有预定深度，从而防止最上面的第一材料层31被暴露。每个第二开口op2的底部可以设置在牺牲层33的下表面和最上面的第一材料层31的上表面之间。牺牲层33和分离绝缘结构34可以通过第二开口op2暴露。
52.参照图6a和6b，在第二开口op2中形成牺牲间隔物38。牺牲间隔物38可以包括相对于第二材料层32具有高蚀刻选择性的材料。在一个实施例中，牺牲层33可以包括氮化物层、碳层、非晶碳层等。
53.牺牲间隔物38可与牺牲层33联接。牺牲间隔物38可以形成在第一沟道结构ch1上。牺牲间隔物38可设置在第一沟道层35和存储器层36上且被配置为暴露第一绝缘芯部37a。在一个实施例中，在沿着第二开口op2的内表面形成牺牲材料层之后，可通过蚀刻牺牲材料
层的整个表面来形成牺牲间隔物38。当蚀刻牺牲材料层时，可以部分蚀刻第一绝缘芯部37a。经蚀刻的第一绝缘芯部37b的上表面可以设置在低于第一沟道层35a的上表面的位置处。第一沟道层35a可以通过第二开口op2暴露。
54.参照图7a和7b，通过经由第二开口op2蚀刻第一沟道层35a来形成第三开口op3。可以选择性地蚀刻从牺牲间隔物38和第一绝缘芯部37b暴露的第一沟道层35a。经蚀刻的第一沟道层35b的上表面可以设置在与第一绝缘芯部37b的上表面基本上相同的高度处。第三开口op3可以与第二开口op2联接。存储器层36aa可通过第三开口op3暴露。
55.参照图8a和8b，在第二开口op2中形成栅极绝缘层46。每个栅极绝缘层46可以设置在相应的第一沟道结构ch1上并延伸到第三开口op3中。每个栅极绝缘层46可以包括在相应的第三开口op3中的第一部分p1b和在相应的第二开口op2中的第二部分p2b。
56.此后，在各个第二开口op2中形成第二沟道层45。在一个实施例中，在沿着第二开口op2的内表面形成沟道材料层之后，可以通过蚀刻沟道材料层的整个表面来形成第二沟道层45。当蚀刻沟道材料层时，可以部分蚀刻第一绝缘芯部37b。因为栅极绝缘层46和第二沟道层45是在第二开口op2的宽度已经由于牺牲间隔物38而减小之后形成的，因此第二沟道层45的宽度可以小于第一沟道层35b的宽度。
57.参照图9a和9b，通过经由第二开口op2蚀刻第一绝缘芯部37b来形成第四开口op4。可以选择性地蚀刻从第二沟道层45暴露的第一绝缘芯部37b。经蚀刻的第一绝缘芯部37c的上表面可以设置在低于第一沟道层35b的上表面的位置处。第一沟道层35b可以通过第四开口op4暴露。
58.参照图10a和10b，形成第三沟道结构ch3。第三沟道结构ch3可以各自包括第三沟道层48。第三沟道层48可以形成在第四开口op4中，并且分别将各个第一沟道层35b与各个第二沟道层45联接。第三沟道层48可以延伸到第二开口op2中。每个第三沟道层48可以包括形成在相应的第四开口op4中的第一部分p1a和形成在相应的第二开口op2中的第二部分p2a。
59.此后，在第二开口op2中形成第二绝缘芯部47。第二绝缘芯部47可以设置在第二部分p2a中。最终，可以形成各自包括第二沟道层45，栅极绝缘层46和第二绝缘芯部47的第二沟道结构ch2。
60.参照图11a和11b，形成接触焊盘49。在一个实施例中，在通过蚀刻栅极绝缘层46、第二沟道层45、第二绝缘芯部47和第三沟道层48而形成第五开口op5之后，在第五开口op5中形成接触焊盘49。接触焊盘49可以设置在第二沟道层45a、栅极绝缘层46a、第二绝缘芯部47a和第三沟道层48a上。接触焊盘49可以与第二沟道层45a联接。
61.参照图12a和12b，通过去除牺牲层33和牺牲间隔物38来形成第六开口op6。可以通过选择性地蚀刻牺牲层33和牺牲间隔物38来形成第六开口op6。第六开口op6可以通过分离绝缘结构34彼此分离。最上面的第二材料层32和第二沟道结构ch2可以通过第六开口op6暴露。第六开口op6可延伸到第二材料层32中且暴露存储器层36aa。
62.参照图13a和13b，分别在各个第六开口op6中形成导电层53。导电层53可以通过分离绝缘结构34彼此分离。每个导电层53可以包括设置在叠层st上的第一部分p1d和分别围绕各个第二沟道结构ch2的第二部分p2d。第二部分p2d可以朝向第一沟道结构ch1突出到叠层st中。
63.参照图14a和14b，通过蚀刻导电层53形成第七开口op7。在一个实施例中，可以通过回蚀导电层53来形成第七开口op7。第七开口op7可以通过分离绝缘结构34彼此分离。经蚀刻的导电层53a可在第三方向iii上与接触焊盘49间隔开。第二沟道结构ch2可以从导电层53a的上表面突出。此后，可以在第七开口op7中形成绝缘层54。
64.参照图15a和15b，用第三材料层51替换第一材料层31。例如，在第一材料层31包括牺牲材料且第二材料层32包括绝缘材料的情况下，第三材料层51可以包括导电材料，例如多晶硅、钨、钼或金属。在通过形成穿过叠层st的狭缝并通过狭缝去除第一材料层31而形成第八开口op8之后，可以在第八开口op8中形成第三材料层51。或者，在第一材料层31包括导电材料且第二材料层32包括绝缘材料的情况下，可通过硅化(silicidizing)第一材料层31来形成包括金属硅化物材料的第三材料层51。
65.随后，可以将杂质掺杂到接触焊盘49中。最终，可以形成各自包括第一沟道结构ch1、第二沟道结构ch2、第三沟道结构ch3和接触焊盘49a的沟道结构ch。
66.根据上述制造方法，可以在形成分离绝缘结构34之后形成导电层53a。因此，导电层53a可以自对准方案形成。此外，可以通过用材料填充第六开口op6来形成导电层53a，从而即使在叠层st上存在多个分离绝缘结构34，也可用多个导电层53a替换牺牲间隔物38和牺牲层33。
67.图16a至图16i是是根据本公开实施例的制造半导体装置的方法的视图。在下文中，如果认为冗余，将省略重复说明。
68.参照图16a，形成源极结构60。源极结构60可以包括至少一个源极层，并且还包括至少一个牺牲层。在一个实施例中，源极结构60可以包括第一源极层61和第二源极层65，并且还包括插置在第一源极层61和第二源极层65之间的第一牺牲层63。此外，源极结构60还可以包括插置在第一源级层61和第一牺牲层63之间的第二牺牲层62，或插置在第一牺牲层63和第二源级层65之间的第三牺牲层64。第一源级层61和第二源级层65可以包括导电材料，例如多晶硅、钨、钼或金属。第一牺牲层63可包括相对于第二牺牲层62和第三牺牲层64具有高蚀刻选择性的材料。在一个实施例中，第一牺牲层63可以包括多晶硅或氮化物。第二牺牲层62和第三牺牲层64可以包括氧化物。
69.随后，在源极结构60上形成叠层st。叠层st可以包括交替堆叠的第一材料层71和第二材料层72。叠层st可以通过多次执行的操作来形成。在一个实施例中，在形成包括至少一个第一材料层71和至少一个第二材料层72的第一叠层之后，形成第一开口op1以穿过第一叠层。此后，在第一开口op1中形成牺牲柱67。随后，形成包括至少一个第一材料层71和至少一个第二材料层72的第二叠层。因此，可以形成包括第一叠层和第二叠层的叠层st。
70.随后，在叠层st上形成牺牲层73。牺牲层73可包括相对于第二材料层72具有高蚀刻选择性的材料。此后，形成穿过牺牲层73的至少一个分离绝缘结构74。分离绝缘结构74可以包括形成在存储器块mb中的第一分离绝缘结构74a和设置在存储器块mb之间的边界上的第二分离绝缘结构74b。第一分离绝缘结构74a的宽度可以小于第二分离绝缘结构74b的宽度。可以在每个存储器块mb中形成多个第一分离绝缘结构74a。存储器块mb可以是用于执行擦除操作的单位且包括多个存储器串。
71.参照图16b，形成第一沟道结构ch1以穿过牺牲层73和叠层st。在一个实施例中，形成第二开口op2以穿过牺牲层73和叠层st并暴露相应的牺牲柱。此后，在通过第二开口op2
去除牺牲柱之后，在第一开口op1和第二开口op2中形成第一沟道结构ch1。第一沟道结构ch1可以与第一分离绝缘结构74a交叠。第一沟道结构ch1可以与第二分离绝缘结构74b间隔开。每个第一沟道结构ch1可以包括第一沟道层75、存储器层76和第一绝缘芯部77。
72.参照图16c，通过蚀刻第一沟道结构ch1形成第三开口op3。此后，在第三开口op3中形成牺牲间隔物78。牺牲间隔物78可以与牺牲层73联接并且包括与牺牲层73的材料基本上相同的材料。当形成牺牲间隔物78时，可以部分蚀刻第一绝缘芯部77。
73.参照图16d，在第三开口op3中形成第二沟道结构ch2。在通过第三开口op3蚀刻第一沟道层75之后，形成相应的栅极绝缘层86。此后，在各个第三开口op3中形成第二沟道层85。随后，蚀刻第一绝缘芯部77，并且然后形成第三沟道层88。可以形成各自包括第三沟道层88的第三沟道结构ch3。此后，在各个第三开口op3中形成第二绝缘芯部87。最终，可以形成各自包括第二沟道层85、栅极绝缘层86和第二绝缘芯部87的第二沟道结构ch2。各个第一沟道层75和各个第二沟道层85分别通过第三沟道层88联接。第三沟道层88可以沿第二沟道层85的内表面延伸，参考如图10b所示的第三沟道层48。此后，在蚀刻第二沟道结构ch2之后，形成接触焊盘89。
74.参照图16e，通过去除牺牲层73和牺牲间隔物78而形成第四开口op4。第四开口op4可以通过分离绝缘结构74a和74b彼此分离。可以通过第四开口op4暴露最上面的第二材料层72和第二沟道结构ch2。
75.参照图16f，导电层93可以形成在各个第四开口op4中。导电层93可以通过分离绝缘结构74a和74b而彼此分离。之后，蚀刻导电层93，并且然后形成绝缘层94。
76.参照图16g，在绝缘层94上形成覆盖层101。覆盖层101可以被形成为覆盖接触焊盘89。覆盖层101可以包括诸如氧化物或氮化物的绝缘材料。
77.此后，形成第五开口op5以暴露源极结构60。第五开口op5可以设置在存储器块mb之间的边界上。第五开口op5可以穿过覆盖层101、第二分离绝缘结构74b和叠层st。当形成第五开口op5时，可以蚀刻第二分离绝缘结构74b，并且可以形成保护层74ba。保护层74ba可以防止导电层93通过第五开口op5暴露，并且保护导电层93。
78.此后，通过经由第五开口op5去除第一牺牲层63而形成第六开口op6。随后，通过蚀刻经由第六开口op6暴露的存储器层76来暴露第一沟道层75。当蚀刻存储器层76时，可以将第二牺牲层62和第三牺牲层64与存储器层76一起蚀刻。此后，在第六开口op6中形成第三源级层66。第三源极层66可包括导电材料，例如多晶硅、钨、钼或金属。第三源极层66可直接与第一沟道层75联接。
79.参照图16h，通过第五开口op5用第三材料层91替换第一材料层71。举例来说，在第一材料层71包括牺牲材料且第二材料层72包括绝缘材料的情况下，第三材料层91可以包括导电材料，例如多晶硅、钨、钼或金属。在通过经由第五开口op5移除第一材料层71而形成第七开口op7之后，可以在第七开口op7中形成第三材料层91。或者，在第一材料层71包括导电材料且第二材料层72包括绝缘材料的情况下，可通过硅化第一材料层71来形成包括金属硅化物材料的第三材料层91。
80.参照图16i，在第五开口op5中形成狭缝结构sls。狭缝结构sls可以包括源极接触结构103和绝缘间隔物102。绝缘间隔物102可以插置在源极接触结构103和第一导电层91之间。绝缘间隔物102可以包括诸如氧化物、氮化物或气隙的绝缘材料。源极接触结构103可以
与源极结构60电联接。源极接触结构103可以包括导电材料，例如多晶硅、钨、钼或金属。在一个实施例中，在第五开口op5中和覆盖层101上形成源极接触层之后，可以通过执行平坦化工艺直到暴露绝缘层94来形成源极接触结构103。
81.随后，可以将杂质掺杂到接触焊盘89中。掺杂有杂质的接触焊盘89a可以包括结。最终，可以形成各自包括第一沟道结构ch1、第二沟道结构ch2，第三沟道结构ch3和接触焊盘89a的沟道结构ch。
82.根据上述制造方法，可以形成通过分离绝缘结构84a彼此分离的导电层93。
83.图17是说明根据本公开的实施例的存储器系统1000的图。
84.参照图17，存储器系统1000可以包括被配置为存储数据的存储器装置1200和被配置为执行存储器装置1200与主机2000之间的通信的控制器1100。
85.主机2000可以是被配置为将数据存储在存储器系统1000中或从存储器系统1000获取数据的装置或系统。主机2000可产生用于各种操作的请求并将所产生的请求输出到存储器系统1000。所述请求可包括用于编程操作的编程请求，用于读取操作的读取请求和用于擦除操作的擦除请求。主机2000可通过各种接口与存储器系统1000通信，所述各种接口例如外围组件互连express(pcie)接口、高级技术附件(ata)接口、串行ata(sata)接口、并行ata(pata)接口、串行附接scsi(sas)接口、非易失性存储器express(nvme)接口、通用串行总线(usb)接口、多媒体卡(mmc)接口、增强型小磁盘接口(esdi)及集成驱动器电子装置(ide)接口。
86.主机2000可包括计算机、便携式数字装置、平板pc、数字相机，数字音频播放器、电视机、，无线通信装置和蜂窝电话中的至少一个，但本公开的实施例不限于此。
87.控制器1100可控制存储器系统1000的总体操作。控制器1100可以响应于来自主机2000的请求而控制存储器装置1200。控制器1100可控制存储器装置1200响应于来自主机2000的请求而执行编程操作，读取操作和擦除操作。即使当没有来自主机2000的请求时，控制器1100也可执行后台操作等以改进存储器系统1000的性能。
88.控制器1100可以向存储器装置1200发送控制信号和数据信号以控制存储器装置1200的操作。控制信号和数据信号可通过不同的输入/输出线发送到存储器装置1200。数据信号可以包括命令，地址或数据。控制信号可用于将输入数据信号的时段与其它时段分开。
89.存储器装置1200可在控制器1100的控制下执行例如编程操作、读取操作和擦除操作。存储器装置1200可以被实施为存储在其中的数据在断电时丢失的易失性存储器装置，或即使在电源中断时仍可保留存储在其中的数据的非易失性存储器装置。存储器装置1200可以是具有参照图1到图2c描述的结构的半导体装置。存储器装置1200可以是通过参照图3a到图16i描述的制造方法制造的半导体装置。在一个实施例中，半导体装置可以包括：包括交替堆叠的第一导电层和绝缘层的叠层；形成在所述叠层上的第二导电层；分离绝缘结构，所述分离绝缘结构设置在所述叠层上并且被配置为使所述第二导电层彼此绝缘；穿过所述叠层的第一沟道层；围绕第一沟道层的侧壁的存储器层；第二沟道层，所述第二沟道层设置在所述叠层上并且穿过所述第二导电层，并且每个所述第二沟道层的宽度小于所述第一沟道层的宽度；围绕第二沟道层的侧壁的栅极绝缘层；以及第三沟道层，其被配置为分别将各个所述第一沟道层与各个所述第二沟道层联接，并且延伸到所述第二沟道层中。
90.图18是说明根据本公开实施例的存储器系统30000的图。
91.参看图18，存储器系统30000可以被实现为蜂窝式电话、智能电话、平板个人计算机(pc)、个人数字助理(pda)或无线通信装置。存储器系统30000可包括存储器装置2200和被配置为控制存储器装置2200的操作的控制器2100。
92.控制器2100可在处理器3100的控制下控制存储器装置2200的数据存取操作，例如编程操作、擦除操作或读取操作。
93.被编程到存储器装置2200的数据可在控制器2100的控制下通过显示器3200输出。
94.无线电收发机3300可以通过天线ant发送和接收无线电信号。例如，无线电收发机3300可以将通过天线ant接收的无线电信号改变为能够在处理器3100中处理的信号。因此，处理器3100可以处理从无线电收发机3300输出的信号，并将处理后的信号发送到控制器2100或显示器3200。控制器2100可将由处理器3100处理的信号发送到存储器装置2200。此外，无线电收发机3300可以将从处理器3100输出的信号改变为无线电信号，并通过天线ant将经改变的无线电信号输出到外部装置。输入装置3400可用于输入用于控制处理器3100的操作的控制信号或将由处理器3100处理的数据。输入装置3400可以被实现为诸如触摸板和计算机鼠标的定点设备、小键盘或键盘。处理器3100可以控制显示器3200的操作，使得通过显示器3200输出从控制器2100输出的数据、从无线电收发机3300输出的数据或从输入装置3400输出的数据。
95.在一个实施例中，能够控制存储器装置2200的操作的控制器2100可以被实施为处理器3100的一部分或与处理器3100分开设置的芯片。
96.图19是示出根据本公开的实施例的存储器系统40000的图。
97.参照图19，存储器系统40000可以被实施为个人计算机(pc)，平板pc、上网本、电子阅读器、个人数字助理(pda)、便携式多媒体播放器(pmp)、mp3播放器或mp4播放器。
98.存储器系统40000可包括存储器装置2200和被配置为控制存储器装置2200的数据处理操作的控制器2100。
99.处理器4100可以根据从输入装置4200输入的数据，通过显示器4300输出存储在存储器装置2200中的数据。例如，输入装置4200可以被实现为诸如触摸板或计算机鼠标的定点设备、小键盘或键盘。
100.处理器4100可以控制存储器系统40000的整体操作并且控制控制器2100的操作。在一个实施例中，能够控制存储器装置2200的操作的控制器2100可以被实现为处理器4100的一部分或与处理器4100分开设置的芯片。
101.图20是示处根据本公开的实施例的存储器系统50000的图。
102.参照图20，存储器系统50000可以被实现为图像处理装置，例如数字相机、配备有数字相机的便携式电话、配备有数字相机的智能电话或配备有数字相机的平板pc。
103.存储器系统50000可以包括存储器装置2200和被配置为控制存储器装置2200的数据处理操作(例如，编程操作、擦除操作或读取操作)的控制器2100。
104.存储器系统50000的图像传感器5200可以将光学图像转换成数字信号。经转换的数字信号可以被发送到处理器5100或控制器2100。在处理器5100的控制下，经转换的数字信号可通过显示器5300输出或通过控制器2100存储在存储器装置2200中。存储在存储器装置2200中的数据可以在处理器5100或控制器2100的控制下通过显示器5300输出。
105.在一个实施例中，能够控制存储器装置2200的操作的控制器2100可以被实施为处
理器5100的一部分或与处理器5100分开设置的芯片。
106.图21是示处根据本公开的实施例的存储器系统70000的图。
107.参照图21，存储器系统70000可以被实现为存储卡或智能卡。存储器系统70000可包括存储器装置2200，控制器2100和卡接口7100。
108.控制器2100可以控制存储器装置2200与卡接口7100之间的数据交换。在一个实施例中，卡接口7100可以是安全数字(sd)卡接口或多媒体卡(mmc)接口，但本公开不限于此。
109.卡接口7100可以根据主机60000的协议对主机60000和控制器2100之间的数据交换进行对接。在一个实施例中，卡接口7100可以支持通用串行总线(usb)协议和芯片间(ic)-usb协议。这里，卡接口7100可以指能够支持主机60000使用的协议的硬件，安装在硬件中的软件或信号发送方法。
110.当存储器系统70000连接到主机60000(例如，pc，平板pc、数字相机、数字音频播放器、蜂窝式电话、控制台视频游戏硬件或数字机顶盒)的主机接口6200时，主机接口6200可在微处理器6100的控制下通过卡接口7100和控制器2100执行与存储器装置2200的数据通信。
111.本公开的各种实施例可以提供具有稳定的结构及改进的可靠性的半导体装置。此外，在制造半导体装置时，可以简化制造工艺，并且可以降低制造成本。
112.本文已经公开了实施例的示例，并且尽管采用了特定术语，但是它们仅在一般和描述性的意义上被使用和解释，而不是出于限制的目的。在一些情况下，如在提交本技术时对本领域普通技术人员显而易见的，结合特定实施例描述的特征，特性和/或元件可以单独使用或与结合其它实施例描述的特征，特性和/或元件组合使用，除非另外特别指出。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可以进行形式和细节上的各种改变。
113.相关申请的交叉引用
114.本技术要求于2020年9月29日在韩国知识产权局提交的韩国专利申请第10-2020-0126714号的优先权，其全部公开内容通过引用并入本文。