存储器装置及其制造方法与流程

1.本公开总体上涉及一种存储器装置及其制造方法，更具体地，涉及一种三维存储器装置及其制造方法。


背景技术：

2.存储器装置可以包括存储器单元阵列和连接到存储器单元阵列的外围电路。存储器单元阵列可以包括能够存储数据的多个存储器单元，并且外围电路可以被配置为执行诸如编程操作、读取操作或擦除操作的一般操作。
3.为了提高存储器装置的集成度，存储器单元阵列可以包括三维地布置在外围电路上方的存储器单元。


技术实现要素：

4.实施方式提供了一种能够提高操作可靠性的存储器装置和该存储器装置的制造方法。
5.根据本公开的一个方面，一种存储器装置可以包括：第一栅极导电图案，该第一栅极导电图案被设置成在单元区和接触区上水平延伸，该第一栅极导电图案包括彼此平行地延伸到接触区的第一水平部分和第二水平部分以及连接到第一水平部分的一个端部和第二水平部分的一个端部的第三水平部分；第一绝缘图案，该第一绝缘图案设置在第一栅极导电图案的第一水平部分和第二水平部分之间；第二栅极导电图案，该第二栅极导电图案在第一栅极导电图案下方平行于第一栅极导电图案设置，该第二栅极导电图案包括彼此平行地延伸到接触区的第四水平部分和第五水平部分以及连接到第四水平部分的一个端部和第五水平部分的一个端部的第六水平部分；第一栅极接触结构，该第一栅极接触结构在接触区上垂直延伸，该第一栅极接触结构在穿透第一栅极导电图案的第三水平部分的情况下与第一栅极导电图案接触；以及第二栅极接触结构，该第二栅极接触结构在接触区上垂直延伸，该第二栅极接触结构在穿透第一绝缘图案并且穿透第二栅极导电图案的第六水平部分的情况下与第二栅极导电图案接触。
6.根据本公开的另一方面，一种存储器装置可以包括：外围电路层，该外围电路层包括多个导电焊盘；接合结构，该接合结构设置在外围电路层上；单元层叠结构，该单元层叠结构设置在接合结构上，该单元层叠结构包括多个栅极导电图案；以及多个栅极接触结构，该多个栅极接触结构在穿透接合结构的情况下分别连接所述多个导电焊盘和所述多个栅极导电图案，其中，多个栅极导电图案中的每一个包括从单元区水平延伸到接触区的第一水平部分和第二水平部分以及连接到第一水平部分的一端和第二水平部分的一端的第三水平部分，第三水平部分连接到多个栅极接触结构中对应的栅极接触结构。
7.根据本公开的又一方面，一种制造存储器装置的方法可以包括以下步骤：通过在包括单元区和接触区的牺牲基板上形成阶梯结构来形成单元层叠结构，阶梯结构包括被层叠成在围绕沟道结构的情况下彼此隔开的层间绝缘层以及在层间绝缘层之间围绕沟道结
构的牺牲层；通过蚀刻牺牲层的侧壁以使得层间绝缘层比牺牲层突出得更远而在层间绝缘层的侧壁中形成间隙；通过在包括阶梯结构的整个结构上形成间隙填充绝缘层而在每一个牺牲层的侧壁中形成在第一方向上延伸的第一隧道；通过执行在垂直于第一方向的第二方向上蚀刻间隙填充绝缘层和阶梯结构的狭缝工艺来暴露牺牲层的侧壁和第一隧道；通过选择性地去除单元区的牺牲层并且将接触区的牺牲层的侧壁蚀刻至预定深度来形成第二隧道，其中，第二隧道分别连接到第一隧道的两个端部并且在第二方向上延伸；以及通过用导电材料填充去除了单元区上的牺牲层的区域以及接触区上的第一隧道和第二隧道的内部来形成栅极导电图案。
附图说明
8.现在将在下文中参照附图更全面地描述示例性实施方式；然而，它们可以以不同的形式实施，并且不应该被解释为限于本文阐述的实施方式。相反，提供这些实施方式是为了使本公开彻底和完整，并且将示例性实施方式的范围完全传达给本领域技术人员。
9.在附图中，为了图示清楚，可能夸大尺寸。应当理解，当一个元件被称位于两个元件“之间”时，其可以是该两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记始终表示相同的元件。
10.图1是示出根据本公开的一个实施方式的存储器装置的框图。
11.图2a和图2b是示出根据本公开的实施方式的外围电路层和单元层叠结构的交叠结构的立体图。
12.图3是示出根据本公开的一个实施方式的存储器单元阵列和行解码器的电路图。
13.图4a是示出根据本公开的一个实施方式的单元层叠结构的单元区和接触区的平面图。
14.图4b是示出根据本公开的一个实施方式的接触区中的栅极接触结构和栅极导电图案的连接结构的立体图。
15.图4c是示出根据本公开的一个实施方式的外围电路层和单元层叠结构的截面图。
16.图5至图9、图10a、图10b、图11a、图11b、图12、图13a、图13b、图14a和图14b是示出根据本公开的一个实施方式的形成单元层叠结构的方法的视图。
17.图15是示出根据本公开的一个实施方式的外围电路层的截面图。
18.图16a至图16e是示出根据本公开的一个实施方式的接合单元层叠结构和外围电路层的方法以及形成栅极接触结构的方法的截面图。
19.图17是示出根据本公开的一个实施方式的存储器系统的配置的框图。
20.图18是示出根据本公开的一个实施方式的计算系统的配置的框图。
具体实施方式
21.本文公开的具体的结构描述或功能描述仅仅是说明性的，以用于描述根据本公开的构思的实施方式的目的。根据本公开的构思的实施方式可以以各种形式来实现，并且不能被解释为限于本文阐述的实施方式。
22.在下文中，将参照附图详细描述本公开的示例性实施方式，以便本领域技术人员能够容易地实现本公开的技术精神。
23.图1是示出根据本公开的一个实施方式的存储器装置的框图。
24.参照图1，存储器装置50可以包括外围电路40和存储器单元阵列10。
25.外围电路40可以被配置为执行一般操作，例如用于将数据存储在存储器单元阵列10中的编程操作、用于输出存储在存储器单元阵列10中的数据的读取操作、或者用于擦除存储在存储器单元阵列10中的数据的擦除操作。在一个实施方式中，外围电路40可以包括输入/输出电路21、控制电路23、电压发生电路31、行解码器33、列解码器35、页缓冲器37和源极线驱动器39。
26.存储器单元阵列10可以包括存储数据的多个存储器单元。存储器单元可以三维地布置。存储器单元阵列10可以包括一个或更多个单元串。每一个单元串可以包括连接在任意一条位线bl和公共源极线csl之间的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。所述至少一个漏极选择晶体管可以连接到漏极选择线dsl，所述多个存储器单元可以连接到多条字线wl，并且所述至少一个源极选择晶体管可以连接到源极选择线ssl。
27.输入/输出电路21可以将从存储器装置50的外部装置(例如，存储控制器)传输的命令cmd和地址add传输到控制电路23。输入/输出电路21可以将从外部装置接收的数据data发送到列解码器35，或者将从列解码器35接收的数据data输出到外部装置。
28.控制逻辑23可以控制电压发生电路31、行解码器33、列解码器35、页缓冲器37和源极线驱动器39，以响应于可以通过输入/输出电路21接收的命令cmd和地址add而执行编程操作、读取操作或擦除操作。例如，控制电路23可以响应于命令cmd和地址add而产生并且输出操作信号op_s、行地址radd、源极线控制信号sl_s、页缓冲器控制信号pb_s和列地址cadd。
29.电压发生电路31可以响应于操作信号op_s而产生用于编程操作、读取操作和擦除操作的各种操作电压vop。
30.行解码器33可以响应于行地址radd而选择性地将由电压发生电路31产生的操作电压vop传输到漏极选择线dsl、字线wl和源极选择线ssl。此外，行解码器33可以选择性地释放漏极选择线dsl、字线wl和源极选择线ssl的电压。
31.列解码器35可以响应于列地址cadd而将从输入/输出电路21输入的数据data发送到页缓冲器37，或者将存储在页缓冲器37中的数据data发送到输入/输出电路21。例如，在编程操作中，列解码器35可以响应于列地址cadd而将通过列线cl从输入/输出电路21接收的数据data发送到页缓冲器37。在读取操作中，列解码器35可以通过数据线dl接收存储在页缓冲器37中的数据data，并且将接收到的数据data发送到输入/输出电路21。
32.在编程操作中，页缓冲器37可以临时存储从列解码器35接收的数据data，并且基于临时存储的数据data来控制位线bl的电势。在读取操作中，页缓冲器37可以感测位线bl的电势或电流量，并且基于感测结果锁存数据data。页缓冲器37可以响应于页缓冲器控制信号pb_s而操作。
33.源极线驱动器39可以响应于源极线控制信号sl_s来控制施加到公共源极线csl的电压。例如，在擦除操作中，源极线驱动器39可以对公共源极线csl施加擦除操作。
34.为了提高存储器装置的集成度，存储器单元阵列10的单元层叠结构可以与包括外围电路40的外围电路层交叠。例如，单元层叠结构可以接合到外围电路层上。
35.图2a和图2b是示出根据本公开的实施方式的外围电路层和单元层叠结构的交叠结构的立体图。
36.参照图2a和图2b，公共源极线csl和多条位线bl可以在外围电路层45上方彼此交叠。单元层叠结构可以设置在公共源极线csl和多条位线bl之间。
37.参照图2a，在一个实施方式中，公共源极线csl可以设置在单元层叠结构st[c]和外围电路层45之间，并且位线bl可以与公共源极线csl交叠，并使单元层叠结构st[c]插置在公共源极线csl和位线bl之间。
[0038]
参照图2b，在一个实施方式中，位线bl可以设置在单元层叠结构st[c]和外围电路层45之间。公共源极线csl可以与位线bl交叠，并使单元层叠结构st[c]插置在公共源极线csl和位线bl之间。
[0039]
在本公开的上述实施方式中，示出整个单元层叠结构st[c]与外围电路层45的顶部交叠。然而，单元层叠结构st[c]的仅部分区域可以与外围电路层45的顶部交叠。也就是说，单元层叠结构st[c]的部分区域和外围电路层45的部分区域可以彼此交叠。
[0040]
图3是示出根据本公开的一个实施方式的存储器单元阵列和行解码器的电路图。
[0041]
参照图3，存储器单元阵列10可以包括分别连接到多条位线bl的多个单元串cs。多个单元串cs可以共同连接到公共源极线csl。
[0042]
每一个单元串cs可以包括设置在公共源极线csl和位线bl之间的至少一个源极选择晶体管sst、多个存储器单元mc和至少一个漏极选择晶体管dst。
[0043]
源极选择晶体管sst可以控制单元串cs和公共源极线csl之间的电连接。漏极选择晶体管dst可以控制单元串cs和位线bl之间的电连接。
[0044]
一个源极选择晶体管sst可以设置在公共源极线csl和多个存储器单元mc之间，或者两个或更多个串联连接的源极选择晶体管可以设置在公共源极线csl和多个存储器单元mc之间。一个漏极选择晶体管dst可以设置在位线bl和多个存储器单元mc之间，或者两个或更多个串联连接的漏极选择晶体管可以设置在位线bl和多个存储器单元mc之间。
[0045]
多个存储器单元mc可以分别连接到各条字线wl。多个存储器单元mc的操作可以由施加到字线wl的单元栅极信号控制。源极选择晶体管sst可以连接到源极选择线ssl。源极选择晶体管sst的操作可以由施加到源极选择线ssl的源极栅极信号控制。漏极选择晶体管dst可以连接到漏极选择线dsl。漏极选择晶体管dst的操作可以由施加到漏极选择线dsl的漏极栅极信号控制。
[0046]
源极选择线ssl、漏极选择线dsl和字线wl可以连接到块选择电路bsc。块选择电路bsc可以被包括在参照图1描述的行解码器33中。在一个实施方式中，块选择电路bsc可以包括分别连接到源极选择线ssl、漏极选择线dsl和字线wl的传输晶体管pt。传输晶体管pt的栅极可以连接到块选择线bsel。传输晶体管pt可以响应于施加到块选择线bsel的块选择信号而将施加到全局线gssl、gwl和gdsl的操作电压传输到源极选择线ssl、漏极选择线dsl和字线wl。
[0047]
块选择电路bsc可以经由栅极接触结构gct连接到源极选择线ssl、漏极选择线dsl和字线wl。
[0048]
图4a是示出根据本公开的一个实施方式的单元层叠结构的单元区和接触区的平面图。
[0049]
图4b是示出根据本公开的一个实施方式的接触区中的栅极接触结构和栅极导电图案的连接结构的立体图。
[0050]
参照图4a和图4b，单元层叠结构st[c]可以通过狭缝si彼此隔离。单元层叠结构st[c]可以包括单元区和接触区，并且单元区和接触区可以彼此相邻地设置。
[0051]
每一个单元层叠结构st[c]可以包括在第三方向z上彼此间隔开地层叠的多个栅极导电图案gcp。每一个单元层叠结构st[c]可以围绕在第三方向z上延伸的沟道结构ch.
[0052]
沟道结构ch的侧壁可以被存储器层ml围绕。存储器层ml可以包括围绕沟道结构ch的隧道绝缘层、围绕隧道绝缘层的数据存储层和围绕数据存储层的阻挡绝缘层。数据存储层可以被形成为能够存储利用福勒-诺德海姆(fowler-nordheim)隧穿改变的数据的材料层。在一个实施方式中，数据存储层可以被形成为电荷俘获氮化物层。阻挡绝缘层可以包括能够阻挡电荷的氧化物层。隧道绝缘层可以被形成为电荷可以隧穿通过的氧化硅层。
[0053]
第一栅极导电图案至第四栅极导电图案gcp1、gcp2、gcp3和gcp4中的每一个可以沿第二方向y延伸。第一栅极导电图案至第四栅极导电图案gcp1、gcp2、gcp3和gcp4中的每一个可以沿第三方向z顺序地布置。第一栅极导电图案至第四栅极导电图案gcp1、gcp2、gcp3和gcp4可以限定阶梯结构(stepped structure)。例如，第二栅极导电图案gcp2可以在第一栅极导电图案gcp1下方平行于第一栅极导电图案gcp1设置。第三栅极导电图案gcp3可以在第二栅极导电图案gcp2下方平行于第二栅极导电图案gcp2设置。第四栅极导电图案gcp4可以在第三栅极导电图案gcp3下方平行于第三栅极导电图案gcp3设置。第一栅极导电图案gcp1的延伸长度可以长于第二栅极导电图案gcp2的延伸长度。第二栅极导电图案gcp2的延伸长度可以长于第三栅极导电图案gcp3的延伸长度。第三栅极导电图案gcp3的延伸长度可以长于第四栅极导电图案gcp4的延伸长度。也就是说，在第一栅极导电图案至第四栅极导电图案gcp1、gcp2、gcp3和gcp4中，位于较上部的栅极导电图案可以具有比位于较下部的栅极导电图案的延伸长度更长的延伸长度。
[0054]
如图4b所示，第一栅极导电图案至第四栅极导电图案gcp1、gcp2、gcp3和gcp4可以分别与第一栅极接触结构至第四栅极接触结构gct1、gct2、gct3和gct4接触。第一栅极接触结构至第四栅极接触结构gct1、gct2、gct3和gct4中的每一个可以包括延伸到接触区的第一水平部分hp1和第二水平部分hp2，以及在第一水平部分hp1的一个端部和第二水平部分hp2的一个端部处朝向第一栅极接触结构至第四栅极接触结构gct1、gct2、gct3和gct4中的对应栅极接触结构延伸的第三水平部分hp3。也就是说，第三水平部分hp3可以连接第一水平部分hp1的上述一个端部和对应的栅极接触结构(例如，gct1)，并且连接第二水平部分hp2的上述一个端部和对应的栅极接触结构(例如，gct1)。第一水平部分hp1和第二水平部分hp2可以沿第二方向y彼此平行地延伸。第一水平部分hp1、第二水平部分hp2和第三水平部分hp3可以包括金属层255和围绕金属层255的表面的导电屏障层253。在第一栅极导电图案至第四栅极导电图案gcp1、gcp2、gcp3和gcp4中，设置在较上部的栅极导电图案的第一水平部分hp1和第二水平部分hp2的长度可以长于设置在较下部的栅极导电图案的第一水平部分hp1和第二水平部分hp2的长度。例如，第一栅极导电图案gcp1的第一水平部分hp1和第二水平部分hp2的长度可以长于第二栅极导电图案gcp2的第一水平部分hp1和第二水平部分hp2的长度。第二栅极导电图案gcp2的第一水平部分hp1和第二水平部分hp2的长度可以长于第三栅极导电图案gcp3的第一水平部分hp1和第二水平部分hp2的长度。第三栅极导电
图案gcp3的第一水平部分hp1和第二水平部分hp2的长度可以长于第四栅极导电图案gcp4的第一水平部分hp1和第二水平部分hp2的长度。
[0055]
绝缘图案211a可以设置在第一栅极导电图案至第四栅极导电图案gcp1、gcp2、gcp3和gcp4中的每一个的第一水平部分hp1和第二水平部分hp2之间。绝缘图案211a可以与对应的栅极导电图案设置在同一层中。第一栅极接触结构至第四栅极接触结构gct1、gct2、gct3和gct4中的一些栅极接触结构可以在穿透绝缘图案211a的情况下在第三方向z上延伸。
[0056]
例如，对应于第一栅极导电图案gcp1的第一栅极接触结构gct1可以在穿透第一栅极导电图案gcp1的第三水平部分hp3的情况下在第三方向z上延伸。
[0057]
对应于第二栅极导电图案gcp2的第二栅极接触结构gct2可以在穿透第二栅极导电图案gcp2的第三水平部分hp3的情况下在第三方向z上延伸。第二栅极接触结构gct2可以穿透对应于第一栅极导电图案gcp1的绝缘图案211a。
[0058]
对应于第三栅极导电图案gcp3的第三栅极接触结构gct3可以在穿透第三栅极导电图案gcp3的第三水平部分hp3的情况下在第三方向z上延伸。第三栅极接触结构gct3可以穿透对应于第一栅极导电图案gcp1的绝缘图案211a和对应于第二栅极导电图案gcp2的绝缘图案211a。
[0059]
对应于第四栅极导电图案gcp4的第四栅极接触结构gct4可以在穿透第四栅极导电图案gcp4的第三水平部分hp3的情况下在第三方向z上延伸。第四栅极接触结构gct4可以穿透对应于第一栅极导电图案gcp1的绝缘图案211a、对应于第二栅极导电图案gcp2的绝缘图案211a和对应于第三栅极导电图案gcp3的绝缘图案211a。
[0060]
第二栅极接触结构至第四栅极接触结构gct2、gct3和gct4中的每一个可以在穿透与相对于对应的栅极导电图案在上方设置的栅极导电图案相对应的绝缘图案的情况下垂直延伸。
[0061]
根据上述结构，第一栅极接触结构gct1可以在不与第二栅极导电图案至第四栅极导电图案gcp2、gcp3和gcp4接触的情况下垂直延伸。第二栅极接触结构gct2可以在不与第三导电图案gcp3和第四导电图案gcp4接触的情况下垂直延伸，并且可以通过由第二栅极接触结构gct2穿透的绝缘图案211a与第一栅极导电图案gcp1电分隔和物理分隔。第三栅极接触结构gct3可以在不与第四栅极导电图案gcp4接触的情况下垂直延伸，并且可以通过由第三栅极接触结构gct3穿透的绝缘图案211a与第一栅极导电图案gcp1和第二栅极导电图案gcp2电分隔和物理分隔。第四栅极接触结构gct4可以通过由第四栅极接触结构gct4穿透的绝缘图案211a与第一栅极导电图案至第三栅极导电图案gcp1、gcp2和gcp3电分隔和物理分隔。
[0062]
第一栅极导电图案至第四栅极导电图案gcp1、gcp2、gcp3和gcp4可以分别对应于第一栅极接触结构至第四栅极接触结构gct1、gct2、gct3和gct4，并且第一栅极接触结构至第四栅极接触结构gct1、gct2、gct3和gct4可以分别连接到第一栅极导电图案至第四栅极导电图案gcp1、gcp2、gcp3和gcp4的第三水平部分hp3。第一栅极接触结构至第四栅极接触结构gct1、gct2、gct3和gct4可以被设置成沿第二方向y以恒定距离彼此隔开。第一栅极接触结构至第四栅极接触结构gct1、gct2、gct3和gct4中的每一个可以包括导电结构407和围绕导电结构407的导电屏障层405。
[0063]
图4c是示出根据本公开的一个实施方式的外围电路层和单元层叠结构的截面图。
[0064]
图4c是沿图4a所示的线a-a’截取的存储器装置的截面图。
[0065]
参照图4c，存储器装置可以包括外围电路层45、设置在外围电路层45上的接合结构bs和设置在接合结构bs上的单元层叠结构st[c]。单元层叠结构st[c]可以包括垂直延伸的沟道结构ch。存储器装置还可以包括栅极接触结构gct，栅极接触结构gct在穿透接合结构bs的情况下连接外围电路层45和单元层叠结构st[c]。
[0066]
外围电路层45可以包括基板301，基板301包括由隔离层303分隔的有源区、设置在基板301上的互连结构310和连接到互连结构310的导电焊盘317。基板301可以包括半导体基板，例如硅基板或锗基板。可以通过将p型杂质和n型杂质中的至少一种掺杂到基板301的有源区中来限定杂质区305a和305b。杂质区305a和305b可以包括用作图3所示的传输晶体管pt的结区的杂质区305a。每一个互连结构310可以包括导线、接触插塞和接触焊盘。每一个导电焊盘317可以包括导电屏障层和金属层。
[0067]
外围电路层45的基板301可以由绝缘结构311覆盖。互连结构310和导电焊盘317可以掩埋在绝缘结构311中。绝缘结构311可以包括各自包括两层或更多层的多层绝缘层。
[0068]
接合结构bs可以设置在绝缘结构311和导电焊盘317上。接合结构bs可以包括在彼此面对的情况下进行接合的第一绝缘层321和第二绝缘层323。
[0069]
根据本公开，栅极接触结构gct可以延伸穿透接合结构bs，并且与外围电路层45的导电焊盘317接触。因此，在本公开中，单元层叠结构st[c]的栅极导电图案gcp可以通过外围电路层45和单元层叠结构st[c]之间的栅极接触结构gct而电连接到外围电路层45。
[0070]
沟道结构ch可以朝向第三方向z延伸，并且包括沟道层231和芯绝缘层233。沟道层231可以围绕芯绝缘层233的侧壁。
[0071]
沟道层231可以用作单元串的沟道区。沟道层231可以包括半导体层。在一个实施方式中，沟道层231可以包括硅。沟道层231可以比芯绝缘层233进一步朝向外围电路层45突出。
[0072]
沟道层231可以连接到掺杂半导体层241。掺杂半导体层241可以设置在接合结构bs和沟道结构ch之间。在一个实施方式中，掺杂半导体层241可以包括n型掺杂硅层。
[0073]
如图4c所示，上导电层420可以与掺杂半导体层241交叠，并使沟道结构ch插置在上导电层420和掺杂半导体层241之间。上导电层420可以包括导电屏障层421和导电图案423。导电屏障层421可以沿导电图案423的侧壁和底表面延伸。
[0074]
上导电层420可以通过沟道接触结构419连接到沟道层231。沟道接触结构419可以穿透存储器层ml以与沟道层231接触。沟道接触结构419可以包括导电屏障层415和导电图案417。沟道接触结构419的导电屏障层415可以设置在沟道层231和沟道接触结构419的导电图案417之间，并且沿导电图案417的侧壁延伸。在一个实施方式中，导电屏障层415可以包括钛和氮化钛，其可以提供欧姆接触。
[0075]
沟道层231的可以与掺杂半导体层241接触的部分和沟道层231的可以与沟道接触结构419相邻的部分可以掺杂有杂质。在一个实施方式中，沟道层231的与掺杂半导体层241接触的部分和沟道层231的与沟道接触结构419相邻的部分可以掺杂有n型杂质。
[0076]
掺杂半导体层241可以用作图3所示的公共源极线csl，并且上导电层420可以用作图3所示的位线bl。尽管在图4c中例示了对应于图2a所示的实施方式的结构，但是本公开不
限于此。在一个实施方式中，掺杂半导体层241可以由用于图2b所示的位线bl的导电图案来代替，并且上导电层420可以被定义为用于图2b所示的公共源极线csl的导电图案。
[0077]
单元层叠结构st[c]的栅极导电图案gcp和层间绝缘层209可以围绕沟道结构ch并且朝向栅极接触结构gct延伸。栅极导电图案gcp可以设置在沿第三方向z彼此相邻的层间绝缘层209之间，以通过层间绝缘层209彼此绝缘。栅极导电图案gcp可以用作参照图3描述的源极选择线ssl、漏极选择线dsl和字线wl。参照图4c结合图4b，绝缘图案211a可以设置在每一个栅极导电图案gcp的围绕沟道结构ch的区域和连接到对应的栅极接触结构gct的区域之间。
[0078]
栅极导电图案gcp可以包括各种导电材料。在一个实施方式中，每一个栅极导电图案gcp可以包括导电屏障层253和金属层255。导电屏障层253可以沿金属层255的顶表面、底表面和侧壁延伸。
[0079]
单元层叠结构st[c]可以包括阶梯结构，并且间隙填充绝缘层243可以设置在单元层叠结构st[c]的阶梯结构和接合结构bs之间。绝缘层245可以设置在间隙填充绝缘层243和接合结构bs之间，并且延伸为与单元层叠结构st[c]交叠。
[0080]
各个栅极导电图案gcp可以分别连接到各个栅极接触结构gct。每一个栅极接触结构gct可以包括导电屏障层405和导电结构407。各个栅极接触结构gct可以分别与各个栅极导电图案gcp的第三水平部分hp3接触。栅极接触结构gct可以在第三方向z上延伸，以穿透接合结构bs、绝缘层245和间隙填充绝缘层243。栅极接触结构gct的侧壁的部分可以被绝缘图案211a围绕。例如，栅极接触结构gct通过与设置在对应的栅极导电图案gcp上方的栅极导电图案gcp相对应的绝缘图案211a而彼此物理隔离和电隔离。
[0081]
氧化物层401、第一上绝缘层411和第二上绝缘层413可以形成在设置在最上部的层间绝缘层209上。沟道接触结构419可以在穿透第一上绝缘层411和氧化物层401的情况下形成，并且上导电层420可以在穿透第二上绝缘层413的情况下形成。
[0082]
随着栅极导电图案gcp变得更加远离外围电路层45，gcp可以更远地延伸超过沟道结构ch，从而形成阶梯结构。换句话说，随着栅极导电图案gcp更加靠近外围电路层45，gcp的从沟道结构ch延伸的长度可以变得更短。
[0083]
图5至图9、图10a、图10b、图11a、图11b、图12、图13a、图13b、图14a和图14b是示出根据本公开的一个实施方式的形成单元层叠结构的方法的视图。
[0084]
将如下描述根据本公开的实施方式的形成单元层叠结构的方法。
[0085]
参照图5，第一保护层203、第二保护层205和第三保护层207可以顺序地层叠在包括单元区和接触区的牺牲基板201上。第一保护层203可以由在去除牺牲基板201的后续工艺中可以用作屏障的材料形成。第二保护层205可以由不同于第一保护层203的材料的材料形成。第三保护层207可以由不同于第二保护层205的材料的材料形成。在一个实施方式中，牺牲基板201可以包括硅，第一保护层203可以包括氮化物，并且第二保护层205可以包括氧化物。
[0086]
随后，层间绝缘层209和牺牲层211可以交替层叠在第三保护层207上。
[0087]
第三保护层207可以由在蚀刻层间绝缘层209和牺牲层211的后续工艺中可以用作蚀刻停止层的材料形成。
[0088]
牺牲层211可以包括相对于层间绝缘层209具有蚀刻选择性的材料。牺牲层211可
以由可以将在后续工艺中形成的栅极导电图案和栅极接触结构彼此绝缘的绝缘材料形成。层间绝缘层209可以由可以在栅极导电图案之间进行绝缘的绝缘材料形成。在一个实施方式中，层间绝缘层209可以包括诸如氧化硅的氧化物层，并且牺牲层211可以包括诸如氮化硅的氮化物层。
[0089]
随后，可以蚀刻单元区的层间绝缘层209和牺牲层211，从而形成穿透层间绝缘层209和牺牲层211的沟道孔220。第三保护层207可以在为形成沟道孔220而执行的对层间绝缘层209和牺牲层211的蚀刻工艺期间用作蚀刻停止层。在蚀刻层间绝缘层209和牺牲层211之后，通过蚀刻第三保护层207的一部分，沟道孔220可以延伸到第三保护层207的内部。
[0090]
随后，可以用存储器层221和沟道结构230填充沟道孔220。可以通过在沟道孔220的侧壁表面和底表面上顺序地层叠阻挡绝缘层223、数据存储层225和隧道绝缘层227来形成存储器层221。可以通过在存储器层221的表面上形成沟道层231并且用芯绝缘层233填充沟道孔220的通过沟道层231开口的中央区域来形成沟道结构230。随后，可以去除芯绝缘层233的一部分，从而在芯绝缘层233的顶部限定凹陷区235。沟道层231可以包括能够用作存储器串的沟道区的半导体层。
[0091]
沟道结构230可以穿透层间绝缘层209和牺牲层211，并且通过存储器层221与层间绝缘层209和牺牲层211隔开。
[0092]
参照图6，可以形成连接到沟道结构230的掺杂半导体层241。掺杂半导体层241可以包括填充图5所示的凹陷区235的第一图案241a和从第一图案241a延伸的第二图案241b。第二图案241b可以延伸以覆盖层间绝缘层209和牺牲层211的层叠结构的一部分。在一个实施方式中，可以将掺杂半导体层241蚀刻为用于图2a所示的公共源极线csl的图案。
[0093]
参照图7，可以蚀刻由掺杂半导体层241暴露的层间绝缘层209和牺牲层211，从而形成初步阶梯结构210a。初步阶梯结构210a可以包括多个台阶st。每一个台阶st可以包括牺牲层211和位于牺牲层211上的层间绝缘层209。
[0094]
参照图8，可以从初步阶梯结构210a的侧壁选择性地蚀刻每一个牺牲层211的一部分。因此，可以在层间绝缘层209之间限定间隙213。
[0095]
参照图9，可以在包括初步阶梯结构210a和掺杂半导体层241的整个结构上形成间隙填充绝缘层243。间隙填充绝缘层243可以由具有低阶梯覆盖(step coverage)的材料形成，使得图8所示的间隙不被掩埋。因此，在每一个牺牲层211的端部形成作为空的空间的第一隧道t1。
[0096]
随后，可以执行掩模工艺(mask process)和蚀刻工艺以部分地去除形成在单元区上的间隙填充绝缘层243，并且可以执行平坦化工艺以暴露掺杂半导体层241的表面。因此，可以去除形成在单元区上的间隙填充层243。
[0097]
随后，可以在包括掺杂半导体层241和间隙填充绝缘层243的整个结构上形成绝缘层245。绝缘层245可以包括氧化物层。
[0098]
图10a是示出在通过图9所示的工艺形成的整个结构上形成的第一掩模图案mp1的平面图。图10b是示出通过使用图10a所示的第一掩模图案mp1的蚀刻工艺形成的层叠结构的立体图。
[0099]
参照图10a和图10b，可以在通过图9所示的工艺形成的整个结构上形成其中对狭缝形成空间op进行开口的第一掩模图案mp1。随后，可以通过经由使用第一掩模图案mp1的
蚀刻工艺蚀刻图9所示的间隙填充绝缘层243、掺杂半导体层241和多个台阶st来形成狭缝si。因此，多个阶梯结构可以通过狭缝si彼此隔开。第一隧道t1可以设置在每一个牺牲层211的端部，以在第一方向x上延伸。
[0100]
图9所示的掺杂半导体层241可以设置在沟道结构230的顶部，并且图9所示的间隙填充绝缘层243可以设置在阶梯结构的顶部。然而，为了描述方便，省略了掺杂半导体层241和间隙填充绝缘层243的图示。
[0101]
参照图11a和图11b，在形成狭缝si的工艺之后，可以形成保护层251，保护层251沿狭缝si的暴露侧壁和第一隧道t1的暴露内表面延伸。保护层251可以包括相对于牺牲层211具有蚀刻选择性的材料。在一个实施方式中，保护层251可以包括多晶硅、硅锗和硅碳氧化物中的至少一种。保护层251可以防止在去除单元区上的牺牲层211的后续工艺中去除接触区上的牺牲层211。
[0102]
参照图12，可以去除第一掩模图案，并且可以在绝缘层245的顶部上形成覆盖接触区的顶部的第二掩模图案mp2。第二掩模图案mp2可以被形成为使得单元区是开口的。随后，可以通过执行蚀刻工艺来去除形成在单元区和接触区上的保护层251中的形成在单元区上的保护层251。因此，保护层251可以仅保留在接触区中。
[0103]
随后，通过经由蚀刻工艺去除通过狭缝暴露的单元区上的牺牲层，可以形成将要形成栅极导电图案的空间。由于形成在接触区上的牺牲层211的侧壁被保护层251围绕，因此该牺牲层211可以处于牺牲层211未通过狭缝暴露的状态。因此，在去除形成在单元区上的牺牲层的工艺中，通过在形成在接触区上的牺牲层211的侧壁上的保护层251而防止了蚀刻。
[0104]
参照图13a，可以去除第二掩模图案，并且可以去除形成在接触区上的保护层。因此，可以通过狭缝si暴露形成在接触区上的牺牲层的侧表面。
[0105]
随后，可以通过经由蚀刻工艺将形成在接触区上的牺牲层的侧壁蚀刻到预定深度来形成绝缘图案211a。例如，可以将形成在接触区上的牺牲层的侧壁蚀刻至50nm至100nm的深度。
[0106]
图13b是沿图10b所示的线b-b’截取的截面图，其示出蚀刻形成在接触区上的牺牲层的侧壁的工艺。
[0107]
参照图13b，可以通过将牺牲层(其侧壁通过狭缝暴露)蚀刻至预定深度而形成绝缘图案211a，并且可以在绝缘图案211a的两个端部形成作为空的空间的第二隧道t2。设置在同一层中的第二隧道t2可以通过图13a所示的第一隧道t1彼此连接。
[0108]
参照图14a，可以通过在单元区上的其中可以形成栅极导电图案的空间的内表面上顺序地形成导电屏障层253和金属层255而形成栅极导电图案gcp。同时，导电屏障层253和金属层255在接触区上顺序地形成在第一隧道和第二隧道的内表面上。例如，在沿第一隧道和第二隧道的内表面沉积导电屏障层253之后，可以用金属层255填充第一隧道和第二隧道的内部空间。随后，可以通过蚀刻狭缝区来将栅极导电图案gcp彼此隔离。可以用绝缘材料填充狭缝区。
[0109]
参照图14b，每一个栅极导电图案gcp可以包括彼此平行地从单元区延伸到接触区的第一水平部分hp1和第二水平部分hp2，并且第一水平部分hp1的一个端部和第二水平部分hp2的一个端部通过第三水平部分hp3彼此连接。此外，绝缘图案211a设置在每一个栅极
导电图案gcp的第一水平部分hp1和第二水平部分hp2之间的空间中。
[0110]
图15是示出根据本公开的一个实施方式的外围电路层的截面图。
[0111]
参照图15，外围电路层300可以包括：基板301，基板301包括隔离层303和杂质区305a和305b；连接到杂质区305a和305b的互连结构310；以及导电焊盘317。尽管图中未示出，但是可以在杂质区305a和305b上形成多个晶体管。互连结构310和导电焊盘317可以被掩埋在形成在基板301上的绝缘结构311中。
[0112]
图16a至图16e是示出根据本公开的一个实施方式的接合单元层叠结构和外围电路层的方法以及形成栅极接触结构的方法的截面图。
[0113]
接合图15所示的外围电路层300和图14a所示的单元层叠结构的方法以及形成栅极接触结构的方法将描述如下。
[0114]
参照图16a，第一绝缘层321可以形成在外围电路层300的整个结构上，并且第二绝缘层323形成在单元层叠结构st[c]的绝缘层245上。第一绝缘层321和第二绝缘层323可以由能够实现电介质到电介质(dielectric-to-dielectric)接合的各种电介质形成。在一个实施方式中，第一绝缘层321和第二绝缘层323中的每一个可以包括氧化物层。
[0115]
随后，可以通过接合工艺将第二绝缘层323接合到覆盖外围电路层300的第一绝缘层321。在接合工艺中，可以将栅极导电图案布置为使得每一个栅极导电图案的第三水平部分hp3与外围电路层300的每一个导电焊盘317交叠。
[0116]
参照图16b，在接合工艺之后，可以顺序地去除图16a中所示的牺牲基板201、第一保护层203、第二保护层205和第三保护层207。
[0117]
参照图16c，可以在设置在最上部的层间绝缘层209上顺序地形成氧化物层410和硬掩模图案403，并且可以通过使用硬掩模层403和氧化物层401执行接触孔蚀刻工艺来形成暴露导电焊盘317的接触孔h。接触孔h可以在穿透第三水平部分hp3的情况下形成。
[0118]
参照图16d，导电屏障层405可以沿接触孔h的侧壁和底表面形成，并且导电结构407可以被形成为使得接触孔h被掩埋。随后，可以通过执行平坦化工艺以暴露氧化物层401来去除掩模图案，并且可以在接触孔h中形成栅极接触结构409。导电屏障层405可以被形成为围绕导电结构407的侧壁和底表面。
[0119]
每一个栅极接触结构409可以穿透对应的栅极导电图案的第三水平部分hp3。因此，每一个栅极接触结构409可以电连接和物理连接到对应的导电图案的第三水平部分hp3的侧壁。
[0120]
随后，可以在包括氧化物层401和栅极接触结构409的整个结构上形成第一上绝缘层411。
[0121]
参照图16e，可以通过蚀刻第一上绝缘层411和氧化物层401以暴露沟道结构230的上表面来形成孔，并且可以在该孔中形成沟道接触结构419。可以通过在孔的侧壁和底表面上形成导电屏障层415并且用导电图案417填充孔来形成沟道接触结构419。
[0122]
随后，可以在包括沟道接触结构419和第一上绝缘层411的整个结构上形成第二上绝缘层413。可以蚀刻第二绝缘层413以形成暴露沟道接触结构419的上部的沟槽。随后，可以通过在第二上绝缘层413的沟槽中顺序地形成导电屏障层421和导电图案423来形成上导电层420。导电屏障层421可以沿导电图案423的侧壁和底表面延伸。
[0123]
图17是示出根据本公开的一个实施方式的存储器系统1100的配置的框图。
[0124]
参照图17，存储器系统1100可以包括存储器装置1120和存储器控制器1110。
[0125]
存储器装置1120可以是配置有多个闪存存储器芯片的多芯片封装。存储器装置1120可以包括通过接合结构彼此接合的外围电路层和层叠结构。层叠结构可以包括单元层叠结构。连接到单元层叠结构的栅极导电图案的栅极接触结构可以在穿透单元层叠结构和接合结构的情况下连接到外围电路层。
[0126]
存储器控制器1110可以控制存储器装置1120，并且可以包括静态随机存取存储器(sram)1111、中央处理单元(cpu)1112、主机接口1113、纠错块1114和存储器接口1115。sram 1111可以用作cpu 1112的操作存储器，cpu 1112可以执行用于存储器控制器1110的数据交换的总体控制操作，并且主机接口1113可以包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114可以检测并且纠正从存储器装置1120读取的数据中包括的错误。存储器接口1115可以与存储器装置1120进行接口连接。存储器控制器1110还可以包括用于存储与主机进行接口连接的代码数据的只读存储器(rom)等。
[0127]
如上所述配置的存储器系统1100可以是存储卡或固态盘(ssd)，其中存储器装置1120与控制器1110组合。例如，当存储器系统1100是ssd时，存储器控制器1100可以通过诸如通用串行总线(usb)协议、多媒体卡(mmc)协议、外围组件互连(pci)协议、pci express(pci-e)协议、高级技术附件(ata)协议、串行ata(sata)协议、并行ata(pata)协议、小型计算机系统接口(scsi)协议、增强型小型磁盘接口(esdi)协议以及集成驱动电子装置(ide)协议的各种接口协议中的一种与外部(例如，主机)通信。
[0128]
图18是示出根据本公开的一个实施方式的计算系统1200的配置的框图。
[0129]
参照图18，计算系统1200可以包括电连接到系统总线1260的cpu 1220、随机存取存储器(ram)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可以包括用于向计算系统1200提供操作电压的电池，并且还可以包括应用芯片组、相机图像处理器(cis)和移动d-ram等。
[0130]
存储器系统1210可以配置有存储器装置1212和存储器控制器1211。存储器装置1212可以与参照图17描述的存储器装置1120相同地进行配置。存储器控制器1211可以与参照图17描述的存储器控制器1100相同地进行配置。
[0131]
根据本公开，栅极接触结构可以在穿透接合结构的情况下连接到外围电路层，使得可以通过电介质到电介质接合来简化接合结构。因此，可以最小化接合结构故障，从而可以提高存储器装置的操作可靠性。
[0132]
根据本公开，可以防止用于字线的导电层之间的桥接现象(bridge phenomenon)，并且可以不需要用于连接外围电路层和栅极接触结构的附加金属线，从而可以简化布线工艺。
[0133]
已经在附图和说明书中描述了本公开的示例性实施方式。虽然这里使用了特定术语，但是这些术语仅仅是为了解释本公开的实施方式。因此，本公开不限于上述实施方式，并且在本公开的精神和范围内，可以进行许多变化。对于本领域技术人员来说，除了本文公开的实施方式之外，显然可以基于本公开的技术范围进行各种变型。只要没有进行不同的定义，本文使用的所有术语(包括技术术语或科学术语)都具有本公开所属领域的技术人员通常理解的含义。具有词典中限定的定义的术语应当被理解为具有与相关技术的上下文一致的含义。只要在本技术中没有明确定义，术语不应以理想的或过于正式的方式进行理解。
[0134]
相关申请的交叉引用
[0135]
本技术要求于2020年9月18日向韩国知识产权局提交的韩国专利申请no.10-2020-0120330的优先权，其全部公开内容通过引用并入本文。