横向功率半导体器件

1.本发明属于本发明属于半导体技术领域，具体的涉及一种横向功率半导体器件。


背景技术：

2.对于应用在中低压领域的半导体器件，导通电阻、电流密度作为衡量器件的重要指标。 对于该电压规格下的半导体器件，其沟道电阻、漂移区电阻成为导通电阻的主要成分。有效 降低沟道电阻、漂移区电阻成为提高器件优值的重要手段。该发明旨在通过间隔分布的多晶 硅槽栅，提高器件沟道密度，增多电流路径，使得器件在沟道区横向、纵向上都有高密度的 电流分布。在降低导通电阻的基础上，该发明进一步通过屏蔽栅、厚栅氧等方式降低栅漏电 容，优化器件的频率特性。此外，应用降低表面场(resurf)技术进一步减小漂移区导通 电阻。通过上述多种方式提升器件优值。


技术实现要素：

3.本发明提出一种横向功率半导体器件结构，该结构具有高的电流密度，从而降低导通电 阻，通过一系列方法再进一步降低器件栅漏电容、漂移区电阻，以获得更高的器件优值。
4.为实现上述发明目的，本发明技术方案如下：
5.一种横向功率半导体器件，包括：位于器件底部的第一类型掺杂衬底8、第一类型掺杂衬 底8上方的第二类型掺杂漂移区5、位于第二类型掺杂漂移区5右部上方的第二类型重掺杂 漏区6，位于第二类型掺杂漂移区5内左上方的第一类型掺杂体区4；
6.第一类型掺杂体区4内部左上方设有第一类型重掺杂体接触区1和第二类型重掺杂源区 2，第二类型重掺杂源区2的右侧为介质层7；
7.平行于器件表面的平面内从第一类型重掺杂体接触区1到第二类型重掺杂漏区6的方向 为横向，该平面内垂直于横向的方向为纵向，垂直于该平面的方向为垂向；
8.介质层7在第一类型掺杂体区4中沿纵向间隔排布，纵向上相邻介质层7之间为第一类 型掺杂体区4；多晶硅3被介质层7部分或全部包围。
9.作为优选方式，第一类型重掺杂体接触区1右边界与第二类型重掺杂源区2左边界相切， 第二类型重掺杂源区2右边界与介质层7左边界相切；或者
10.介质层7左侧向左延伸至第二类型重掺杂源区2中；且第一类型重掺杂体接触区1左侧 与第二类型重掺杂源区2右侧相切；且第一类型重掺杂体接触区1纵向上与邻近的介质层7 不接触。
11.作为优选方式，多晶硅3的右边界在第一类型掺杂体区4的右边界左侧；或多晶硅3的 右边界和第一类型掺杂体区4的右边界对齐；或多晶硅3的右边界在第一类型掺杂体区4的 右边界右侧。
12.作为优选方式，多晶硅3的上边界与介质层7的上边界相切、或多晶硅3上边界与介质 层7的上边界相隔一定距离。
13.作为优选方式，多晶硅3的底部与第一类型掺杂体区4的底部对齐；或多晶硅3的底部 位于第一类型掺杂体区4的底部上方；或多晶硅3的底部位于第一类型掺杂体区4的底部下 方。
14.作为优选方式，多晶硅3右边界和介质层7右边界的间距为a，多晶硅3底部和介质层7 底部的间距为b，a＞b，或a<b，或a＝b且都大于多晶硅3左边界和介质层7左边界之间的 间距。
15.作为优选方式，多晶硅3的右边界为向左侧凹陷的弧形。
16.作为优选方式，场氧化层9位于第二类型掺杂漂移区5的部分上表面，场氧化层9左侧 与介质层7接触、右侧与第二类型重掺杂漏区6接触，场氧化层9向下延伸至第二类型掺杂 漂移区5内。
17.作为优选方式，每个介质层7中的多晶硅3在纵向或横向或垂向上分为第一多晶硅31、 第二多晶硅32两部分；
18.或者多晶硅3为向右开口的u字形；
19.或者多晶硅3为回字形。
20.作为优选方式，每个介质层7中的3在横向上分为左侧的第一多晶硅31、和右侧的第二 多晶硅32两部分；
21.或者每个7中的3在纵向上分为上部的第一多晶硅31、和下部的第二多晶硅32两部分；
22.或者每个7中的3在垂向上分为上部的第一多晶硅31、和下部的第二多晶硅32两部分；
23.其中，第二多晶硅32右侧和介质层7右侧的距离c，第二多晶硅32底部和介质层7底 部的距离d，第一多晶硅31左侧和7左侧的距离e，三距离之间关系如下：
24.c>d且d＝e；
25.或者c<d且c＝e；
26.或者c>e且d>e。
27.作为优选方式，多晶硅31为倒放的“l”形且第二多晶硅32为矩形，第二多晶硅32位于 第一多晶硅31的右侧下方；
28.或者第一多晶硅31为矩形且第二多晶硅32为l形，且第一多晶硅31位于第二多晶硅32 的左上方；
29.或者第一多晶硅31为倒l型且第二多晶硅32为l型。
30.作为优选方式，金属14分别位于第二类型重掺杂源区2左侧、及第二类型重掺杂漏区6 右侧；第一类型重掺杂体接触区1位于第二类型重掺杂源区2左部下方，第一类型重掺杂体 接触区1与第二类型重掺杂源区2的左侧都与金属14接触；金属14底部在第一类型重掺杂 体接触区1底部的下方；第二类型重掺杂漏区6右侧与金属14接触；金属14底部在第二类 型重掺杂漏区6底部的下方。
31.作为优选方式，第一类型掺杂表层区27位于第二类型掺杂漂移区5部分上方，且第一类 型掺杂表层区27上表面与第二类型掺杂漂移区5上表面相切或者第一类型掺杂表层区27上 表面与第二类型掺杂漂移区5上表面不接触；第一类型掺杂表层区27左边界和介质层7的右 边界不接触；第一类型掺杂表层区27的右边界和第二类型重掺杂漏区6的左边界
不接触。
32.本发明的有益效果为：本发明相较于传统槽栅器件，引入了横向沟道，增大了电流密度， 实现较小的沟道导通电阻。本发明的一些实施例在此基础上，进一步减小栅漏电容，实现较 好的频率特性，以及用resurf技术进一步降低漂移区导通电阻。
附图说明
33.图1(a)为本发明实施例1的俯视图。
34.图1(b)为本发明实施例1沿aa’方向的剖面图。
35.图1(c)为本发明实施例1沿bb’方向的剖面图。
36.图2(a)为本发明实施例2的俯视图。
37.图2(b)为本发明实施例2沿cc’方向的剖面图。
38.图2(c)为本发明实施例2沿dd’方向的剖面图。
39.图3(a)为本发明实施例3的俯视图，该实施例改变沟道区和多晶硅栅的相对长度。
40.图3(b)为本发明实施例3沿ee’方向的剖面图。
41.图3(c)为本发明实施例3沿ff’方向的剖面图。
42.图4(a)为本发明实施例4的俯视图，该实施例规避表面电流。
43.图4(b)为本发明实施例4沿gg’方向的剖面图。
44.图5(a)为本发明实施例5的俯视图，该实施例引入场氧化层。
45.图5(b)为本发明实施例5沿hh’方向的剖面图。
46.图6(a)为本发明实施例6的俯视图。
47.图6(b)为本发明实施例6沿ii’方向的剖面图。
48.图7(a)为本发明实施例7的俯视图。
49.图7(b)为本发明实施例7沿jj’方向的剖面图。
50.图8(a)为本发明实施例8的俯视图。
51.图8(b)为本发明实施例8沿kk’方向的剖面图。
52.图9(a)为本发明实施例9的俯视图。
53.图9(b)为本发明实施例9沿ll’方向的剖面图。
54.图10(a)为本发明实施例10的俯视图。
55.图10(b)为本发明实施例10沿mm’方向的剖面图。
56.图11(a)为本发明实施例11的俯视图。
57.图11(b)为本发明实施例11沿nn’方向的剖面图。
58.图12(a)为本发明实施例12的俯视图。
59.图12(b)为本发明实施例12沿oo’方向的剖面图 图13(a)为本发明实施例13的俯视图。
60.图13(b)为本发明实施例13沿pp’方向的剖面图。
61.图13(c)为本发明实施例13沿qq’方向的剖面图。
62.图14(a)为本发明实施例14的俯视图。
63.图14(b)为本发明实施例14沿rr’方向的剖面图。
64.图14(c)为本发明实施例14沿ss’方向的剖面图。
65.图15(a)为本发明实施例15的俯视图。
66.图15(b)为本发明实施例15沿tt’方向的剖面图。
67.图15(c)为本发明实施例15沿uu’方向的剖面图。
68.图16(a)为本发明实施例16的俯视图。
69.图16(b)为本发明实施例16沿vv’方向的剖面图。
70.图17(a)为本发明实施例17的俯视图。
71.图17(b)为本发明实施例17沿ww’方向的剖面图。
72.图18(a)为本发明实施例18的俯视图。
73.图18(b)为本发明实施例18沿xx’方向的剖面图。
74.图19(a)为本发明实施例19的俯视图。
75.图19(b)为本发明实施例19沿yy’方向的剖面图。
76.图20(a)为本发明实施例20的俯视图。
77.图20(b)为本发明实施例20沿zz’方向的剖面图。
78.图21(a)为本发明实施例21的俯视图。
79.图21(b)为本发明实施例21沿aa’方向的剖面图。
80.图22(a)为本发明实施例22的俯视图。
81.图22(b)为本发明实施例22沿bb’方向的剖面图。
82.图23(a)为本发明实施例23的俯视图。
83.图23(b)为本发明实施例23沿cc’方向的剖面图。
84.图24(a)为本发明实施例24的俯视图。
85.图24(b)为本发明实施例24沿dd’方向的剖面图。
86.图25(a)为本发明实施例25的俯视图。
87.图25(b)为本发明实施例25沿ee’方向的剖面图。
88.图26(a)为本发明实施例26的俯视图。
89.图26(b)为本发明实施例26沿ff’方向的剖面图。
90.图27(a)为本发明实施例27的俯视图。
91.图27(b)为本发明实施例27沿gg’方向的剖面图。
92.图28(a)为本发明实施例28的俯视图。
93.图28(b)为本发明实施例28沿hh’方向的剖面图。
94.图29(a)为本发明实施例29的俯视图。
95.图29(b)为本发明实施例29沿ii’方向的剖面图。
96.图30(a)为本发明实施例30的俯视图。
97.图30(b)为本发明实施例30沿kk’方向的剖面图。
98.图30(c)为本发明实施例30沿ll’方向的剖面图。
99.图31(a)为本发明实施例31的俯视图。
100.图31(b)为本发明实施例31沿mm’方向的剖面图。
101.图31(c)为本发明实施例31沿nn’方向的剖面图。
102.1为第一类型重掺杂体接触区，2为第二类型重掺杂源区，3为多晶硅，31为第一多晶硅， 32为第二多晶硅，4为第一类型掺杂体区，5为第二类型掺杂漂移区，6为第二类型重
掺杂漏 区，7为介质层，8为第一类型掺杂衬底，9为场氧化层，14为金属，27为第一类型掺杂表 层区。
具体实施方式
103.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露 的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加 以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精 神下进行各种修饰或改变。
104.第一类型为p型，第二类型为n型，或者第一类型为n型，第二类型为p型。
105.重掺杂是指浓度大于1e19cm
‑3的掺杂。
106.实施例1
107.如图1(a)、图1(b)、图1(c)所示，一种横向功率半导体器件，包括：位于器件底部 的第一类型掺杂衬底8、第一类型掺杂衬底8上方的第二类型掺杂漂移区5、位于第二类型掺 杂漂移区5右部上方的第二类型重掺杂漏区6，位于第二类型掺杂漂移区5内左上方的第一 类型掺杂体区4；
108.第一类型掺杂体区4内部左上方设有第一类型重掺杂体接触区1和第二类型重掺杂源区 2，第二类型重掺杂源区2的右侧为介质层7；
109.平行于器件表面的平面内从第一类型重掺杂体接触区1到第二类型重掺杂漏区6的方向 为横向，该平面内垂直于横向的方向为纵向，垂直于该平面的方向为垂向；
110.介质层7在第一类型掺杂体区4中沿纵向间隔排布，纵向上相邻介质层7之间为第一类 型掺杂体区4；介质层7内部设有多晶硅3，多晶硅3的底部和左右两侧被介质层7包围。
111.第一类型重掺杂体接触区1右边界与第二类型重掺杂源区2左边界相切，第二类型重掺 杂源区2右边界与介质层7左边界相切；
112.如图1(a)所示，纵向上介质层7的右边界与第一类型掺杂体区4右边界对齐；如图1 (b)，第一类型多晶硅3的上边界与介质层7的上边界相切。第一类型掺杂体区4的底部在 第一类型多晶硅3的底部下方。
113.实施例2
114.如图2(a)、图2(b)、图2(c)所示，本实施例和实施例1的区别在于：纵向上所述介 质层7右边界延伸至第二类型掺杂漂移区5中，纵向上第一类型多晶硅3右边界与第一类型 掺杂体区4右边界对齐；第一类型掺杂体区4的底部与第一类型多晶硅3的底部同处于一条 直线上。
115.实施例3
116.如图3(a)、图3(b)、图3(c)所示，本实施例和实施例1的区别在于：所述介质层7 右边界延伸至第二类型掺杂漂移区5中，第一类型多晶硅3右边界在第一类型掺杂体区4右 边界右侧；第一类型掺杂体区4的底部在第一类型多晶硅3的底部上方。
117.实施例4
118.如图4(a)、图4(b)所示，本实施例和实施例1的区别在于：第一类型多晶硅3的底 部、两侧和上部全部被介质层7包围，第一类型多晶硅3的上边界与介质层7的上边界相隔 一定距离。该实施例旨在规避表面电流，让电流走体内，抑制可能发生的热载流子注入效
左侧都与金属14接触；金属14底部在第一类型重掺杂体接触区1底部的下方；第二类型重 掺杂漏区6右侧与金属14接触；金属14底部在第二类型重掺杂漏区6底部的下方。该实施 例旨在通过深槽金属增加漏、源极接触面积，从而减小接触电阻，最大限度利用漏极、源极 的导通面积，进而增加电流密度。
137.实施例14
138.如图14(a)、图14(b)、图14(c)所示，本实施例和实施例1的区别在于：介质层7 左侧向左延伸至第二类型重掺杂源区2中；第一类型重掺杂体接触区1位于第一类型掺杂体 区4中，第一类型重掺杂体接触区1左侧与第二类型重掺杂源区2右侧相切；第一类型重掺 杂体接触区1纵向上与邻近的介质层7不接触。该实施例通过缩短沟道长度来减小沟道区电 阻，通过将第一类型重掺杂体接触区1置于第二类型重掺杂源区2的右侧来抑制短沟道效应。
139.实施例15
140.如图15(a)、图15(b)、图15(c)所示，本实施例和实施例1的区别在于：介质层7 左侧与第二类型重掺杂源区2左侧相切；第一类型重掺杂体接触区1位于第一类型掺杂体区 4中，且第一类型重掺杂体接触区1左侧与第二类型重掺杂源区2右侧相切；第一类型重掺 杂体接触区1纵向上与邻近的介质层7不接触。该实施例通过缩短沟道长度来减小沟道区电 阻，通过将第一类型重掺杂体接触区1置于第二类型重掺杂源区2的右侧来抑制短沟道效应。
141.实施例16
142.如图16(a)、图16(b)所示，本实施例和实施例1的区别在于：每个介质层7中的多 晶硅3在垂向上分为第一多晶硅31、第二多晶硅32两部分。该实施例旨在引入垂向屏蔽栅 来减小栅漏电容。
143.实施例17
144.如图17(a)、图17(b)所示，本实施例和实施例16的区别在于：介质层7右边界向右 延伸至第二类型掺杂漂移区5中。垂向上第二多晶硅32底部和介质层7底部的距离，小于第 一多晶硅31右边界和介质层7右边界的距离。该实施例旨在引入垂向屏蔽栅、增厚横向栅氧 化层厚度来减小栅漏电容。
145.实施例18
146.如图18(a)、图18(b)所示，本实施例和实施例16的区别在于：垂向上第二多晶硅32 底部和介质层7底部的距离，大于第一多晶硅31侧面和介质层7侧面的距离。该实施例旨在 引入垂向屏蔽栅、增厚垂向栅氧化层厚度来减小栅漏电容。
147.实施例19
148.如图19(a)、图19(b)所示，本实施例和实施例16的区别在于：介质层7右边界向右 延伸至第二类型掺杂漂移区5中，垂向上第二多晶硅32底部和介质层7底部的距离，等于第 一多晶硅31右边界和介质层7右边界的距离，且都大于多晶硅3左边界和介质层7左边界之 间的间距。该实施例旨在引入垂向屏蔽栅、增厚横向和垂向栅氧化层厚度来减小栅漏电容。
149.实施例20
150.如图20(a)、图20(b)所示，本实施例和实施例1的区别在于：每个介质层7中的多 晶硅3在横向上分为第一多晶硅31、第二多晶硅32两部分。介质层7右边界向右延伸至第 二
左上方。该实施例旨在引入横向和垂向屏蔽栅来减小栅漏电容。
170.实施例30
171.如图30(a)、图30(b)所示，本实施例和实施例1的区别在于：
172.第一类型掺杂表层区27位于第二类型掺杂漂移区5部分上方，且第一类型掺杂表层区27 上表面与第二类型掺杂漂移区5上表面相切，第一类型掺杂表层区27与左侧介质层7不接触； 第一类型掺杂表层区27与右侧的第二类型重掺杂漏区6一定距离。该实施例旨在引入第一类 型掺杂表层区构成double resurf结构，来降低漂移区电阻。
173.实施例31
174.如图31(a)、图30(b)所示，本实施例和实施例1的区别在于：第一类型掺杂表层区 27位于第二类型掺杂漂移区5部分上方，第一类型掺杂表层区27上表面与第二类型掺杂漂 移区5上表面间隔一定距离。第一类型掺杂表层区27与左侧介质层7不接触；第一类型掺杂 表层区27与右侧的第二类型重掺杂漏区6一定距离。该实施例旨在引入第一类型掺杂埋层区 构成triple resurf结构，来降低漂移区电阻。
175.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技 术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所 属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效 修饰或改变，仍应由本发明的权利要求所涵盖。