一种半导体器件的制造方法

本发明涉及半导体技术领域，尤其涉及一种半导体器件的制造方法。

背景技术：

在制造包括多个鳍式场效应晶体管的半导体器件的过程中，为满足实际的工作需求，通常会通过为不同的鳍式场效应晶体管制造具有不同材质的沟道的方式，以使得半导体器件所包括的不同鳍式场效应晶体管具有不同的阈值电压。

但是，采用现有的制造方法制造上述半导体器件时，会使得半导体器件所包括的鳍式场效应晶体管具有的沟道中存在较多的缺陷，从而导致半导体器件的工作性能较差。

技术实现要素：

本发明的目的在于提供一种半导体器件的制造方法，用于确保半导体器件中，形成在不同类区域上的鳍式场效应晶体管具有不同阈值电压的情况下，减少各鳍式场效应晶体管所包括的沟道区中的缺陷，提高半导体器件的工作性能。

为了实现上述目的，本发明提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：

提供一基底；基底上形成有介质层，基底具有多类区域；

在介质层位于每类区域上的部分内分别开设贯穿介质层的凹槽，并在位于每类区域上的凹槽内形成相应材质的半导体材料层；位于不同类区域上的半导体材料层为相应类的阈值调控层；

去除介质层，并至少刻蚀半导体材料层和基底，以在每类区域上均形成沿第一方向延伸的鳍状结构；

基于每一鳍状结构，在每类区域上均形成鳍式场效应晶体管，以使得位于不同类区域上的鳍式场效应晶体管具有不同的阈值电压。

与现有技术相比，本发明提供的半导体器件的制造方法中，提供的基底上形成有介质层，并且该基底具有多类区域。在此情况下，在介质层位于每类区域上的部分内分别开设了凹槽、以及在位于每类区域上的凹槽内形成有相应材质的半导体材料层后，位于不同类区域上的半导体材料层成为相应类的阈值调控层。接着在去除介质层后，至少刻蚀半导体材料层和基底，并在每类区域上均形成鳍状结构。基于此，因位于不同类区域上的鳍状结构由相应类阈值调控层和基底刻蚀形成，故后续基于形成在不同类区域上的鳍状结构所形成的沟道区也至少包括相应类阈值调控层被刻蚀后剩余的部分，从而能够实现在所制造的半导体器件中，形成在不同类区域上的鳍式场效应晶体管具有不同的阈值电压。此外，上述半导体材料层是形成在不同类区域上开设的凹槽内，并且位于每类区域上的鳍状结构是通过刻蚀半导体材料层和基底位于相应类区域内的部分而形成的，因此半导体材料层的宽度大于鳍状结构的宽度。与采用现有stifirst方案在腐蚀鳍状结构获得的凹槽内形成半导体材料层相比，本发明提供的半导体器件的制造方法中，半导体材料层形成在具有较大宽度的凹槽内，使得形成的半导体材料层具有良好的晶体质量，从而可以提高基于该半导体材料层形成的沟道区的质量、减少沟道区的缺陷，提高半导体器件的工作性能。

再者，因介质层和基底之间具有较高的刻蚀选择比，故在刻蚀介质层位于相应类区域上的部分形成凹槽的过程中，刻蚀剂刻蚀至基底的表面后不会继续向下刻蚀，便于控制凹槽的深度。同时，因介质层和基底之间具有较高的刻蚀选择比，故即使形成在同一类区域上的各凹槽的径向尺寸不同的情况下，也不会因负载效应而导致径向尺寸大的凹槽刻蚀深，而径向尺寸较小的凹槽刻蚀浅的问题，从而有利于控制基于该凹槽形成的半导体材料层的厚度，进而能够提高所制造的半导体器件的精度。并且，半导体材料层是形成在开设于介质层的凹槽内，凹槽由介质层和基底围成，因此在形成半导体材料层的过程中，半导体材料层仅可以由基底的表面并沿着自下而上的单一方向生长，无需额外形成覆盖在凹槽侧壁上的其他保护层就可以限制半导体材料层的生长方向，从而可以进一步减小基于该半导体材料层所形成的沟道区中的缺陷，提高所制造的半导体器件的良率。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例提供的半导体器件的制造方法流程图；

图2为本发明实施例中在介质层位于目标类区域上的部分内开设凹槽后的第一种结构示意图；

图3为本发明实施例中在介质层位于目标类区域上的部分内开设凹槽后的第二种结构示意图；

图4为本发明实施例中在介质层位于目标类区域上的部分内开设凹槽后的第三种结构示意图；

图5为本发明实施例中在介质层位于目标类区域上的部分内开设凹槽后的第四种结构示意图；

图6为本发明实施例中在位于目标类区域上的凹槽内形成半导体材料后的第一种结构示意图；

图7为本发明实施例中在位于目标类区域上的凹槽内形成半导体材料层后的第一种结构示意图；

图8为本发明实施例中在介质层位于目标类区域上的部分内开设凹槽后的第五种结构示意图；

图9为本发明实施例中在位于目标类区域上的凹槽内形成半导体材料后的第二种结构示意图；

图10为本发明实施例中在位于目标类区域上的凹槽内形成半导体材料层后的第二种结构示意图；

图11为本发明实施例中形成掩膜层后的第一种结构示意图；

图12为本发明实施例中在介质层位于目标类区域上的部分内开设凹槽后的第六种结构示意图；

图13为本发明实施例中在位于目标类区域上的凹槽内形成半导体材料后的第三种结构示意图；

图14为本发明实施例中在位于目标类区域上的凹槽内形成半导体材料层后的第三种结构示意图；

图15为本发明实施例中形成掩膜层后的第二种结构示意图；

图16为本发明实施例中在位于目标类区域上的凹槽内形成半导体材料后的第四种结构示意图；

图17为本发明实施例中在位于目标类区域上的凹槽内形成半导体材料层后的第四种结构示意图；

图18为本发明实施例中去除介质层后的第一种结构示意图；

图19为本发明实施例中去除介质层后的第二种结构示意图；

图20为本发明实施例中形成鳍状结构后的第一种结构示意图；

图21为本发明实施例中形成鳍状结构后的第二种结构示意图；

图22为本发明实施例中形成鳍状结构后的第三种结构示意图；

图23为本发明实施例中形成刻蚀填充层后的第一种结构示意图；

图24为本发明实施例中形成刻蚀填充层后的第二种结构示意图；

图25为本发明实施例中形成鳍状结构后的第四种结构示意图；

图26为本发明实施例中形成鳍状结构后的第五种结构示意图；

图27为本发明实施例中形成鳍状结构后的第六种结构示意图；

图28为本发明实施例中形成隔离材料，并对隔离材料进行回刻和平坦化处理后的第一种结构示意图；

图29为本发明实施例中形成隔离材料，并对隔离材料进行回刻和平坦化处理后的第二种结构示意图；

图30为本发明实施例中形成浅槽隔离后的第一种结构示意图；

图31为本发明实施例中形成浅槽隔离后的第二种结构示意图。

附图标记：11为基底，111为衬底，112为应变缓冲层，12为第一类区域，13为第二类区域，14为第三类区域，15为介质层，16为凹槽，17为半导体材料，171为半导体材料层，18为掩膜层，19为刻蚀填充层，20为鳍状结构，201为鳍部，21为隔离材料，211为浅槽隔离。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在制造包括多个鳍式场效应晶体管的半导体器件的过程中，为满足实际的工作需求，通常会通过为不同的鳍式场效应晶体管(不同的鳍式场效应晶体管的导电类型可以相同，也可以不同)制造具有不同材质的沟道的方式，以使得半导体器件所包括的不同鳍式场效应晶体管具有不同的阈值电压。

此外，随着器件特征尺寸进入到5纳米技术节点，半导体器件因小尺度量子效应造成沟道的迁移率退化。同时，半导体器件的尺寸不断微缩带来的应变工程出现饱和效应，使得半导体器件的性能退化。而锗硅、锗等高迁移率材料具有高载流子迁移率的特点。对于cmos器件来说，当采用锗硅或锗高迁移率材料制造cmos器件所包括的pmos鳍式场效应晶体管(下文简称pmos晶体管)中的导电沟道时，可以提高pmos晶体管中的导电沟道的载流子迁移率，进而提升pmos晶体管的性能。但是，当采用上述高迁移率材料制造nmos鳍式场效应晶体管(下文简称nmos晶体管)中的导电沟道时，则存在界面态较差、源漏接触电阻高等问题。因此，锗硅或锗高迁移率材料一般作为pmos晶体管的导电沟道。而nmos晶体管采用应变硅、较低锗含量的锗硅或ⅲ-ⅴ族材料制造导电沟道。

不管是为了满足多阈值电压的需求而集成了具有不同沟道材料的多个鳍式场效应晶体管的半导体器件来说，还是为了提高工作性能而集成了具有不同沟道材料的pmos晶体管和nmos晶体管的cmos器件来说，往往需要在衬底上形成多种沟道材料的集成，然后基于多种沟道材料分别制造相应的晶体管具有的沟道。

目前，现有的制造方法大多通过stifirst方案实现在衬底上形成多种沟道材料的集成。其中，以制造具有一类nmos晶体管和一类pmos晶体管的cmos器件，并且该类pmos晶体管和该类nmos晶体管具有不同的沟道材料为例，简单介绍通过stifirst方案制造上述半导体器件的过程：首先可以采用光刻和刻蚀工艺，对硅衬底或soi衬底进行刻蚀，在n阱区和p阱区上分别形成至少一个鳍状结构。接着在相邻鳍状结构之间淀积用于形成浅槽隔离的隔离材料，并对隔离材料进行平坦化和回刻处理，以露出鳍状结构的顶部。再对位于n阱区上的鳍状结构进行腐蚀，形成凹槽。最后，在凹槽内外延形成高迁移率材料的pmos晶体管的导电沟道，从而实现具有不同沟道材料的nmos和pmos晶体管的制造。由上述内容可知，采用stifirst方案制造上述半导体器件的过程较为复杂。并且，高迁移率材料是外延形成在刻蚀鳍状结构形成的凹槽内。在上述情况下，上述凹槽的最大宽度等于鳍状结构的宽度。此时，凹槽的宽度较小，使得外延的高迁移率材料在沿着凹槽的长度方向上出现因晶格失配引起的缺陷，不利于高迁移率材料的形成，且使得pmos晶体管中的导电沟道具有较多缺陷，从而导致半导体器件的性能不佳。

而对于stilast方案来说，虽然现有的stilast方案能够实现高迁移率沟道的集成、且制造半导体器件的过程较简便，但是现有stilast方案一般只能实现具有相同沟道材料的多个晶体管的制造，难以形成上述半导体器件。

为了解决上述技术问题，本发明实施例提供了一种半导体器件的制造方法。其中，在介质层位于每类区域上的部分内分别开设了凹槽、以及在位于每类区域上的凹槽内形成有相应材质的半导体材料层后，位于不同类区域上的半导体材料层成为相应类的阈值调控层。接着在去除介质层后，至少刻蚀半导体材料层和基底，并在每类区域上均形成鳍状结构。基于此，因位于不同类区域上的鳍状结构由相应类阈值调控层和基底刻蚀形成，故后续基于形成在不同类区域上的鳍状结构所形成的沟道区也至少包括相应类阈值调控层被刻蚀后剩余的部分，从而能够实现在所制造的半导体器件中，形成在不同类区域上的鳍式场效应晶体管具有不同的阈值电压。此外，半导体材料层形成在具有较大宽度的凹槽内，使得形成的半导体材料层具有良好的晶体质量，从而可以提高基于该半导体材料层形成的沟道区的质量、减少沟道区的缺陷，提高半导体器件的工作性能。

如图1所示，本发明实施例提供了一种半导体器件的制造方法。下文将根据图2至图31示出的操作的剖视图，对制造过程进行描述。具体的，该半导体器件的制造方法包括：

首先，提供一基底。该基底上形成有介质层。基底具有多类区域。

具体的，如图2和图4所示，上述基底11可以为其上未形成有任何膜层的衬底。例如：基底11可以为硅衬底、绝缘体上硅衬底、锗硅衬底、锗衬底等半导体衬底。或者，上述基底11还可以为其上形成有一些膜层的衬底。示例性的，如图3和图5所示，基底11可以包括衬底111、以及形成在衬底111上的应变缓冲层112。该应变缓冲层112的材质可以根据实际应用场景设置，此处不做具体限定。例如：该应变缓冲层112的材质为锗硅、锗、ⅲ-ⅴ族材料中的任一种或几种的组合。此外，应变缓冲层112可以为单层结构，也可以为多层结构。具体的，应变缓冲层112的结构也可以根据实际应用场景设置。例如：当应变缓冲层112为单层结构时，该应变缓冲层112可以为锗硅层或锗层等。又例如：当应变缓冲层112为多层结构时，应变缓冲层112可以是由不同锗含量的多个锗硅层构成的多层结构。

值得注意的是，与基底为其上未形成有任何膜层的衬底相比，当基底包括衬底和应变缓冲层时，应变缓冲层的存在可以向后续形成在不同类区域上的半导体材料层提供应力，从而使得基于该半导体材料层形成的沟道区中产生应变，进而提高载流子在鳍式场效应晶体管中的迁移率，提升半导体器件的性能。

此外，基底具有的区域的类数可以根据实际应用场景设置，此处不做具体限定。具体的，在制造的半导体器件包括多个鳍式场效应晶体管、且多个鳍式场效应晶体管中的至少两个具有不同的阈值电压的情况下，基底具有的区域的类数等于大小不同的阈值电压的个数。例如：如图2和图3所示，在所制造的半导体器件为具有至少两个鳍式场效应晶体管的半导体器件，并且上述至少两个鳍式场效应晶体管具有两个大小不同的阈值电压的情况下，基底11具有两类区域(第一类区域12和第二类区域13)。又例如：如图4和图5所示，在所制造的半导体器件为具有至少三个鳍式场效应晶体管的半导体器件，并且上述至少三个鳍式场效应晶体管具有三个大小不同的阈值电压的情况下，基底11具有三类区域(第一类区域12、第二类区域13和第三类区域14)。

其中，基底具有的每类区域的数量可以分别为一个、也可以为多个。具体的，每类区域的个数可以根据具有相应阈值电压的鳍式场效应晶体管的个数进行设置。例如：在半导体器件包括两个具有xv阈值电压的第一鳍式场效应晶体管、三个具有yv阈值电压的第二鳍式场效应晶体管、以及四个具有zv阈值电压的第三鳍式场效应晶体管，并且x≠y≠z的情况下，基底可以具有两个第一类区域、三个第二类区域和四个第三类区域。

对于形成在基底上的介质层来说，该介质层的材质可以根据实际需求进行设置。例如：该介质层的材质可以为二氧化硅、氮化硅或碳氧化硅等。此外，介质层可以为单层结构，也可以为多层结构。具体的，当介质层为单层结构时，该介质层可以为二氧化硅层、氮化硅层等。当介质层为多层结构时，该介质层可以为由二氧化硅层/氮化硅层/碳氧化硅层构成的叠层等。再者，因介质层的厚度决定了凹槽的深度，从而影响后续形成在凹槽内的半导体材料层的厚度，进而影响后续至少基于该半导体材料层形成的鳍部的高度，故可以根据实际应用场景中对半导体材料层的厚度、以及鳍部的高度的要求来设置介质层的厚度。

如图2至图17所示，在介质层15位于每类区域上的部分内分别开设贯穿介质层15的凹槽16，并在位于每类区域上的凹槽16内形成相应材质的半导体材料层171。位于不同类区域上的半导体材料层171为相应类的阈值调控层。

具体来说，上述半导体材料层的材质可以为硅、锗硅、锗、锗锡或ⅲ-ⅴ族材料。其中，形成位于每类区域上的半导体材料层的具体材质可以根据后续形成的相应鳍式场效应晶体管的导电类型、以及其具有的阈值电压的要求进行设置。具体的，可以根据鳍式场效应晶体管的导电类型，将上述各半导体材料层(阈值调控层)的材质至少分为以下两种情况进行阐述：

在一种示例中，在位于不同类区域上的鳍式场效应晶体管的导电类型相同的情况下，位于不同类区域上的半导体材料层的材质不同。

可以理解的是，当位于不同类区域上的鳍式场效应晶体管的导电类型不同的情况下，需要位于不同类区域上的鳍式场效应晶体管具有的沟道区由不同的材质制造形成，以实现在位于不同类区域上的鳍式场效应晶体管具有的阈值电压不同。基于此，在位于不同类区域上的半导体材料层的材质不同的情况下，后续至少刻蚀基底以及位于不同类区域上的半导体材料层后，位于不同类区域上的鳍状结构的材质不完全相同。也就是说，后续基于不同类区域上的鳍状结构所形成的各沟道区的材质也不完全相同，因不同材质的沟道区具有不同的载流子迁移率和导电性能，因此在位于不同类区域上的鳍式场效应晶体管所包括的沟道区的材质并不完全相同的情况下，利于实现在不同类区域上形成具有不同阈值电压的鳍式场效应晶体管。

例如：在半导体器件包括三个pmos晶体管，并且这三个pmos晶体管分别具有三个不同的阈值电压的情况下，这三个pmos晶体管所对应的半导体材料层的材质可以分别为si1-agea、si1-bgeb、si1-cgec。其中，a≠b≠c。a、b和c的具体值可以根据相应鳍式场效应晶体管的阈值电压的大小进行设置。

在另一种示例中，上述基底具有m类第一区域和p类第二区域。位于第一区域上的鳍式场效应晶体管的导电类型与位于第二区域上的鳍式场效应晶体管的导电类型不同。位于第一区域上的半导体材料层的材质和位于第二区域上的半导体材料层的材质相同或不同。在m＝1，且p为大于等于2的正整数的情况下，位于不同类第二区域上的半导体材料层的材质不同。在m为大于等于2的正整数，且p＝1的情况下，位于不同类第一区域上的半导体材料层的材质不同。在m和p均为大于等于2的正整数的情况下，位于不同类第一区域上的半导体材料层的材质不同，位于不同类第二区域上的半导体材料层的材质不同。

可以理解的是，当位于第一区域的鳍式场效应晶体管的导电类型与位于第二区域上的鳍式场效应晶体管的导电类型不同时，需要位于各类第一区域上的鳍式场效应晶体管具有的沟道区由不同的材质制造形成。并且，需要位于各类第二区域上的鳍式场效应晶体管具有的沟道区由不同的材质制造形成，以确保在不同类区域形成具有不同阈值电压的鳍式场效应晶体管。而位于第一区域上的鳍式场效应晶体管与位于第二区域上的鳍式场效应晶体管，二者所具有的沟道区的材质可以相同，也可以不同。基于此，在具有多类第一区域和/或多类第二区域的情况下，需要在不同类第一区域和/或不同类第二区域上分别形成相应材质的半导体材料层，以满足相应导电类型下，位于不同类区域上的鳍式场效应晶体管具有不同的阈值电压。

例如：在半导体器件包括两个nmos晶体管和三个pmos晶体管，并且，上述两个nmos晶体管、以及三个pmos晶体管分别具有不同的阈值电压的情况下，这两个nmos晶体管所对应的半导体材料层的材质可以分别为si1-agea、si1-bgeb。其中，a≠b。上述三个pmos晶体管所对应的半导体材料层的材质可以分别为si1-bgeb、si1-cgec、si1-dged。其中，b≠c≠d。a、b、c和d的具体值可以根据相应鳍式场效应晶体管的阈值电压的大小进行设置。

需要说明的是，前文所述的不同半导体材料层的材质不同，可以是不同半导体材料层由不同元素组成的材质制造形成。例如：形成在第一类区域上的半导体材料层的材质可以为硅，而形成在第二类区域上的半导体材料层的材质为锗。或者，也可以是不同半导体材料层由相同元素组成的材质制造形成，但是半导体材料层内相应元素的含量不同。例如：形成在第一类区域上的半导体材料层的材质可以为si1-agea，而形成在第二类区域上的半导体材料层的材质为si1-bgeb，其中，a≠b。

此外，位于不同类区域上的鳍式场效应晶体管的导电类型不管是相同，还是不同，只要在确保不同鳍式场效应晶体管的阈值电压满足工作要求的情况下，又根据鳍式场效应晶体管的导电类型，在位于不同类区域上的凹槽内形成相应材质的半导体材料层。例如：位于第一区域上的鳍式场效应晶体管为nmos晶体管，位于第二区域的鳍式场效应晶体管为pmos晶体管的情况下，形成在位于第一区域上的凹槽内的半导体材料层的材质为应变硅、较低锗含量的锗硅或ⅲ-ⅴ族材料。而形成在位于第二区域上的凹槽内的半导体材料层的材质为锗硅、锗等高迁移率材料。此时，除了能够使得位于第一区域和第二区域的鳍式场效应晶体管具有满足工作要求的阈值电压外，还可以提高位于第二区域上的鳍式场效应晶体管内载流子的迁移率，提升所制造的半导体器件的工作性能。

在一种示例中，如图2至图17所示，上述在介质层15位于每类区域上的部分内分别开设贯穿介质层15的凹槽16，并在位于每类区域上的凹槽16内形成相应材质的半导体材料层171，可以包括以下步骤：

如图2至图5所示，刻蚀介质层15位于目标类区域上的部分，以在目标类区域上形成贯穿介质层15的凹槽16。

其中，上述目标类区域可以为基底具有的多类区域中的任一类其上待形成凹槽的区域。例如：在所制造的半导体器件包括具有不同沟道材料和阈值电压的一个pmos晶体管和一个nmos晶体管的情况下，若pmos晶体管形成在基底具有的第一类区域上，nmos晶体管形成在基底具有的第二类区域上，则目标类区域可以为第一类区域，也可以为第二类区域。

示例性的，可以先采用光刻工艺，在介质层上形成光刻掩膜层。该光刻掩膜层暴露的部分为介质层位于目标类区域上的部分。接着在光刻掩膜层的掩膜作用下，可以采用干法刻蚀或湿法腐蚀工艺，自上而下对介质层位于目标类区域上的部分进行刻蚀，直至刻蚀基底的表面，形成位于目标类区域上的凹槽。

值得注意的是，因干法刻蚀是利用电场对离子体进行引导和加速，使其具备一定能量。当其加速后的离子轰击被刻蚀物的表面时，会将被刻蚀物材料的原子击出，从而达到利用物理上的能量转移来实现刻蚀的目的。虽然采用干法刻蚀可以加快刻蚀速率，但是在采用干法刻蚀工艺刻穿介质层后，高能离子会轰击并损伤基底的表面，使得基底表面存在较多的晶格损伤。而湿法腐蚀是利用腐蚀液与被刻蚀物发生化学反应，并生成各种生成物。这些生成物会随着腐蚀液被排出，从而实现对被刻蚀物的刻蚀。虽然腐蚀液在刻穿介质层后同样会与基底表面接触，但腐蚀液不会与基底表面发生化学反应。基于此，与采用干法刻蚀工艺相比，采用湿法刻蚀工艺在目标类区域上形成凹槽可以降低刻蚀对基底表面的损伤，因此无需额外采用牺牲氧化等方式修复上述损伤，就可以直接在凹槽内形成品质良好的半导体材料层，从而可以在确保半导体器件具有较高良率的同时，简化半导体器件的制造过程。此外，与干法刻蚀相比，湿法腐蚀工艺可以实现介质层与基底之间具有更高的选择比，使得刻蚀液在刻穿介质层后可以停止在基底的表面，便于控制凹槽的深度，从而有利于控制基于该凹槽形成的半导体材料层的厚度，进而能够提高所制造的半导体器件的精度。

如图6和图7所示，在位于目标类区域上的凹槽内形成相应材质的半导体材料层171。具体的，根据重复次数、以及形成方式的不同，上述半导体材料层171的形成情况也不同。

在一种示例中，上述在位于目标类区域上的凹槽内形成相应材质的半导体材料层，可以包括以下步骤：

如图6和图9所示，至少由位于目标类区域上的凹槽内外延相应材质的半导体材料17。半导体材料17的顶部高度大于介质层15的顶部高度。

示例性的，如图6所示，当第一次在位于目标类区域上的凹槽内形成半导体材料17的情况下，可以通过外延生长的方式由凹槽的槽底沿着自下而上的方向外延相应材质的半导体材料17。并且，形成的半导体材料17的顶部高度大于介质层15的顶部高度，因此可以确保基于该半导体材料17形成的半导体材料层可以填充满凹槽。

此外，如图9所示，在基底11具有n(n为大于等于2的正整数)类区域，且重复次数大于等于1、小于等于n-1的情况下，即当第2～n次在位于目标类区域上的凹槽内形成半导体材料17的情况下，可以用于外延半导体材料17的外延界面除了包括基底11位于目标类区域的部分的表面外，还包括已形成的半导体材料层171的顶部表面。基于此，在第2～n次采用上述方式外延半导体材料17时，半导体材料17不仅会形成在位于目标类区域上的凹槽内，还会形成在已形成的半导体材料层171上。

如图7和图10所示，对半导体材料进行第一平坦化处理，去除半导体材料位于凹槽外的部分，使得剩余的半导体材料形成半导体材料层171。

示例性的，因形成的半导体材料的顶部高度大于介质层的顶部高度，故为了获得仅位于凹槽内的半导体材料层还需要采用化学机械抛光等工艺对半导体材料进行第一平坦化处理，以对半导体材料进行减薄，去除半导体材料位于凹槽外的部分，获得半导体材料层。

在一种示例中，如图11和图15所示，上述基底11具有n类区域，其中，n为大于等于2的正整数。在重复次数大于等于1、且小于等于n-1的情况下，刻蚀介质层15位于目标类区域上的部分前，上述半导体器件的制造方法还可以包括：如图11和图15所示，形成至少覆盖在已形成的半导体材料层171上的掩膜层18。

示例性的，可以通过物理气相沉积或化学气相沉积在介质层和已形成的半导体材料层上形成掩膜材料层。接着通过光刻和刻蚀工艺，对掩膜材料层进行刻蚀，形成掩膜层。该掩膜层可以仅覆盖在已形成的半导体材料层上，或者，还可以覆盖在介质层在下一次重复操作过程中不需要开设凹槽的部分上。其中，上述掩膜层的材质可以根据实际应用场景进行设置。例如：掩膜层的材质可以为二氧化硅、氮化硅、碳氧化硅等。

在另一种示例中，在形成有上述掩膜层的情况下，上述在位于目标类区域上的凹槽内形成相应材质的半导体材料层，可以包括：

如图12、图13、图15和图16所示，在掩膜层18的保护作用下，由位于目标类区域上的凹槽16内外延相应材质的半导体材料17。半导体材料17的顶部高度大于介质层15的顶部高度。具体的，可以采用前文所述的工艺形成上述半导体材料17。

可以理解的是，如图8和图9所示，当第2～n次在位于目标类区域上的凹槽16内形成半导体材料17的情况下，可以用于外延半导体材料17的外延界面除了包括基底11位于目标类区域的部分的表面外，还包括已形成的半导体材料层171的顶部表面。基于此，如图12和图15所示，在重复下一次操作前，至少在已形成的半导体材料层171上形成掩膜层18可以使下一次重复操作过程中仅由位于目标类区域上的凹槽16内自下而上外延形成半导体材料17，新外延的半导体材料17不会与已形成的半导体材料层171接触，从而可以防止下一次外延半导体材料17的过程中对已形成的半导体材料层171造成影响，进而可以提高所制造的半导体器件的良率。

如图14和图17所示，去除掩膜层，并对半导体材料进行第一平坦化处理，使得剩余的半导体材料形成半导体材料层171。

示例性的，可以采用湿法腐蚀等工艺去除掩膜层。具体的，湿法腐蚀工艺所采用的腐蚀液可以根据掩膜层的材质进行选择。例如：当掩膜层的材质为二氧化硅时，湿法腐蚀工艺所使用的腐蚀液可以为氢氟酸。如图13、图14、图16和图17所示，在去除掩膜层后，可以采用前文所述的工艺对半导体材料17进行第一平坦化处理，仅去除半导体材料17位于相应凹槽外的部分，就可以获得位于目标类区域上的半导体材料层171。

如图8至图17所示，重复上述步骤，直至在介质层15位于每类区域上的部分内分别开设贯穿介质层15的凹槽16，并在位于每类区域上的凹槽16内形成相应材质的半导体材料层171。

具体来说，在介质层位于目标类区域上部分开设凹槽，并在位于目标类区域上的凹槽内形成半导体材料层。上述两个步骤的重复次数可以根据基底具有的区域的类数、以及实际应用场景进行设置。例如：在基底具有三类区域，且需要分别在这三类区域上形成材质不同的半导体材料层的情况下，在依次执行一次上述两个步骤后，还需要重复执行两次上述两个步骤，才能够在基底具有的三类区域上分别形成材质不同的半导体材料层。其中，在重复执行上述两个步骤前，可以采用前文所述的方式形成掩膜层。当然，在重复执行的过程中，若新形成的半导体材料对已形成的半导体材料层没有影响的情况下，也可以不用形成上述掩膜层。

如图18至图22所示，去除介质层，并至少刻蚀半导体材料层171和基底11，以在每类区域上均形成沿第一方向延伸的鳍状结构20。

示例性的，如图18和图19所示，可以采用湿法腐蚀等工艺去除介质层。如图20至图22所示，接着可以采用侧墙转移和刻蚀工艺刻蚀半导体材料层和基底11，形成沿第一方向延伸的鳍状结构20。其中，上述第一方向可以为平行于基底11表面的任一方向。此外，因去除介质层后基底11未被半导体材料层171覆盖的部分得以暴露，并且基底11的顶部与半导体材料层171的顶部存在高度差，故在侧墙的掩膜作用下，对半导体材料层和基底11进行刻蚀后，基底11上会出现类似于台阶状的结构。再者，因基底11的组成结构不同，故形成的鳍状结构20的组成也不相同。具体的，如图20所示，在基底11仅包括衬底111的情况下，每一鳍状结构20包括部分衬底111和相应半导体材料层被刻蚀后剩余的部分。如图21所示，在基底11包括衬底111和应变缓冲层112、且应变缓冲层112的厚度较大的情况下，每一鳍状结构20包括部分应变缓冲层112和相应半导体材料层被刻蚀后剩余的部分。如图22所示，在基底11包括衬底111和应变缓冲层、且应变缓冲层的厚度较小的情况下，每一鳍状结构20包括相应半导体材料层、应变缓冲层以及部分衬底111被刻蚀后剩余的部分。

其中，在形成鳍状结构的过程中，上述基底被刻蚀的深度可以根据半导体材料层的厚度、后续形成的浅槽隔离的厚度、以及实际应用场景进行设置。

在一种示例中，在去除介质层后，在至少刻蚀半导体材料层和基底，以在每类区域上均形成沿第一方向延伸的鳍状结构前，上述半导体器件的制造方法还可以包括：如图23和图24所示，在基底11位于相邻半导体材料层171之间的部分上形成刻蚀填充层19。该刻蚀填充层19的顶部与半导体材料层171的顶部平齐。

示例性的，可以通过物理气相沉积或化学气相沉积等工艺形成覆盖在基底和半导体材料层上的刻蚀填充材料。接着可以采用化学机械抛光等工艺对刻蚀填充材料进行第二平坦化处理，直至露出半导体材料层的顶部，获得刻蚀填充层。其中，该刻蚀填充层的材质可以根据实际应用场景设置。例如：刻蚀填充层的材质可以为非晶硅。

示例性的，在基底上形成有上述刻蚀填充层的情况下，上述至少刻蚀半导体材料层和基底，以在每类区域上均形成沿第一方向延伸的鳍状结构，可以包括：如图25至图27所示，刻蚀半导体材料层、刻蚀填充层和基底11，以在每类区域上均形成沿第一方向延伸的鳍状结构20。具体的，可以采用前文所述的工艺刻蚀半导体材料层、刻蚀填充层和基底11，形成鳍状结构20，此处不再赘述。

值得注意的是，因形成的刻蚀填充层的顶部与半导体材料层的顶部平齐，故在半导体材料层上形成光刻掩膜或侧墙掩膜的过程中，光刻胶或侧墙材料可以仅形成在刻蚀填充层和半导体材料层的表面，而无须填充在相邻半导体材料层之间的空隙内，从而可以节省光刻胶和侧墙材料。此外，在刻蚀形成鳍状结构的过程中，因半导体材料层和刻蚀填充层二者之间不再有高度差，故鳍状结构后，基底上不会再形成如图20至图22所示的台阶状的结构。

如图28至图31所示，基于每一鳍状结构20，在每类区域上均形成鳍式场效应晶体管(图中未示出)，以使得位于不同类区域上的鳍式场效应晶体管具有不同的阈值电压。

在一种示例中，上述基于每一鳍状结构，在每类区域上均形成鳍式场效应晶体管，可以包括以下步骤：

如图28至图31所示，在基底11位于相邻鳍状结构20之间的部分上形成浅槽隔离211。鳍状结构20暴露在浅槽隔离211外的部分为鳍部201。鳍部201具有源/漏区形成区和沟道区。

示例性的，可以采用化学气相沉积或物理气相沉积等工艺形成用于制造浅槽隔离的隔离材料。该隔离材料的厚度和材质可以根据实际应用场景设置。例如：隔离材料的材质可以为二氧化硅或氮化硅等绝缘材料。如图28和图29所示，接着可以对隔离材料21进行第三平坦化处理，以使得剩余的隔离材料21的各个区域的顶部平齐，便于在后续执行完回刻处理后，在不同的鳍状结构20之间获得顶部平齐的浅槽隔离，提高半导体器件的良率。接着对形成有鳍状结构20和剩余的隔离材料21的基底进行退火处理。该退火处理的处理温度和处理时间可以根据实际应用场景设置，此处不做具体限定。最后，如图30和图31所示，对剩余的隔离材料进行回刻处理，获得浅槽隔离211。该浅槽隔离211的顶部可以与基底11被刻蚀部分的顶部平齐，或者也可以低于基底11被刻蚀部分的顶部。

此外，鳍状结构暴露在浅槽隔离外的部分为鳍部。基于此，不管是浅槽隔离的顶部与基底被刻蚀部分的顶部平齐，还是低于基底被刻蚀部分的顶部，鳍部至少包括半导体材料层(阈值调控层)被刻蚀后剩余的部分。而对于鳍式场效应晶体管来说，鳍部所具有的沟道区为鳍式场效应晶体管所包括的沟道区，因此在鳍部至少包括阈值调控层被刻蚀后剩余的部分的情况下，每个鳍式场效应晶体管包括的沟道区由相应的阈值调控层制造形成，从而能够使得位于不同类区域上的鳍式场效应晶体管具有不同的阈值电压。

接着在沟道区的外周形成沿第二方向延伸的牺牲栅。第二方向不同于第一方向。然后，在源/漏区形成区形成源/漏区。最终，去除牺牲栅，并在沟道去的外周形成栅堆叠结构，以获得鳍式场效应晶体管。

示例性的，可以采用化学气相沉积等方式，在鳍部和浅槽隔离上沉积用于形成牺牲栅的栅极材料。接着可以采用干法刻蚀方式，对上述栅极材料进行刻蚀，仅保留栅极材料位于沟道区外周的部分，获得沿第二方向延伸的牺牲栅。其中，上述栅极材料可以为非晶硅、多晶硅等易于去除的材料。上述第二方向可以为平行于基底表面、且不同于第一方向的任一方向。优选的，第二方向与第一方向正交。此外，在形成牺牲栅后，可以采用上述方式在牺牲栅沿宽度方向的侧壁处形成栅极侧墙。栅极侧墙的宽度和材质可以根据实际应用场景设置。例如：栅极侧墙的材质可以为氮化硅等绝缘材料。

之后，可以去除鳍部位于源/漏区形成区的部分，再在源/漏区形成区外延生长获得满足要求的源/漏区。该源/漏区的材质可以为硅、锗硅或锗等半导体材料。然后，可以采用化学气相沉积等方式，形成覆盖在源/漏区和牺牲栅上的介质材料。接着可以采用化学机械抛光等方式，对介质材料进行减薄，直至露出牺牲栅的顶部。相应的，剩余的介质材料仅覆盖在源/漏区上，从而获得层间介质层。其中，层间介质层的材质和厚度可以根据实际应用场景设置，此处不做具体限定。

最后，可以采用湿法刻蚀等方式，选择性去除位于沟道区外周的牺牲栅。此时，鳍部位于沟道区内的部分得以暴露。接着可以采用原子层沉积等工艺依次在沟道区外周形成栅介质层和栅极，从而获得栅堆叠结构。其中，栅介质层所含有的材料可以为hfo2、zro2、tio2或al2o3等介电常数较高的材料。栅介质层的厚度可以根据实际需求进行设置，此处不做具体限定。栅极所含有的材料可以为tin、tan或tisin等导电材料。此外，位于不同类区域的鳍式场效应晶体管可以具有不同材质或厚度的栅堆叠结构。

需要说明的是，可以通过多种方式来形成上述牺牲栅、源/漏区、介质层和栅堆叠结构。如何形成上述结构并非本发明实施例的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明提供的实施例。本领域普通技术人员完全可以设想别的方式来制造上述结构。

此外，为了简化附图，图6至图17、以及图28至图31仅示出了在未形成有应变缓冲层的情况下执行完相应操作后的结构示意图，并不代表这些操作仅可以在未形成有应变缓冲层的情况下才可以进行。

由上述内容可以看出，本发明提供的半导体器件的制造方法中，提供的基底上形成有介质层，并且该基底具有多类区域。在此情况下，在介质层位于每类区域上的部分内分别开设了凹槽、以及在位于每类区域上的凹槽内形成有相应材质的半导体材料层后，位于不同类区域上的半导体材料层成为相应类的阈值调控层。接着在去除介质层后，至少刻蚀半导体材料层和基底，并在每类区域上均形成鳍状结构。基于此，因位于不同类区域上的鳍状结构由相应类阈值调控层和基底刻蚀形成，故后续基于形成在不同类区域上的鳍状结构所形成的沟道区也至少包括相应类阈值调控层被刻蚀后剩余的部分，从而能够实现在所制造的半导体器件中，形成在不同类区域上的鳍式场效应晶体管具有不同的阈值电压。此外，上述半导体材料层是形成在不同类区域上开设的凹槽内，并且位于每类区域上的鳍状结构是通过刻蚀半导体材料层和基底位于相应类区域内的部分而形成的，因此半导体材料层的宽度大于鳍状结构的宽度。与采用现有stifirst方案在腐蚀鳍状结构获得的凹槽内形成半导体材料层相比，本发明提供的半导体器件的制造方法中，半导体材料层形成在具有较大宽度的凹槽内，使得形成的半导体材料层具有良好的晶体质量，从而可以提高基于该半导体材料层形成的沟道区的质量、减少沟道区的缺陷，提高半导体器件的工作性能。

再者，因介质层和基底之间具有较高的刻蚀选择比，故在刻蚀介质层位于相应类区域上的部分形成凹槽的过程中，刻蚀剂刻蚀至基底的表面后不会继续向下刻蚀，便于控制凹槽的深度。同时，因介质层和基底之间具有较高的刻蚀选择比，故即使形成在同一类区域上的各凹槽的径向尺寸不同的情况下，也不会因负载效应而导致径向尺寸大的凹槽刻蚀深，而径向尺寸较小的凹槽刻蚀浅的问题，从而有利于控制基于该凹槽形成的半导体材料层的厚度，进而能够提高所制造的半导体器件的精度。并且，半导体材料层是形成在开设于介质层的凹槽内，凹槽由介质层和基底围成，因此在形成半导体材料层的过程中，半导体材料层仅可以由基底的表面并沿着自下而上的单一方向生长，无需额外形成覆盖在凹槽侧壁上的其他保护层就可以限制半导体材料层的生长方向，从而可以进一步减小基于该半导体材料层所形成的沟道区中的缺陷，提高所制造的半导体器件的良率。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。