高电子迁移率晶体管的结构及相关方法与流程

1.本发明通常涉及集成电路和半导体装置制造，特别是高电子迁移率晶体管(high
‑
electron
‑
mobility transistor)的结构和形成高电子迁移率晶体管的结构的方法。


背景技术：

2.高压电力电子装置，例如高电子迁移率晶体管，可使用iii
‑
v族化合物半导体来制造，以利用其材料特性，例如大于硅的载流子(carrier)迁移率的载流子迁移率。iii
‑
v族化合物半导体是由iii族元素(铝、镓、铟)与v族元素(氮、磷、砷、锑)结合而成。高电子迁移率晶体管可以包括具有不同带隙的iii
‑
v族化合物半导体材料之间的异质结(heterojunction)，例如二元(binary)氮化镓和三元(trinary)氮化铝镓之间的异质结。在操作期间，在高电子迁移率晶体管的异质结处的界面附近形成二维电子气(electron gas)。二维电子气定义了高电子迁移率晶体管的沟道(channel)。
3.由于二维电子气的高电子迁移率，与其他类型的晶体管相比，高电子迁移率晶体管(hemt)具有高传导率和低损耗。然而，在功率开关应用中，栅极边缘附近的栅极介电层在高漏极偏压下容易过早击穿。
4.需要改进的高电子迁移率晶体管的结构和形成高电子迁移率晶体管的结构的方法。


技术实现要素：

5.在本发明的一个实施例中，一种结构包括高电子迁移率晶体管，其具有第一半导体层、沿界面与第一半导体层相邻的第二半导体层、栅极电极和源/漏区域。该结构还包括在第一半导体层和第二半导体层中的绝缘区域。绝缘区域在横向位于栅极电极和源/漏区域之间的位置处延伸穿过界面。
6.在本发明的一个实施例中，一种方法包括形成高电子迁移率晶体管，其包括第一半导体层和沿界面与第一半导体层相邻的第二半导体层，在第一半导体层和第二半导体层中形成绝缘区域，形成高电子迁移率晶体管的栅极电极，以及形成高电子迁移率晶体管的源/漏区域。绝缘区域在横向位于栅极电极和源/漏区域之间的位置处延伸穿过界面。
附图说明
7.合并在本说明书中并构成本说明书一部分的附图说明了本发明的各种实施例，并与上面给出的本发明的一般描述和下面给出的实施例的详细描述一起，用于解释本发明的实施例。在附图中，相同的附图标记表示各种视图中的相同特征。
8.图1为根据本发明实施例的高电子迁移率晶体管的结构的俯视图。
9.图2为沿图1中的线2
‑
2截取的横截面图。
10.图2a为沿图1中的线2a
‑
2a截取的横截面图。
11.图3为图1之后制造阶段的结构的俯视图。
12.图4为沿图3中的线4
‑
4截取的横截面图。
13.图4a为沿图3中的线4a
‑
4a截取的横截面图。
14.图5为图3之后制造阶段的结构的俯视图。
15.图6为沿图5中的线6
‑
6截取的横截面图。
16.图6a为沿图5中的线6a
‑
6a截取的横截面图。
17.图7为根据本发明替代实施例的高电子迁移率晶体管的结构的横截面图。
18.图8、图8a为根据本发明的替代实施例的高电子迁移率晶体管的结构的横截面图。
19.图9、图9a为根据本发明的替代实施例的高电子迁移率晶体管的结构的横截面图。
20.附图标记说明
21.10
ꢀꢀꢀꢀ
结构
22.12
ꢀꢀꢀꢀ
半导体基版
23.16
ꢀꢀꢀꢀ
条带
24.18
ꢀꢀꢀꢀ
半导体层
25.19
ꢀꢀꢀꢀꢀ
界面
26.20
ꢀꢀꢀꢀꢀ
半导体层
27.22
ꢀꢀꢀꢀꢀ
介电层
28.24
ꢀꢀꢀꢀꢀ
沟槽
29.25
ꢀꢀꢀꢀꢀ
端部
30.26
ꢀꢀꢀꢀꢀ
栅极窗口
31.27
ꢀꢀꢀꢀꢀ
端部
32.28
ꢀꢀꢀꢀꢀ
共形介电层
33.29
ꢀꢀꢀꢀꢀ
边缘
34.30
ꢀꢀꢀꢀꢀ
栅极电极
35.31
ꢀꢀꢀꢀꢀ
边缘
36.32
ꢀꢀꢀꢀꢀ
源/漏区域
37.34
ꢀꢀꢀꢀꢀ
源/漏区域
38.36
ꢀꢀꢀꢀꢀ
绝缘区域
39.38
ꢀꢀꢀꢀꢀ
植入掩膜
40.40
ꢀꢀꢀꢀꢀ
附加层。
具体实施方式
41.参考图1、图2、图2a，根据本发明的实施例，在半导体基板12的顶面上形成用于高电子迁移率晶体管的结构10。半导体基板12可由单晶半导体材料(例如单晶硅)组成。半导体基板12可以是由单晶半导体材料(例如，单晶硅)组成的块状基板(bulk substrate)，且块状基板可以被轻掺杂以具有p型导电性。
42.半导体层18、半导体层20和介电层22形成在半导体基板12上的层堆叠中。半导体层18、20可使用外延生长工艺(例如金属有机化学气相沉积)连续形成，并且半导体层18、20可各自包括单晶材料。半导体层18可以包括根据材料和层厚度定制的多个子层，以适应半导体基板12的晶体结构和半导体层18靠近半导体层20的部分的晶体结构之间的晶格失配
(lattice mismatch)。半导体层18可由iii
‑
v族化合物半导体材料(例如氮化镓)组成。半导体层20可由iii
‑
v族化合物半导体材料(例如氮化铝镓)组成。半导体层18、20沿着可限定异质结的界面19邻接。在装置操作期间，在界面19附近可能产生充满高迁移率电子和富电子的二维电子气。介电层22可由介电材料(例如氮化硅、二氧化硅或氧化铝)组成，并且可通过化学气相沉积来沉积。
43.通过一种或多种光刻和蚀刻工艺来图案化半导体层18半导体层20和介电层22，以将沟槽24和栅极窗口26定义为互连相邻沟槽24的凹陷。每个沟槽24沿其长度在相对端部25、27处终止，并且栅极窗口26与沟槽24的相对端部25、27隔开。半导体层18、半导体层20和介电层22的材料的条带(strip)16设置在相邻的沟槽24之间，并且栅极窗口26穿过条带16延伸以连接相邻的沟槽24。沟槽24完全穿透介电层22和半导体层20，并且沟槽24延伸到半导体层18的较浅深度。栅极窗口26完全穿过介电层22和半导体层20到达半导体层18。沟槽24在纵向上具有长度l，并且栅极窗口在纵向上具有宽度w1。
44.参考图3、图4、图4a，其中，类似的参考数字标识图1、图2、图2a中的类似特征，在处理工艺的后续制造阶段，共形介电层28通过例如原子层沉积在结构10上来沉积。共形介电层28可以由介电材料(例如氮化硅或氧化铝)组成。共形介电层28可用薄介电材料层涂覆于沟槽24和栅极窗口26，其厚度均匀或基本上均匀，且与位置无关。
45.栅极电极30形成在栅极窗口26中以及栅极窗口26之间横向布置的沟槽24的部分上。栅极电极30在栅极窗口26内的部分直接位在半导体层20上的共形介电层28上。栅极电极30还与邻近栅极窗口26的条带16略微重叠。栅极电极30可以由金属(例如金属氮化物)组成，并且可以用光刻和蚀刻工艺形成图案以限定其形状。栅极电极30以共形介电层28作为防止直接接触的中间涂层间接地位在半导体层18上。共形介电层28的位于栅极电极30和半导体层18、20之间的部分提供栅极介电层。
46.除了完全填充栅极窗口26之外，栅极电极30仅部分填充沟槽24。栅极电极30在每个沟槽24内与沟槽24的相对端部25、27之间间隔有间隙。具体地，栅极电极30包括边缘29和与边缘29相对的边缘31。栅极电极30在每个沟槽24内的部分的边缘31与每个沟槽24的端部27间隔有间隙g。栅极电极30在每个沟槽24内的部分的边缘29也与每个沟槽24的端部25间隔有间隙。
47.源/漏区域32、34通过在介电层22中使用光刻和蚀刻工艺的图案化开孔以及沉积金属(例如金属氮化物)形成，所述金属可以用光刻和蚀刻工艺进行图案化。源/漏区域32、34可直接接触半导体层20。如本文所使用的，术语“源/漏区域”是指可以用作高电子迁移率晶体管的源极或漏极的导电区域。在一个实施例中，源/漏区域32可以在结构10中提供源极，且源/漏区域34可以在结构10中提供漏极。
48.参考图5、图6、图6a，其中，类似的参考数字标识图3、图4、图4a中的类似特征。在加工方法的后续制造阶段，绝缘区域36形成在半导体层18、20处，靠近每个沟槽24的端部27，并因此形成在源/漏区域34和沟槽24内的栅极电极30的部分之间。绝缘区域36可延伸或穿透半导体层18与半导体层20之间的界面19。每个绝缘区域36的下部位于半导体层18中，每个绝缘区域36的上部位于半导体层20中，并且界面19位于每个绝缘区域36的不同部分之间。在一个实施例中，绝缘区域36可以延伸到深度d2，深度d2大于沟槽24底部的深度d1，因此，每个绝缘区域36的下部可以相对于半导体基板12位在栅极电极30下方。半导体层18在
大于深度d2的深度处未被修改。
49.绝缘区域36可以通过例如离子植入工艺形成，植入掩模38确定植入位置。植入掩模38可包括诸如氮化硅的介电材料层，介电材料层可通过光刻和蚀刻工艺进行图案化以在绝缘区域36的预定位置处限定开口。或者，植入掩模38可以由光刻胶(photoresist)组成，光刻胶通过光刻和蚀刻工艺进行图案化，以在绝缘区域36的预定位置处限定开口。在替代实施例中，绝缘区域36可通过用等离子体(plasma)工艺引入元素种类来形成。
50.如单头箭头所示，离子植入工艺引入了元素种类的高能离子(energetic ions)，这些元素种类在半导体层18和半导体层20的局部部分停止，以形成绝缘区域36。离子可以由合适的源气体产生，并使用离子植入工具在一个或多个植入条件下植入。可选择植入的条件(例如，离子种类、剂量、动能)以调谐绝缘区域36的特性。在一个实施例中，植入离子可以是元素种类氮的离子。在一实施例中，植入的离子可以是元素种类氟的离子。在一个实施例中，植入的离子可以是元素种类铁的离子。介电层22的植入部分也可包括在绝缘区域36中，尽管表示修改介电材料的局部部分而不是修改半导体材料，因为介电层22的这些部分可以包含植入原子种类的浓度。
51.植入种类的原子浓度足以将绝缘区域36内的半导体层18和半导体层20的植入部分的植入半导体材料转化为电性绝缘材料。在一个实施例中，可采用多种离子植入工艺来形成绝缘区域36。例如，可以以20kev至30kev的能量注入氮，离子剂量范围为每平方厘米(cm2)5x10
13
离子至到每平方厘米1x10
14
离子，以40kev至50kev的范围的能量注入，离子剂量范围为每平方厘米8x10
13
离子至每平方厘米1.5x10
14
离子，以及以60kev至70kev的范围的能量注入，离子剂量范围为每平方厘米5x10
13
离子至每平方厘米1x10
14
离子。在所述示例中，半导体层18、20中的植入种类氮的平均原子浓度可以在每立方厘米(cm3)5x10
18
原子至每立方厘米1.5x10
19
原子的范围。
52.植入掩模38具有足以防止掩膜区域被植入的厚度和停止能力。结果，沟槽24之间的条带16中的半导体层18、20的半导体材料的掩模部分未被植入工艺改变。另外，在植入期间掩膜沟槽24的端部25与源/漏区域32之间的空间，使得绝缘区域36仅形成在与沟槽24的端部27相邻的局部位置。因此，绝缘区域36在至少三个侧面上被半导体层18、20的半导体材料包围，所述半导体材料没有通过植入的原子种类的引入而改变。植入之后，可以去除植入掩模38。
53.每个绝缘区域36横向位于沟槽24中的一个的端部27和源/漏区域34之间的位置。半导体层18、20的未植入部分和界面19的完整部分位于每个绝缘区域36和源/漏区域34之间。在一个实施例中，沟槽24和绝缘区域36可以具有相同或近似相同的宽度w2，在这种情况下，位于相邻绝缘区域36之间的半导体层18、20的未植入部分具有与条带16相同的宽度。在一个实施例中，绝缘区域36可与沟槽24的端部27重叠。
54.与半导体层18、20的半导体材料的未植入体积相比，绝缘区域36在半导体层18、20中提供具有低导电性的半导体材料的局部体积。在装置操作期间，每个绝缘区域36有效地将二维电子气横向地从其相关沟槽24的端部27和每个沟槽24内的栅极电极30的边缘31移开，由于半导体层18、20之间的界面19被中断，并且发生在栅极电极30的边缘31附近的高电场被侧向地移向源/漏区域34并且远离边缘31。二维电子气的横向位移降低了靠近栅极电极30的边缘31的每个沟槽24上的端部27的共形介电层层28对介质击穿的敏感度，这提高了
栅极的可靠性。可以在不降低高电子迁移率晶体管的导通电阻(on
‑
resistance)的情况下添加绝缘区域36，因为靠近沟槽24的端部27的半导体层28、30的局部离子植入区域通常不导电。
55.参考图7，其中，类似的附图标记表示图6中的类似特征，本发明的替代实施例，栅极电极30可以被修改成完全占据每个沟槽24的端部27和栅极窗口26之间的空间，使得栅极电极30的边缘31直接接触每个沟槽24的端部27处的介电层22，并且消除了端部27和边缘31之间的间隙。栅极电极30还可以包括延伸超出每个沟槽24的端部27并且伸出介电层22以限定场板(field plate)的部分。在一个实施例中，绝缘区域36可在形成栅极电极30之前形成，因为栅极电极30与邻近沟槽24的端部27的介电层22重叠。
56.参考图8、图8a，其中，类似的附图标记表示图6、图6a中的类似特征，根据本发明的替代实施例，结构10可以省略沟槽24并且包括横向设置在源/漏区域32和源/漏区域34之间的单个栅极窗口26。栅极电极30的边缘31直接与栅极窗口26的侧边缘处的介电层22接触。绝缘区域36位于栅极电极30和源/漏区域34的不同部分附近，并且半导体层18、20的非修改的条带16位于相邻绝缘区域36之间。
57.参考图9、图9a，其中，类似的附图标记表示图6、图6a中的类似特征。根据本发明的替代实施例，结构10可以省略沟槽24并且被构造为平面型高电子迁移率晶体管。化合物半导体材料(例如，p型氮化镓或p型氮化铝镓)的附加层40可位于栅极电极30和介电层22之间。如虚线所示，每个绝缘区域36的一部分也可以位于层40中。绝缘区域36位于栅极电极30和源/漏区域34的不同部分之间。半导体层18、20的非修改的条带16位于相邻绝缘区域36之间。
58.上述方法用于制造集成电路芯片。由此产生的集成电路芯片可由制造商以原始晶圆形式(例如，作为具有多个未封装芯片的单个晶圆)、作为裸芯片或以封装形式分发。芯片可以与其他芯片、分立电路元件和/或其他信号处理装置集成，作为中间产品或最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，例如具有中央处理器的计算机产品或智能手机。
59.本文中引用的由近似语言修改的术语，例如“大约”、“近似”和“实质上”，不限于指定的精确值。近似语言可能对应于用于测量值的仪器的精度，除非另有取决于仪器的精度，否则可能表示规定值的+/
‑
10％。
60.本文中针对注入“垂直”、“水平”等术语的引用均是通过示例而非通过限制的方式进行的，以建立参考框架。本文使用的术语“水平”被定义为与半导体基板的常规平面平行的平面，而不管其实际的三维空间取向如何。术语“垂直”和“正交”是指垂直于水平方向的方向，正如刚刚定义的那样。术语“横向”是指水平面内的方向。
61.与另一个特征“连接”或“耦合”的特征可以直接连接或耦合到另一个特征或与另一个特征耦合，或者可以存在一个或多个中间特征。如果不存在中间特征，则特征可以“直接连接”或“直接耦合”到另一特征或与另一特征耦合。如果存在至少一个中间特征，则特征可以与另一特征“间接连接”或“间接耦合”。一个特征位于另一特征上或与另一特征接触可以直接位于另一特征上或与另一特征直接接触，或者相反，可以存在一个或多个中间特征。如果不存在中间特征，则一个特征可以直接位于另一特征上或直接接触另一特征。如果存在至少一个中间特征，则一个特征可间接位于另一特征上或间接接触另一特征。
62.本发明的各种实施例的描述是为了说明的目的而给出的，但并不打算穷尽或局限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择本文中使用的术语是为了最好地解释实施例的原理、相对于市场中发现的技术的实际应用或技术改进，或者使本领域的普通技术人员能够理解本文中公开的实施例。