存储器件、集成电路器件及形成方法与流程

1.本发明的实施例涉及存储器件、集成电路器件及形成方法。


背景技术：

2.集成电路(ic)器件包括以ic布局图表示的多个半导体器件。ic布局图是分层的，并包括根据半导体器件设计规范执行更高级别功能的模块。模块通常由单元的组合构建，每个单元代表被配置为执行特定功能的一个或多个半导体结构。具有预先设计的布局图的单元(有时也称为标准单元)存储在标准单元库(为简化起见，以下称为“库”或“单元库”)中，并可通过各种工具(诸如电子设计自动化(eda)工具)进行访问、生成、优化和验证ic设计。半导体器件和单元的实例对应地包括存储器件和存储器单元。


技术实现要素：

3.根据本发明实施例的一个方面，提供了一种存储器件，包括：至少一个位线；至少一个字线；以及至少一个存储器单元，包括电容器和晶体管，晶体管具有：栅极端子，耦合至字线；第一端子，和第二端子，电容器具有：第一端，耦合至晶体管的第一端子，第二端，耦合至位线；和绝缘材料，位于第一端与第二端之间，并且被配置为在施加在第一端与第二端之间的预定击穿电压或更高击穿电压下击穿。
4.根据本发明实施例的另一个方面，提供了一种集成电路(ic)器件，包括：衬底，在上面具有多个晶体管；金属层，位于衬底上方，金属层包括至少一个位线；以及多个电容器，在衬底的厚度方向上位于金属层与衬底之间，其中，多个电容器中的每个电容器耦合在至少一个位线与多个晶体管中的对应晶体管的第一源极/漏极区之间；并且多个电容器中的每个电容器包括绝缘材料，绝缘材料被配置为在跨绝缘材料施加的预定击穿电压或更高击穿电压下击穿。
5.根据本发明实施例的又一个方面，提供了一种形成存储器件的方法，包括：在衬底上方形成多个晶体管，其中，多个晶体管以阵列布置，阵列包括行和横向于行的列；在多个晶体管上方形成多个字线，其中，列中的每一个中的晶体管的栅极电耦合至多个字线中的至少一个对应字线；在多个晶体管上方形成多个金属
‑
绝缘体
‑
金属(mim)电容器，其中，多个电容器与多个晶体管以相同阵列布置；多个电容器中的每个电容器在衬底的厚度方向上与多个晶体管中的对应晶体管重叠；多个电容器中的每个电容器包括第一端和第二端，第二端电耦合至对应晶体管的源极/漏极区；以及在多个电容器上方形成多个位线，其中，行中的每一个中的电容器的第一端电耦合至多个位线中的对应位线。
附图说明
6.当与附图一起阅读时，根据以下详细描述可最好地理解本发明的各方面。应注意，根据行业中的标准实践，各种部件未按比例绘制。实际上，为论述清楚，各种部件的尺寸可任意增加或减少。
7.图1是根据一些实施例的存储器件的示意性框图。
8.图2a至图2c是根据一些实施例的处于各种操作中的存储器单元的示意性电路图。
9.图3是根据一些实施例的存储器件的示意性电路图。
10.图4a至图4d是根据一些实施例的存储器件的ic布局图中的各个层处的示意图。
11.图5a是根据一些实施例的存储器件的ic布局图的示意图。
12.图5b是根据一些实施例的存储器件的ic布局图的示意图，包括电路图。
13.图6a至图6c是根据一些实施例的各种ic器件的示意性截面图。
14.图7a至图7d是根据一些实施例的在制造过程的各个阶段制造的ic器件的示意性截面图。
15.图8是根据一些实施例的方法的流程图。
16.图9是根据一些实施例的方法的流程图。
17.图10是根据一些实施例的方法的流程图。
18.图11是根据一些实施例的eda系统的框图。
19.图12是根据一些实施例的ic制造系统和与其相关联的ic制造流程的框图。
具体实施方式
20.以下公开内容提供用于实施提供的主题的不同特征的许多不同实施例或实例。下文描述元件、材料、值、步骤、操作、材料、布置等的具体实例以简化本发明。当然，这些仅仅是实例，并非旨在限制本发明。可以设想其他的元件、值、操作、材料、布置等。例如，在以下描述中，在第二部件上方或上形成第一部件可包括第一部件与第二部件直接接触的实施例，也可包括形成在第一部件与第二部件之间的附加部件使得第一部件与第二部件不直接接触的实施例。另外，本发明可在多个实例中重复参考数字和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
21.而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了在附图中描述的方位之外，空间相对术语还意图涵盖器件在使用或操作中的不同方位。可以以其它方式对装置进行取向(旋转90度或处于其它取向)，而且可以相应地解释其中所使用的空间相关描述语。
22.在一些实施例中，存储器单元具有一晶体管一电容器(1t1c)配置，该配置具有串联耦合在位线与地之间的电容器和晶体管。晶体管的栅极端子耦合至字线。电容器是晶体管上方的金属间(或绝缘体)金属(mim)电容器。电容器的绝缘材料被配置为在跨绝缘材料施加的预定击穿电压或更高击穿电压下击穿。当绝缘材料尚未击穿时，存储器单元存储第一数据，例如逻辑“1”。当绝缘材料击穿时，存储器单元存储第二数据，例如逻辑“0”。与诸如栅极氧化物反熔丝和金属熔丝等其他方法相比，至少一个实施例中的存储器单元提供一个或多个改进，包括但不限于更小的芯片面积、更低的编程电压、更低的干扰电压等。
23.图1是根据一些实施例的存储器件100的示意框图。存储器件是一种ic器件。在至少一个实施例中，存储器件是单个ic器件。在一些实施例中，存储器件被包括为较大的ic器件的一部分，该ic器件包括除用于其他功能的存储器件之外的电路。
24.存储器件100包括至少一个存储器单元mc和控制器(也称为“控制电路”)102，该控
制器被耦合以控制存储器单元mc的操作。在图1的实例配置中，存储器件100包括布置在存储器阵列104中的多个列和行中的多个存储器单元mc。存储器件100还包括：沿着行延伸的多个字线wl_0至wl_m、沿着行延伸的多个源极线sl_0至sl_m、以及沿着存储器单元mc的列延伸的多个位线(也称为“数据线”)bl_0至bl_k。每个存储器单元mc通过字线中的至少一个、源极线中的至少一个以及位线中的至少一个耦合至控制器102。字线的实例包括但不限于用于传输要从中读取的存储器单元mc的地址的读取字线、用于传输要写入的存储器单元mc的地址的写入字线等。在至少一个实施例中，一组字线被配置为既用作读取字线又用作写入字线。位线的实例包括用于传输从由对应字线表示的存储器单元mc读取的数据的读取位线、用于传输要写入由对应字线表示的存储器单元mc的数据的写入位线等。在至少一个实施例中，一组位线被配置为既用作读取位线又用作写入位线。在一个或多个实施例中，每个存储器单元mc耦合至被称为位线和位线条的一对位线。字线在本文中通常被称为wl，源极线在本文中通常被称为sl，并且位线在本文中通常被称为bl。存储器件100中的各种数量的字线和/或位线和/或源极线处于各种实施例的范围内。在至少一个实施例中，源极线sl布置在列中，而不是布置在行中，如图1所示。在至少一个实施例中，省略源极线sl。
25.在图1的实例配置中，控制器102包括字线驱动器112、源极线驱动器114、位线驱动器116和感测放大器(sa)118，它们被配置为执行读取操作或写入操作中的至少一个。在至少一个实施例中，控制器102还包括：一个或多个时钟发生器，用于为存储器件100的各个元件提供时钟信号；一个或多个输入/输出(i/o)电路，用于与外部器件进行数据交换；和/或一个或多个控制器，用于控制存储器件100中的各种操作。在至少一个实施例中，省略源极线驱动器114。
26.字线驱动器112经由字线wl耦合至存储器阵列104。字线驱动器112被配置为对在读取操作或写入操作中被选择访问的存储器单元mc的行地址进行解码。字线驱动器112被配置为向对应于所解码的行地址的所选择的字线wl提供电压，并且向其他未选择的字线wl提供不同的电压。源极线驱动器114经由源极线sl耦合至存储器阵列104。源极线驱动器114被配置为向对应于所选择的存储器单元mc的所选择的源极线sl提供电压，并且向其他未选择的源极线sl提供不同的电压。位线驱动器116(也称为“写入驱动器”)经由位线bl耦合至存储器阵列104。位线驱动器116被配置为对在读取操作或写入操作中被选择访问的存储器单元mc的列地址进行解码。位线驱动器116被配置为向对应于所解码的列地址的所选择的位线bl提供电压，并且向其他未选择的位线bl提供电压。在写入操作中，位线驱动器116被配置为向所选择的位线bl提供写入电压(也称为“编程电压”)。在读取操作中，位线驱动器116被配置为向所选择的位线bl提供读取电压。sa 118经由位线bl耦合至存储器阵列104。在读取操作中，sa 118被配置为感测从所访问的存储器单元mc读取并通过对应位线bl检索的数据。所描述的存储器件配置是实例，并且其他存储器件配置处于各种实施例的范围内。在至少一个实施例中，存储器件100是一次性可编程(otp)非易失性存储器，并且存储器单元mc是otp存储器单元。其他类型的存储器处于各种实施例的范围内。存储器件100的示例性存储类型包括但不限于电熔丝(efuse)、反熔丝、磁阻随机存取存储器(mram)等。
27.图2a至图2c是根据一些实施例的处于各种操作中的存储器单元200的示意性电路图。在至少一个实施例中，存储器单元200对应于存储器件100中的存储器单元mc中的至少一个。
28.在图2a中，存储器单元200包括电容器c和晶体管t。晶体管t具有耦合至字线wl的栅极端子222、第一端子224和第二端子226。电容器c具有耦合至晶体管t的第一端子224的第一端234、耦合至位线bl的第二端236以及位于第一端234与第二端236之间的绝缘材料(图2a未示出)。绝缘材料被配置为在施加在第一端234与第二端236之间的预定击穿电压或更高击穿电压下击穿。
29.在图2a的实例配置中，第二端子226耦合至源极线sl。换句话说，电容器c和晶体管t串联耦合在位线bl与源极线sl之间。在至少一个实施例中，字线wl对应于存储器件100中的字线wl中的至少一个，源极线sl对应于存储器件100中的源线sl中的至少一个，并且位线bl对应于存储器件100中的位线bl中的至少一个。在至少一个实施例中，省略源极线sl，并且第二端子226耦合至具有预定电压的节点。预定电压的实例包括但不限于接地电压vss、正电源电压vdd等。
30.晶体管t的实例包括但不限于金属氧化物半导体场效应晶体管(mosfet)、互补金属氧化物半导体(cmos)晶体管、p沟道金属氧化物半导体(pmos)、n沟道金属氧化物半导体(nmos)、双极结型晶体管(bjt)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(pfet/nfet)、finfet、带源极/漏极凸起的平面mos晶体管、纳米片fet、纳米线fet等。第一端子224是晶体管t的源极/漏极，并且第二端子226是晶体管t的另一源极/漏极。在关于图2a描述的实例配置中，晶体管t是nmos晶体管，第一端子224是晶体管t的漏极，并且第二端子226是晶体管t的源极。包括pmos晶体管而不是nmos晶体管的其他配置处于各种实施例的范围内。
31.电容器c的实例包括但不限于mim电容器。其他电容器配置，例如mos电容器，处于各种实施例的范围内。mim电容器包括对应于第一端234或第二端236中的一个的下电极、对应于第一端234或第二端236中的另一个的上电极以及夹置在下电极与上电极之间的绝缘材料。绝缘材料的实例材料包括但不限于二氧化硅、zro、tio2、hfo
x
、高k电介质等。高k电介质的实例包括但不限于二氧化锆、二氧化铪、硅酸锆、硅酸铪等。在至少一个实施例中，电容器c的绝缘材料与包括在诸如晶体管t等晶体管中的栅极电介质相同或类似。在至少一个实施例中，晶体管t形成在半导体衬底中。首先进行前道工序(feol)处理，然后在晶体管t上方在后道工序(beol)处理中将电容器c形成为mim电容器。关于图6a至图6b和图7a至图7d描述了根据一些实施例的存储器单元。
32.在一些实施例中，存储器单元200的操作由诸如存储器件100的控制器102等控制器控制。
33.例如，当在编程操作(也称为“写入操作”)中选择存储器单元200时，控制器102被配置为经由字线wl将导通电压施加至晶体管t的栅极端子222以使晶体管t导通。控制器102进一步被配置为经由位线bl将编程电压施加至电容器c的第二端236，并且将地电压vss施加至源极线sl。在至少一个实施例中，源极线sl一直接地。当晶体管t被导通电压导通并且将电容器c的第一端234电耦合至源极线sl上的接地电压vss时，从位线bl施加至第二端236的编程电压导致在电容器c的第一端234与第二端236之间施加预定击穿电压或更高击穿电压。结果，在所施加的击穿电压下或更高击穿电压，电容器c的绝缘材料中发生短路。换句话说，绝缘材料被击穿并变成电阻结构，例如，如关于图2b描述。击穿的绝缘材料对应于存储在存储器单元200中的第一数据或第一逻辑值。在至少一个实施例中，对应于击穿的绝缘材
料的第一数据是逻辑“0”。
34.当在编程操作中未选择存储器单元200时，控制器102被配置为不将导通电压、编程电压或接地电压vss中的至少一个施加至对应的栅极端子222、位线bl或源极线sl。结果，电容器c的绝缘材料未击穿，并且电容器c保持例如关于图2c描述的电容结构。尚未击穿的绝缘材料对应于存储在存储器单元200中的第二数据或第二逻辑值。在至少一个实施例中，对应于尚未击穿的绝缘材料的第二基准是逻辑“1”。
35.当在读取操作中选择存储器单元200时，控制器102被配置为经由字线wl将导通电压施加至晶体管t的栅极端子222以使晶体管t导通。控制器102进一步被配置为经由位线bl将读取电压施加至电容器c的第二端236，并且将地电压vss施加至源极线sl。在至少一个实施例中，源极线sl一直接地。当晶体管t通过导通电压导通并且将电容器c的第一端234电耦合至源极线sl上的接地电压vss时，控制器102被配置为例如通过使用sa 118来感测在存储器单元200中流流动的电流，以检测存储在存储器单元200中的数据。
36.在图2b中，当存储器单元200已经被预编程为存储逻辑“0”时，电容器c的绝缘材料已击穿并变成电阻性结构238，施加至位线bl的读取电压引起电流iread流经电阻结构238和导通的晶体管t，直至源极线sl处的接地电压vss。sa 118被配置为感测电流iread。控制器102被配置为基于感测到的电流iread来检测存储器单元200存储逻辑“0”。
37.在图2c中，当存储器单元200尚未被预编程时，存储器单元200存储逻辑“1”，电容器c的绝缘材料尚未击穿，并且电容器c保持电容性结构。施加至位线bl的读取电压低于击穿电压，并且不使电流或使接近于零的电流iread流经电容器c和导通的晶体管t，直至源极线sl处的地。sa 118被配置为感测不存在流经存储器单元200的电流或接近零的电流iread。因此，控制器102被配置为检测存储器单元200存储逻辑“1”。
38.在至少一个实施例中，编程操作中的接通电压与读取操作中的接通电压相同。在不同操作中施加不同接通电压的其他配置处于各种实施例的范围内。读取电压低于编程电压。在至少一个实施例中，编程电压为约1.2v或更小，击穿电压为约1.2v，并且读取电压为约0.75v。其他电压方案处于各种实施例的范围内。
39.在一些实施例中，具有所描述的1t1c配置的存储器单元使得可以与其他方法相比实现一个或多个优点，包括但不限于更小的芯片面积(即，晶圆上的存储器单元所占据的面积)、更低的编程电压、更低的干扰电压、提高的可靠性、增强的数据安全性等。
40.例如，根据使用栅极氧化物反熔丝的其他方法的存储器单元占据约0.066μm2的芯片面积，并且具有约3.5v的编程电压、约2.0v的编程干扰电压以及约1.3v的读取干扰电压。对比之下，根据一些实施例的具有1t1c配置的示例性存储器单元占用约0.038μm2的更小芯片面积，具有约1.2v的更低编程电压以及更低的干扰电压。使用栅极氧化物反熔丝的存储器单元的较高编程电压引起可靠性问题。根据一些实施例的较低存储器单元编程电压导致较低的存储器单元应力，因此提高可靠性。根据一些实施例的存储器单元进一步适用于高级处理节点。对比之下，使用栅极氧化物反熔丝的存储器单元在高级工艺节点处会遇到可扩展性和/或可制造性问题。
41.对于另一实例，根据使用金属熔丝的其他方法的存储器单元占据约1.663μm2芯片面积，并且具有约1.8v的编程电压。相反，根据一些实例的具有1t1c配置的实例存储器单元实施例占据约0.038μm2的较小芯片面积，这对应于高于90％的芯片面积减小。根据一些实
施例的较低存储器单元编程电压导致较低的存储器单元应力，因此与使用金属熔丝的存储器单元相比提高了可靠性。此外，根据一些实施例，使用金属熔丝的存储器单元具有数据安全性问题，这种问题在存储器单元中被消除。此外，根据一些实施例的存储器单元适用于高级处理节点。相反，使用栅极氧化物反熔丝或金属熔丝的存储器单元在高级工艺节点处会遇到可扩展性和/或可制造性问题。
42.图3是根据一些实施例的存储器件300的示意性电路图。
43.存储器件300包括多个存储器单元bit_0、bit_1、
……
、bit_7。每个存储器单元bit_0、bit_1、
……
、bit_7具有源极线sl接地的存储器单元200的1t1c配置，并且包括串联耦合在对应位线与地之间的晶体管和电容器。例如，存储器单元bit_0、bit_1、
……
、bit_7对应地包括电容器c0、c1、
……
、c7以及晶体管t0、t1、
……
、t7。存储器单元bit_0、bit_1、bit_2、bit_3的电容器c0、c1、c2、c3通常耦合至位线bl0。晶体管t0、t1、t2、t3的栅极端子对应地耦合至字线wl0、wl1、wl2、wl3。存储器单元bit_4、bit_5、bit_6、bit_7的电容器c4、c5、c6、c7通常耦合至位线bl1。晶体管t4、t5、t6、t7的栅极端子对应地耦合至字线wl0、wl1、wl2、wl3。共同耦合至位线bl0的存储器单元bit_0、bit_1、bit_2、bit_3对应于第一存储器单元串，共同耦合至位线bl1的存储器单元bit_4、bit_5、bit_6、bit_7对应于第二存储器单元串。在至少一个实施例中，每个存储器单元bit_0、bit_1、
……
、bit_7对应于存储器单元mc，位线bl0、bl1中的每一个对应于位线bl，并且字线wl0、wl1、wl2、wl3中的每一个对应于存储器件100中的字线wl。在至少一个实施例中，在存储器件300中可实现本文描述的一个或多个优点。
44.图4a至图4d是根据一些实施例的在存储器件的ic布局图400中的各个层处的示意图。在至少一个实施例中，ic布局图400包括存储器件300的存储器单元bit_0、bit_1、bit_2、bit_3。存储器单元bit_0、bit_1、bit_2、bit_3彼此邻接布置。在图4a至图4d中示出存储器单元bit_2的边界，而为简单起见，在图4a至图4d中省略存储器单元bit_0、bit_1和bit_3的边界。在至少一个实施例中，ic布局图400和/或一个或多个存储器单元bit_0、bit_1、bit_2、bit_3的布局图存储在非暂时性计算机可读介质上的标准单元库中。
45.图4a包括在ic布局图400的器件级别的示意图400a。ic布局图400包括第一有源区od1、第二有源区od2、栅极区po1、po2、
……
、po6、导电区md0、md1、
……
、md6。第一有源区od1和第二有源区od2在第一方向(即x方向)上延伸。有源区有时称为氧化物定义(od)区，并在附图中用标签“od”示意性地示出。x方向有时被称为od方向。第一有源区od1和第二有源区od2包括p型掺杂剂和/或n型掺杂剂以形成一个或多个电路元件或器件。电路元件的实例包括但不限于晶体管和二极管。被配置为在其中形成一个或多个pmos器件的有源区称为“pmos有源区”，并且被配置为在其中形成一个或多个nmos器件的有源区称为“nmos有源区”。例如，第一有源区od1和第二有源区od2都是被配置为在存储器单元bit_0、bit_1、bit_2、bit_3中形成nmos晶体管的nmos有源区。
46.栅极区po1、po2、
……
、po6在横向于x方向的第二方向(即y方向)上在第一有源区od1跨第二有源区od2延伸。每个栅极区po1、po2、
……
、po6包括导电材料，诸如多晶硅，并在附图中用标签“po”示意性地示出。y方向有时称为poly方向。用于栅极区的其他导电材料，诸如金属，处于各种实施例的范围内。在图4a的实例配置中，图3中的每个晶体管包括两个器件。存储器单元bit_0的晶体管t0(图4a未示出)由并联耦合的栅极区po2、po3以及第二有
源区od2中的对应源极/漏极区构成。存储器单元bit_1的晶体管t1(图4a中未示出)由并联耦合的栅极区po2、po3以及第一有源区od1中的对应源极/漏极区构成。存储器单元bit_2的晶体管t2(图4a中未示出)由并联耦合的栅极区po4、po5以及第一有源区od1中的对应源极/漏极区构成。存储器单元bit_3的晶体管t3(图4a未示出)由并联耦合的栅极区po4、po5以及第二有源区od2中的对应源极/漏极区构成。栅极区po1和po6是伪栅极区。
47.ic布局图400还包括在x方向上跨栅极区po1、po2、
……
、po6延伸的切割poly区cpo1、cpo2、cpo3、cpo4，并对应于其中将不形成栅极区po1、po2、
……
、po6的区。在附图中用标签“cpo”示意性地示出切割poly区cpo1、cpo2、cpo3、cpo4。
48.导电区md0、md1、
……
、md6在y方向上延伸，并在x方向上与栅极区po1、po2、
……
、po6交替布置。导电区md0、md1、
……
、md6重叠并且被配置为形成与第一有源区od1和第二有源区od2的电连接。导电区md0、md1、
……
、md6在本文中被称为“md区”，即金属零过氧化物区，并且在附图中用标签“md”示意性地示出。md区包括形成在对应的有源区上方的导电材料，以限定从形成在有源区中的一个或多个器件到存储器件的其他内部电路或外部电路的电连接。在一些实施例中，相邻md区之间的x方向上的间距，即，相邻md区的中心线之间的x方向上的距离，等于相邻栅极区po1、po2、
……
、po6之间的x方向上的间距。
49.区md2、md4重叠并且被配置为形成到第一有源区od1和第二有源区od2中的存储器单元bit_0、bit_1、bit_2、bit_3的晶体管t0、t1、t2、t3的漏极区的电连接。
50.区md1、md3、md5重叠并且被配置为形成与第一有源区od1和第二有源区od2中的存储器单元bit_0、bit_1、bit_2、bit_3的晶体管t0、t1、t2、t3的源极区的电连接。
51.区md0、md3、md6沿着存储器单元bit_0、bit_1、bit_2、bit_3的边界布置并且重叠。在本文所述的布局和布线操作(也称为“自动布局布线(apr)”)中，将单元放置在ic布局图中以在其相应边界处彼此邻接，例如如图4a示意性地示出。
52.ic布局图400还包括在x方向上跨区md0、md2、md4、md6延伸的切割md区cmd1、cmd2、cmd3、cmd4，并且对应于其中将不形成区md0、md2、md4、md6的区。在附图中用标签“cmd”示意性地示出切割md区cmd1、cmd2、cmd3、cmd4。
53.ic布局图400还包括在对应栅极区或md区上方并与其电接触的导电通孔。与md区上方电接触的通孔有时称为“通孔至器件”，并在附图中用标签“vd”示意性地示出。位于栅极区上方并与其电接触的通孔有时称为通孔至栅极，并且在附图中用标签“vg”示意性地示出。在图4a的实例配置中，ic布局图400包括通孔vd1、vd2、
……
、vd7和通孔vg1、vg2、
……
、vg8。
54.通孔vd6、vd1、vd2、vd7与第一有源区od1和第二有源区od2上方的区md2、md4电接触，并且被配置为将存储器单元bit_0、bit_1、bit_2、bit_3的晶体管t0、t1、t2、t3的漏极区电耦合至一个或多个上层，以与存储器单元bit_0、bit_1、bit_2、bit_3的对应电容器c0、c1、c2、c3耦合。
55.通孔vd3、vd4、vd5与区md1、md3、md5电接触，并且被配置为将存储器单元bit_0、bit_1、bit_2、bit_3的晶体管t0、t1、t2、t3的源极区电耦合至一个或多个上层，例如至包含具有接地电压vss的导电图案的层。
56.通孔vg5、vg6与存储器单元bit_0中的栅极区po2、po3电接触，并且被配置为将存储器单元bit_0的晶体管t0的栅极电耦合至一个或多个上层，以与对应字线wl0耦合，如本
文所述。晶体管t0具有由并联耦合的栅极区po2、po3、耦合至区md2的漏极以及耦合至区md1、md3的源极构成的栅极。
57.通孔vg1、vg2与存储器单元bit_1中的栅极区po2、po3电接触，并且被配置为将存储器单元bit_1的晶体管t1的栅极电耦合至一个或多个上层，以与对应字线wl1耦合，如本文所述。晶体管t1具有由并联耦合的栅极区po2、po3、耦合至区md2的漏极以及耦合至区md1、md3的源极构成的栅极。
58.通孔vg3、vg4与存储器单元bit_2中的栅极区po4、po5电接触，并且被配置为将存储器单元bit_2的晶体管t2的栅极电耦合至一个或多个上层，以与对应字线wl2耦合，如本文所述。晶体管t2具有由并联耦合的栅极区po4、po5、耦合至区md4的漏极以及耦合至区md3、md5的源极构成的栅极。
59.通孔vg7、vg8与存储器单元bit_3中的栅极区po4、po5电接触，并且被配置为将存储器单元bit_3的晶体管t3的栅极电耦合至一个或多个上层，以与对应字线wl3耦合，如本文所述。晶体管t3具有由并联耦合的栅极区po4、po5，耦合至区md4的漏极以及耦合至区md3、md5的源极构成的栅极。
60.图4b是ic布局图400的m0和m1层处的示意图400b。m0层，即零金属(m0)层，是直接位于vd和vg通孔上方并与其电接触的最下金属层，并在附图中用标签“m0”示意性地示出。m1层是直接位于m0层上方的金属层，并在附图中用标签“m1”示意性地示出。ic布局图400还包括按顺序堆叠在m1层上方的其他金属层，并且在附图中用对应标签示意性地示出，诸如“m2”、“m5”、“m6”和“m7”。布局图400还包括布置在连续金属层之间并且电耦合的连续金属层的通孔层。通孔层vn布置在mn层和mn+1层之间并且将其电耦合，其中n是从零到零的整数。例如，通孔零(v0)层是布置在m0层和m1层之间并且将其电耦合的最下通孔层，并且在附图中用标签“v0”示意性地示出。在附图中示意性地示出具有诸如“v1”、“v5”和“v6”等对应标签的其他通孔层。为简单起见，栅极区po1、po2、
……
、po6在图4b中由对应中心线示意性地示出，也称为“栅极轨”。
61.m0层包括导电图案m0_1、m0_2、
……
、m0_8和sl。ic布局图400还包括对应于其中将不形成m0层的区的切割m0区cm0_1、m0_2。切割m0区cm0_1、cm0_2在附图中用标签“cm0”示意性地示出。
62.图案m0_7、m0_1、m0_2、m0_8位于对应通孔vd6、vd1、vd2、vd7上方并与器电接触，并且被配置为将存储器单元bit_0、bit_1、bit_2、bit_3的晶体管t0、t1、t2、t3的漏极区电耦合至一个或多个上层，以与存储器单元bit_0、bit_1、bit_2、bit_3的对应电容器c0、c1、c2、c3耦合。
63.图案m0_3、m0_4通过切割m0区cm0_1彼此电隔离，并且图案m0_5、m0_6通过切割m0区cm0_2彼此电隔离。图案m0_3位于通孔vg1、vg2上方并且与其电接触，以并联耦合存储器单元bit_1的晶体管t1的栅极区po2、po3。图案m0_4位于通孔vg3、vg4上方并且与其电接触，以并联耦合存储器单元bit_2的晶体管t2的栅极区po4、po5。图案m0_5位于通孔vg5、vg6上方并且与其电接触，以并联耦合存储器单元bit_0的晶体管t0的栅极区po2、po3。图案m0_6位于通孔vg7、vg8上方并且与其电接触，以并联耦合存储器单元bit_3的晶体管t3的栅极区po4、po5。图案m0_5、m0_3、m0_4、m0_6被配置为将存储器单元bit_0、bit_1、bit_2、bit_3的晶体管t0、t1、t2、t3的栅极区耦合至对应字线wl0、wl1、wl2、wl3，如本文所述。
64.图案sl位于通孔vd3、vd4、vd5上方并与其电接触，并且被配置为将存储器单元bit_0、bit_1、bit_2、bit_3的晶体管t0、t1、t2、t3的源极区电耦合至地电压vss。在至少一个实施例中，图案sl对应于关于图1和图2a至图2c描述的源极线sl。
65.m1层包括导电图案m1_1、m1_2、
……
、m1_7和字线图案wl0、wl1、wl2、wl3。v0层包括布置在m0层与m1层的对应图案之间并将其电耦合的通孔v0_1、v0_2、
……
、v0_11。
66.图案m0_7、m0_1、m0_2、m0_8通过对应通孔v0_10、v0_1、v0_2、v0_11对应地耦合至图案m1_6、m1_2、m1_3、m1_7、以电耦合存储器单元bit_0、bit_1、bit_2、bit_3的晶体管t0、t1、t2、t3的漏极区与对应存储器单元bit_0、bit_1、bit_2、bit_3的对应电容器c0、c1、c2、c3，如本文所述。
67.图案m0_5、m0_3、m0_4、m0_6通过对应通孔v0_8、v0_3、v0_4、v0_9对应地耦合至字线图案wl1、wl2、wl0、wl3，以电耦合存储器单元bit_0、bit_1、bit_2、bit_3的晶体管t0、t1、t2、t3的栅极区与对应字线图案wl0、wl1、wl2、wl3。在至少一个实施例中，字线图案wl0、wl1、wl2、wl3对应于关于图3描述的字线wl0、wl1、wl2、wl3；和/或通过另外的通孔和/或金属层耦合至关于图1和2a至图2c描述的字线。
68.图案sl通过对应通孔v0_5、v0_6、v0_7耦合至图案m1_4、m1_1、m1_5。图案m1_4、m1_1、m1_5用于将图案sl进一步路由(或提升)至m2层。
69.图4c是ic布局图400的m1和m2层处的示意图400c。示意图400c还示出m1层与m2层之间的通孔层，即v1层。m2层包括导电图案m2_1、m2_2、
……
、m2_15，并且v1层包括通孔v1_1、v1_2、
……
、v1_17。
70.图案m2_2、m2_3、m2_6、m2_7通过对应通孔v1_1、v1_2、v1_5、v1_6对应地耦合至m1层上方的字线图案wl0、wl3、wl1、wl2。
71.图案m2_9、m2_10、m2_13、m2_14通过对应通孔v1_10、v1_11、v1_14、v1_15对应地耦合至m1层上的字线图案wl0、wl3、wl1、wl2。
72.图案m2_11、m2_4、m2_5、m2_12通过对应通孔v1_12、v1_3、v1_4、v1_13对应地耦合至m1层上的图案m1_6、m1_2、m1_3、m1_7，以电耦合存储器单元bit_0、bit_1、bit_2、bit_3的晶体管t0、t1、t2、t3的漏极区与对应存储器单元bit_0、bit_1、bit_2、bit_3的对应电容器c0、c1、c2、c3，如本文所述。
73.图案m2_8通过对应通孔v1_7、v1_8、v1_9耦合至m1层上的图案m1_4、m1_1、m1_5。
74.图案m2_1、m2_15位于存储器单元bit_0、bit_1、bit_2、bit_3的边界上，并通过对应通孔v1_16、v1_17耦合至m1层上的图案m1_1。
75.在至少一个实施例中，在m3层和m5层中重复类似于m1层的导电图案，并且在m4层中重复类似于m2层的导电图案。通孔层，即v2层、v3层和v4层，被配置为以类似于关于图4c描述的方式电耦合连续金属层的对应导电图案。结果，如本文所述，m5层包括对应于m1层的导电图案并与其电耦合的导电图案。
76.图4d是ic布局图400的m5、m6和m7层的示意图400d。示意图400d还示出m6层与m7层之间的通孔层，即v6层。为了简单起见，省略m5层与m6层之间的v5层。
77.ic布局图400还包括在附图中用标签“mim”示意性地示出的mim层。mim层包括多层结构mim_0，该多层结构至少具有下电极、上电极以及夹置在下电极与上电极之间的绝缘材料。存储器单元bit_2中的结构mim_0的上电极与绝缘材料的边界在图4d中由矩形c2示意性
地指示，并且对应于存储器单元bit_2的电容器c2。存储器单元bit_2中的晶体管t2的边界在图4d中由矩形t2示意性地指示。如图4d所示，电容器c2至少部分地与晶体管t2重叠。电容器c0、c1、c3中的上电极与结构mim_0的绝缘材料的边界以及其他存储器单元bit_0、bit_1、bit_3中的对应晶体管t0、t1、t3的边界以类似方式配置。因此，在存储器单元bit_0、bit_1、bit_2、bit_3中，每个电容器的上电极和绝缘材料与其他电容器的上电极和绝缘材料隔离。下电极在存储器单元bit_0、bit_1、bit_2、bit_3中和之间连续延伸，被配置为存储器单元bit_0、bit_1、bit_2、bit_3的电容器c0、c1、c2、c3的公共电极，并且电耦合至位线bl0，如本文所述。本文关于图6a至图6b详细描述结构mim_0。
78.m5层包括导电图案m5_1、m5_2、
……
、m5_7；以及对应于m1层中的图案m1_1、m1_2、
……
、m1_7和字线图案wl0、wl1、wl2、wl3并与其电耦合的字线图案wl0、wl1、wl2、wl3。
79.m6层包括通过v5层中的对应通孔(未示出)对应地耦合至图案m5_2、m5_3、m5_6、m5_7的导电图案m6_1、m6_2、m6_3、m6_4。结果，图案m6_3、m6_1、m6_2、m6_4对应地耦合至存储器单元bit_1、bit_2、bit_0、bit_3的晶体管t0、t1、t2、t3的漏极区。
80.m7层包括导电图案m7_1、m7_2、m7_3、m7_4和位线图案bl0。v6层包括通孔v6_1、v6_2、
……
、v6_11。
81.图案m7_1、m7_2、m7_3、m7_4通过对应通孔v6_1、v6_2、v6_7、v6_8对应地耦合至图案m6_1、m6_2、m6_3、m6_4。结果、图案m7_3、m7_1、m7_2、m7_4对应地耦合至存储器单元bit_1、bit_2、bit_0、bit_3的晶体管t0、t1、t2、t3的漏极区。
82.图案m7_1、m7_2、m7_3、m7_4还通过对应通孔v6_3、v6_4、v6_5、v6_6对应地耦合至结构mim_0中的上电极。例如，图案m7_2通过对应通孔v6_4耦合至存储器单元bit_2中的电容器c2的上电极。结果，通过md区md4、通孔vd2、图案m0_2、通孔v0_2、图案m1_3，通孔v1_4、图案m2_5、v2、m3、v3、m4、v4层中的对应通孔和图案、图案m5_3、v5层中的对应通孔、图案m6_2，通孔v6_2、图案m7_2和通孔v6_4，晶体管t2的漏极区按顺序耦合至存储器单元bit_2中的电容器c2的上电极或第一端。其他存储器单元bit_0、bit_1、bit_3的晶体管t0、t1、t3的漏极区以类似方式耦合至对应电容器c0、c1、c3的上电极或第一端。
83.位线图案bl0通过通孔v6_9、v6_10、v6_11耦合至存储器单元bit_0、bit_1、bit_2、bit_3的电容器c0、c1、c2、c3的公共下电极或第二端。在至少一个实施例中，位线图案bl0对应于关于图3描述的位线bl0；和/或通过另外的通孔和/或金属层耦合至关于图1和图2a至图2c描述的位线。
84.在至少一个实施例中，存储器单元bit_0、bit_1、bit_2、bit_3相对于彼此具有对称的配置。例如，存储器单元bit_2中的各个层中的图案和/或区跨x方向相对于存储器单元bit_3中对应层中的对应图案和/或区对称。换句话说，可通过跨x方向翻转存储器单元bit_2来获得存储器单元bit_3。类似地，可通过跨x方向翻转存储器单元bit_0来获得存储器单元bit_1。通过跨y方向翻转存储器单元bit_2可获得存储器单元bit_1。通过跨y方向翻转存储器单元bit_3可获得存储器单元bit_0。
85.在图4a至图4d的实例配置中，源极线sl布置在一个或多个偶数金属层中，字线wl0、wl1、wl2、wl3布置在一个或多个奇数金属层中，而位线bl0从m7层开始布置在一个或多个金属层中。例如，源极线sl布置在m0层、m2层或m4层中的一个或多个中，字线wl0、wl1、wl2、wl3布置在m1层、m3层或m5层中的一个或多个中。所描述的布置是实例。其他配置处于
各种实施例的范围内。此外，在图4a至图4d的实例配置中，mim层布置在m6层与m7层之间。然而，在至少一个实施例中，mim层布置在任何两个金属层之间。在至少一个实施例中，在对应于ic布局图400的存储器件中可实现本文所述的一个或多个优点。
86.图5a是根据一些实施例的存储器件的ic布局图500的示意图500a。
87.在至少一个实施例中，ic布局图500对应于存储器件300。ic布局图500包括ic布局图400和与ic布局图400相同并且在y方向上与ic布局图400邻接布置的ic布局图400’。ic布局图400’包括存储器件300的存储器单元bit_4、bit_5、bit_6、bit_7。存储器单元bit_4、bit_5、bit_6、bit_7的电容器由mim层中的结构mim_1配置，并耦合至位线图案bl1。在至少一个实施例中，位线图案bl1对应于关于图3描述的位线bl1；和/或通过另外的通孔和/或金属层耦合至关于图1和图2a至图2c描述的位线。
88.图5b是根据一些实施例的ic布局图500的示意图500b，包括电路图。
89.示意图500b示出对应存储器单元bit_0、bit_1、
……
、bit_7中的电容器c0、c1、
……
、c7和晶体管t0、t1、
……
、t7。关于图3描述电容器c0、c1、
……
、c7、晶体管t0、t1、
……
、t7、字线wl0、wl1、wl2、wl3以及位线bl0、bl1之间的电连接。关于图5a描述电容器c0、c1、
……
、c7、晶体管t0、t1、
……
、t7、字线wl0、wl1、wl2、wl3以及位线bl0、bl1的物理布置(尺寸和形状除外)。
90.晶体管t0、t1、
……
、t7以具有行541、542、543、544和列547、548的阵列布置。电容器c0、c1、
……
、c7以同一阵列布置。每列中布置有两个字线。例如，字线wl0、wl1布置在列547中，并且字线wl2、wl3布置在列548中。
91.每列中的晶体管的栅极电耦合至布置在列中的两个字线中的任一个。例如，在列547中，晶体管t0和t4的栅极耦合至字wl0，而晶体管t1和t5的栅极耦合至字线wl1。在列548中，晶体管t2和t6的栅极耦合至字wl2，而晶体管t3和t7的栅极耦合至字线wl3。
92.每个位线分两行耦合至电容器。例如，位线bl0耦合至行541中的电容器c1、c2，并还耦合至行542中的电容器c0、c3。位线bl1耦合至行543中的电容器c5、c6，并还耦合至行544中的电容器c4、c7。在至少一个实施例中，在对应于ic布局图500的存储器件中可实现本文所述的一个或多个优点。
93.图6a是根据一些实施例的ic器件600a的示意性截面图。在至少一个实施例中，ic器件600a对应于关于图1、图3、图4a至图4d、图5a至图5b描述的一个或多个存储器件和/或ic布局图。
94.ic器件600a包括衬底640、衬底640上方的至少一个晶体管650、晶体管650和衬底640上方的互连结构660以及晶体管650和衬底640上方的mim结构670。mim结构670包括耦合至晶体管650以形成存储器单元的电容器。
95.在一些实施例中，衬底640是半导体衬底。将n型和p型掺杂剂添加至衬底以对应地形成n阱651、652和p阱(未示出)。在一些实施例中，隔离结构形成在相邻p阱与n阱之间。为了简单起见，在图6a中省略诸如p阱和隔离结构等若干部件。
96.晶体管650包括栅极区和源极/漏极区。n个阱651、652限定晶体管650的源极/漏极区。例如，n阱651限定晶体管650的漏极区并在本文中称为漏极区651，并且n阱652限定晶体管650的源极区并在本文中称为源极区652。晶体管650的栅极区包括栅介电层653、654和栅电极655的堆叠。在至少一个实施例中，晶体管650包括栅介电层而不是多个栅极电介质。一
个或多个栅介电层的实例材料包括hfo2、zro2等。栅电极655的实例材料包括多晶硅、金属等。
97.ic器件600a还包括接触结构，该等接触结构被配置为将晶体管650电耦合至ic器件600a中的其他电路。接触结构包括md区656、657，该等md区对应地位于漏极区651、源极区652上方并与其电接触。接触结构还包括各种通孔。例如、vg通孔(未示出)位于栅电极655上方并且与器电接触，并且被配置为将栅电极655耦合至互连结构660中的字线wl，如本文所述。vd通孔658、659对应地位于md区656、657上方并与其电接触。如本文所述，vd通孔658被配置为将漏极区651耦合至mim结构670中的电容器。如本文所述，vd通孔659被配置为将源极区652耦合至互连结构660中的源极线sl。
98.互连结构660包括在衬底640的厚度方向(即z方向)上交替布置的多个金属层m0、m1、
……
、与多个通孔层v0、v1、
……
。互连结构660还包括其中嵌入有各种层间介电(ild)层(未示出)的金属层和通孔层。互连结构660的金属层和通孔层被配置为将ic器件600a的各种元件或电路彼此电耦合以及与外部电路电耦合。尽管m7层在图6a中被示出为位于互连结构660的顶层级，但在至少一个实施例中，互连结构660包括比m7层更高的其他金属层和/或通孔层。
99.在图6a的实例配置中，互连结构660包括在z方向上按顺序向上堆叠并电耦合至vd通孔658的以下结构：m0图案661、层v0、m1、
……
、v4中的各种图案和通孔(未示出)、m5图案662、v5通孔663、m6图案664和v6层中的v6通孔665。v6层还包括v6通孔666、667。覆盖的m7层包括彼此电隔离的m7图案668、669。m7图案668将v6通孔665与v6通孔666电耦合。m7图案669耦合至v6通孔667，并且被配置为限定或耦合至位线bl，如本文所述。
100.mim结构670布置在m6层上方并包括多层结构。在图6a的实例配置中，mim结构670包括在z方向上按顺序堆叠在m6层上方的以下层：一个或多个钝化层671、672、下导电层(或电极层)673、绝缘层674、上导电层675和一个或多个钝化层676、677。例如，钝化层671、677包括teos(原硅酸四乙酯)，钝化层672、676包括sbl(硅化阻挡层)，导电层673、675包括tin和/或tan，并且绝缘层674包括如本文所述的高k电介质。在至少一个实施例中，多个钝化层671、672被替换为单个钝化层；和/或多个钝化层676、677被替换为单个钝化层。下导电层673通过v6通孔667耦合至m7图案669，以用于连接至位线bl。绝缘层674、上导电层675和一个或多个钝化层676、677被图案化为存在于v6通孔666下方但不存在于v6通孔667下方。v6通孔666延伸穿过一个或多个钝化层676、677以将上导电层675电耦合至m7图案668，并因此通过各种金属层和通孔层中的各种图案和通孔电耦合至晶体管650的漏极区651，如本文所述。
101.v6通孔666下方的下导电层673、绝缘层674和上导电层675一起在mim结构670中限定电容器680。上导电层675对应于电容器680的耦合至晶体管650的漏极区651的第一端。下导电层673对应于电容器680的耦合至位线bl的第二端。绝缘层674对应于被配置为在预定击穿电压下击穿的电容器680的绝缘材料。结果，电容器680与晶体管650串联耦合在位线bl与源极线sl(或地)之间以限定存储器单元。电容器680与晶体管650在z方向上至少部分地彼此重叠，如图6a中示意性地示出。
102.在至少一个实施例中，包括耦合至电容器680的晶体管650的结构对应于关于图3、图4a至图4d描述的存储器单元bit_2。例如，电容器680对应于电容器c2，晶体管650对应于
晶体管t2，md区657对应于区md5，vd通孔659对应于通孔vd5，栅电极655对应于栅极区po5，md区656对应于区md4，vd通孔658对应于通孔vd2，m0图案661对应于图案m0_2，m5图案662对应于图案m5_3，m6图案664对应于图案m6_2，v6通孔665对应于通孔v6_2，m7图形668对应于图形m7_2，v6通孔666对应于通孔v6_4，mim结构670对应于结构mim_0，v6通孔667对应于一个或通孔v6_9、v6_10、v6_11中的一个或多个，并且m7图案669对应于位线图案bl0。
103.在图6a的实例配置中，mim结构670布置在m6层与m7层之间。然而，mim结构670布置在互连结构660的任何两个金属层之间的其他布置处于各种实施例的范围内。在一些实施例中，耦合至晶体管650的图案668和耦合至位线的图案669被布置在不同的金属层中。在至少一个实施例中，在ic器件600a中可实现本文所述的一个或多个优点。
104.图6b是根据一些实施例的ic器件600b的示意性截面图。在至少一个实施例中，ic器件600b对应于关于图1、图3、图4a至图4d、图5a至图5b描述的一个或多个存储器件和/或ic布局图。
105.与ic器件600a相比，ic器件600b还包括衬底640上方的晶体管682和mim结构670中的电容器684。晶体管682和电容器684以类似于晶体管650和电容器680的方式串联耦合在源极线sl与位线bl之间以限定存储器单元。例如，晶体管682的漏极通过各种金属层和通孔层耦合至m7图案686，然后耦合至v6通孔688，然后耦合至限定电容器684的上电极的上导电层675。下导电层673为电容器680和电容器684两者限定公共下电极。
106.在至少一个实施例中，包括耦合至电容器684的晶体管682的结构对应于关于图3、图4a至图4d描述的存储器单元bit_1。例如，电容器684对应于电容器c1，晶体管682对应于晶体管t1，m7图案686对应于图案m7_7，并且v6通孔688对应于通孔v6_3。在至少一个实施例中，在ic器件600b中可实现本文所述的一个或多个优点。
107.图6c是根据一些实施例的ic器件600c的示意性截面图。在至少一个实施例中，ic器件600c对应于关于图1、图3、图4a至图4d、图5a至图5b描述的一个或多个存储器件和/或ic布局图。
108.与在m7层中布置用于位线的图案669的ic器件600a相比，ic器件600b在m1层中包括用于位线的对应图案695。ic器件600c包括对应于ic器件600a中的v6通孔665、666、667和m7图案668、669的v0通孔691、692、693和m1图案694、695。
109.在图6c中的实例配置中，mim结构670的一个或多个层在z方向上与m0层层级相同或更低。在至少一个实施例(未示出)中，mim结构670以类似于ic器件600a的方式位于m0层上方，在该ic器件中mim结构670位于m6层上方。
110.在图6c的实例配置中，电容器680在z方向上不与晶体管650重叠。即使当电容器680耦合至m1层中的位线bl时，形成电容器680以在z方向上至少部分地重叠晶体管650也处于各种实施例的范围内。
111.所描述的配置是实例，其中存储器单元中的mim电容器直接形成在m1层或m7层下方并电耦合至m1层或m7层。在至少一个实施例中，在存储器单元中的mim电容器被直接形成在比m0层高的任何金属层的下面并且电耦合至该m0层。在至少一个实施例中，在ic器件600c中可实现本文所述的一个或多个优点。
112.图7a至图7d是根据一些实施例的在制造过程的各个阶段制造的ic器件700的示意性截面图。在至少一个实施例中，ic器件700对应于关于图1、图3、图4a至图4d、图5a至图5b、
图6a至图6c描述的一个或多个存储器件和/或ic布局图和/或ic器件。图7a至图7d中的具有图6a至图6c中的对应元件的元件由增加100的图6a至图6c参考数字表示。
113.在图7a中，制造过程从衬底740开始。在至少一个实施例中，衬底740包括硅衬底。在至少一个实施例中，衬底740包括硅锗(sige)、砷化镓或其他合适的半导体材料。
114.在前道工序(feol)处理中，在衬底740上方形成至少一个晶体管750。例如，使用对应于布局图400中的一个或多个有源区的一个或多个掩模来在衬底740内或上方形成有源区(未示出)。在衬底740上方沉积栅介电层(未示出)。在至少一个实施例中，栅介电层对应于关于图6a描述的栅介电层653、654。栅介电层的实例材料包括但不限于高k介电层、界面层和/或其组合。在一些实施例中，通过原子层沉积(ald)或其他合适的技术在衬底740上方栅介电层沉积。在栅介电层上方沉积栅电极层(未示出)。在至少一个实施例中，栅电极层对应于关于图6a描述的栅电极655。栅电极层的实例材料包括但不限于多晶硅、金属、al、alti、ti、tin、tan、ta、tac、tasin、w、wn、mon和/或其他合适的导电材料。在一些实施例中，通过化学气相沉积(cvd)、物理气相沉积(pvd或溅射)、镀覆、原子层沉积(ald)和/或其他合适的工艺沉积栅电极层。
115.在feol处理之后，执行后道工序(beol)处理以在至少一个晶体管750上方形成互连结构760，以将ic器件700的各个元件或电路彼此并且与外部电路电耦合。在至少一个实施例中，互连结构760包括接触结构以及按顺序覆盖金属和通孔层的两个结构。接触结构包括md区、vd通孔、vg通孔。上面的金属层和通孔层对应地包括金属层m0、m1等；以及通孔层v0、v1等。在至少一个实施例中，使用对应于布局图400中的接触结构、金属层和通孔层的一个或多个掩模，从衬底740向上逐层按顺序逐层制造互连结构760。
116.图7a示出以下阶段时的互连结构760：已形成金属层mn(n是非负整数)，已在金属层mn上方沉积ild层721，并且已执行平坦化工艺以暴露金属层mn的mn图案764并平坦化ild层721的上表面722。mn图案764通过一个或多个金属层、通孔层和/或接触结构(未示出)耦合至至少一个晶体管750的源极/漏极区(未示出)。在此阶段，开始形成一个或多个电容器的mim结构。
117.具体地，形成mim结构包括在ild层721的上表面722上方按顺序沉积一个或多个钝化层771、772，然后在一个或多个钝化层771、772上方沉积下导电层773。将一个或多个钝化层771、772和下导电层773沉积或图案化，以暴露mn图案764。如图7a所示，获得所得结构700a。
118.在图7b中，通过在图7a所示的所得结构上方按顺序沉积绝缘层774、上导电层775、然后一个或多个钝化层776、777来继续mim结构的形成。在至少一个实施例中，在结构700a的整个上表面上方沉积绝缘层774、上导电层775以及一个或多个钝化层776、777，然后例如通过蚀刻将其图案化以暴露下部导电层773的一部分723。如图7b所示，获得所得结构700b。结构700b包括由多层结构构成的电容器780，其中绝缘层774夹置在下导电层773与上导电层775之间。电容器780在z方向上与晶体管750部分重叠。
119.在图7c中，在结构700b上方沉积ild层724，然后在ild层724中形成通孔层vn的通孔765、766、767，以对应地与mn图案764、上导电层775和下部导电层773的部分723电接触。vn通孔776不仅延伸穿过ild724的厚度部分，而且延伸穿过一个或多个钝化层776、777。执行平坦化工艺，并且获得所得结构700c，如图7c所示。
120.在图7d中，在结构700c上方金属层mn+1沉积，并且将其图案化以获得mn+1图案768、769。mn+1图案768电耦合vn通孔765、766。mn+1图案769电耦合至vn通孔767，并且被配置为位线bl或耦合至位线bl。如图7d所示，获得所得结构700d。在一些实施例中，在结构700d上方形成一个或多个另外的金属层和/或通孔层以完成ic器件700。在实例中描述制造过程。其他制造工艺处于各种实施例的范围内。在至少一个实施例中，在根据所描述的制造过程制造的ic器件和/或存储器件中，可实现本文所述的一个或多个优点。
121.图8是根据一些实施例的方法800的流程图。在至少一个实施例中，方法800用于以下操作中的一个或多个：为存储器单元生成布局图，或构建包括一个或多个存储器单元的标准单元库。
122.在一些实施例中，方法800的一个或多个操作被执行为形成本文所述的一个或多个存储器件和/或ic器件的方法的一部分。在一些实施例中，方法800的一个或多个操作被执行为自动布局和布线(apr)方法的一部分。在一些实施例中，方法800的一个或多个操作由apr系统(例如，关于图11描述的eda系统中包括的系统)执行。在一些实施例中，方法800的一个或多个操作被执行为关于图9描述的方法900的一部分，以用于生成ic器件的布局图。在一些实施例中，方法800的一个或多个操作被执行为在关于图12描述的设计室中执行的设计过程的一部分。在一些实施例中，方法800的一个或多个操作由处理器(诸如关于图11描述的eda系统的处理器)执行。在一些实施例中，方法800的一个或多个操作由处理器(诸如关于图11描述的eda系统的处理器)执行。在一些实施例中，在此描述的方法800中的一个或多个操作被省略。
123.在操作805处，将有源区和至少一个栅极区布置在存储器单元的边界内以限定晶体管。例如，如本文关于图4a描述，有源区od1和至少一个栅极区po5布置在存储器单元bit_2的边界内以限定晶体管t2。
124.在操作815处，将至少一个金属层和/或至少一个通孔层布置在晶体管上方，以将晶体管的栅极区电耦合至字线并提供与晶体管的源极/漏极区的电连接。例如，如本文中关于图4b至图4d描述，各种金属层m0、m1、
……
、和/或通孔层v0、v1、
……
布置在晶体管t2上方，以将晶体管的栅极区po5电耦合至字线wl2，并提供到晶体管的源极/漏极区(在区md4下方)的电连接。
125.在操作825处，将mim层布置在晶体管上方以在存储器单元的边界内限定电容器。例如，如本文关于图4d描述，包括多层结构mim_0的mim层布置在晶体管t2上方。多层结构mim_0具有在存储器单元bit_2的边界内限定电容器c2的部分。
126.在操作835处，在mim层上方布置至少一个另外的金属层和/或至少一个另外的通路层，以将电容器电耦合在位线与晶体管的源极/漏极区之间。例如，如本文关于图4d描述，m7层和v6层布置在mim层上方以将电容器c2电耦合在位线bl0与晶体管t2的源极/漏极区之间。
127.在操作845处，将在存储器单元的边界内具有晶体管和电容器的存储器单元的所生成的布局图存储在非暂时性计算机可读介质上的标准单元库中。在一些实施例中，生成具有对称配置的各种存储器单元并将其存储在标准单元库中。例如，如本文所述，生成一个或多个存储器单元bit_0、bit_1、bit_3的布局图并将其存储在标准单元库中。存储器单元bit_1具有跨y方向与存储器单元bit_2的布局图对称的布局图。存储器单元bit_0具有跨x
方向与存储器单元bit_1的布局图对称的布局图。存储器单元bit_3具有跨x方向与存储器单元bit_2的布局图对称的布局图。
128.在操作855处，基于所生成的布局图，制造半导体掩模或ic器件的层中的元件中的至少一个，例如如关于图12所描述。在至少一个实施例中，省略操作855。
129.在至少一个实施例中，方法800的所有操作是自动执行的，而无需用户输入或干预。
130.图9是根据一些实施例的方法900的流程图。在至少一个实施例中，方法900用于基于从标准单元库接收的单元来生成ic器件的ic布局图。
131.在一些实施例中，方法900的一个或多个操作被执行为形成本文所述的一个或多个存储器件和/或ic器件的一部分。在一些实施例中，方法900的一个或多个操作被执行为apr方法的一部分。在一些实施例中，方法900的一个或多个操作由apr系统(例如，关于图11描述的eda系统中包括的系统)执行，并被配置为执行apr方法。在一些实施例中，方法900的一个或多个操作被执行为在关于图12描述的设计室中执行的设计过程的一部分。在一些实施例中，方法900的一个或多个操作由处理器(诸如关于图11描述的eda系统的处理器)执行。
132.在操作955处，将具有对称布局图的两个或更多个存储器单元邻接放置，每个存储器单元具有串联耦合在位线与源极线之间的晶体管和电容器，电容器布置在晶体管上方。例如，从标准单元库读取一个或多个存储器单元bit_0、bit_1、bit_2、bit_3。存储器单元bit_0、bit_1、bit_2、bit_3具有如本文描述的相互对称的布局图。每个存储器单元bit_0、bit_1、bit_2、bit_3具有串联耦合在位线bl与源极线sl之间的晶体管t0、t1、t2、t3和电容器c0、c1、c2、c3，如关于图2a至图2c、图3描述。如关于图4d描述，电容器c0、c1、c2、c3布置在晶体管t0、t1、t2、t3上方。将具有相互对称的布局图的存储器单元bit_0、bit_1、bit_2、bit_3邻接放置以获得ic布局图400，如关于图4d描述。在一些实施例中，将ic布局图400的多个实例在x方向或y方向中的至少一个上重复地彼此邻接地放置，以获得用于存储器件的更大ic布局图。关于图5a描述ic布局图400的两个实例在y方向上彼此邻接放置的实例。
133.在操作965处，将所生成的ic布局图存储在非暂时性计算机可读介质上。例如，将ic布局图400、500存储在非暂时性计算机可读介质上。
134.在操作975处，基于所生成的ic布局图，制造半导体掩模或ic器件的层中的元件中的至少一个，例如如关于图12所描述。在至少一个实施例中，省略操作975。在至少一个实施例中，方法900的所有操作是自动执行的，而无需用户输入或干预。
135.在一些实施例中，所描述的一个或多个单元、ic器件和方法适用于各种类型的晶体管或器件技术，包括但不限于平面晶体管技术、finfet技术、纳米片fet技术、纳米线fet技术等。
136.图10是根据一些实施例的制造ic器件的方法1000的流程图。在至少一个实施例中，基于由方法900生成的ic布局图，根据制造方法1000来制造ic器件。
137.在操作1005处，在衬底上方形成多个晶体管。所述多个晶体管以阵列布置，所述阵列包括行和横向于所述行的列。例如，如关于图6a至图6c、图7a描述，在衬底640、740上方形成多个晶体管。多个晶体管，例如晶体管t0、t1、
……
、t7以包括行和横向于行的列的阵列布置，如关于图5b描述。
138.在操作1015处，在多个晶体管上方形成多个字线。列中的每一个中的晶体管的栅极电耦合至多个字线中的至少一个对应字线。例如，如关于图4b、图6a至图6c、图7a描述，在晶体管上方形成多个字线wl0、wl1、wl2、wl3。如关于图5b描述，每一列中的晶体管的栅极，例如列547中的晶体管t0、t4，电耦合至至少一个对应字线，例如字线wl0。同一列中的其他晶体管的栅极(例如，列547中的晶体管t1、t5)电耦合至另一对应字线，例如字线wl1。
139.在操作1025处，在多个晶体管上方形成多个mim电容器。所述多个电容器与所述多个晶体管以相同阵列布置。所述多个电容器中的每个电容器在所述衬底的厚度方向上与所述多个晶体管中的对应晶体管重叠。所述多个电容器中的每个电容器包括第一端和第二端，所述第二端电耦合至所述对应晶体管的源极/漏极区。例如，如关于图6a至图6c、图7b描述，在晶体管上方形成多个电容器。电容器，例如电容器c0、c1、
……
、c7与晶体管t0、t1、
……
、t7以相同阵列布置，如关于图5b描述。如关于图4d、图6a至图6b、图7b描述，每个电容器(例如，电容器680)在z方向上与对应晶体管(例如，晶体管650)重叠。每个电容器，例如电容器680，包括端部，例如电耦合至对应晶体管(例如，晶体管650)的源极/漏极区(例如，漏极区651)的上导电层675，如关于图2a至图2b、图3、图5b、图6a至图6c描述。
140.在操作1035处，在多个电容器上方形成多个位线。行中的每一个中的电容器的第一端电耦合至多个位线中的对应位线。例如，在电容器c0、c1、c7上方形成多个位线bl0、bl1，如关于图5a、图6a至图6c、图7d描述。每一行中的电容器(例如，行541中的电容器c1、c2)的另一端电耦合至对应位线，例如位线bl0，如关于图5b、图6a至图6c、图7d描述。
141.所描述的方法包括实例操作，但它们不一定要求以所示的顺序执行。根据本发明的实施例的精神和范围，可适当地添加、替换、改变顺序和/或消除操作。组合不同特征和/或不同实施例的实施例处于本发明的范围内，并且在回顾本发明后对于本领域普通技术人员将显而易见。
142.在一些实施例中，上文讨论的至少一种方法全部或部分地由至少一个eda系统执行。在一些实施例中，ead系统可用作下文讨论的ic制造系统的设计室的一部分。
143.图11是根据一些实施例的电子设计自动化(eda)系统1100的框图。
144.在一些实施例中，eda系统1100包括apr系统。根据一个或多个实施例，本文描述的设计布局图的方法表示电线布线布置，根据一些实施例，例如可使用eda系统1100来实施。
145.在一些实施例中，eda系统1100是通用计算器件，其包括硬件处理器1102和非易失性计算机可读存储媒介1104。除其他外，存储媒介1104用计算机程序代码1106(即可执行指令集)编码，即存储该计算机程序代码。通过硬件处理器1102执行指令1106(至少部分地)表示一种eda工具，该eda工具实施根据一个或多个实施例(下文中，所提到的过程和/或方法)的本文描述的方法的一部分或全部。
146.处理器1102通过总线1108电耦合至计算机可读存储媒介1104。处理器1102还通过总线1108电耦合至输入/输出(i/o)接口1110。网络接口1112也通过总线1108电连接至处理器1102。网络接口1112连接至网络1114，以使得处理器1102和计算机可读存储介质1104能够通过网络1114连接至外部元件。处理器1102被配置为执行编码在计算机可读存储介质1104中的计算机程序代码1106，以使系统1100可用于执行所提到的过程和/或方法的一部分或全部。在一个或多个实施例中，处理器1102为中央处理单元(cpu)、多处理器、分布式处理系统、专用集成电路(asic)和/或合适的处理单元。
147.在一个或多个实施例中，计算机可读存储媒介1104是电子的、磁性的、光纤的、电磁的、红外线的、和/或半导体系统(或装置或器件)。例如，计算机可读存储媒介1104包含半导体或固态存储器、磁带、移动估算机磁盘、随机存取存储器(ram)、只读存储器(rom)、硬磁盘和/或光盘。在一个或多个使用光盘的实施例中，计算机可读存储媒介1104包含光盘只读存储器(cd
‑
rom)、读写光盘存储器(cd
‑
r/w)和/或数字视频光盘(dvd)。
148.在一个或多个实施例中，存储介质1104存储计算机程序代码1106，该计算机程序代码被配置为使系统1100(其中此类执行(至少部分地)代表eda工具)可用于执行所提到的过程和/或方法的一部分或全部。在一个或多个实施例中，存储介质1104还存储有助于执行所提到的过程和/或方法的一部分或全部的信息。在一个或多个实施例中，存储介质1104存储标准单元库1107，包括诸如本文公开的标准单元。
149.eda系统1100包括i/o接口1110。输入/输出接口1110耦合至外部电路。在一个或多个实施例中，i/o接口1110包含键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或用于传递信息和命令给处理器1102的光标方向键。
150.eda系统1100还包括耦合至处理器1102上的网络接口1112。网络接口1112允许系统1100与与一个或多个其他电脑系统连接的网络1114连通。网络接口1112包含无线网接口，诸如bluetooth、wifi、wimax、gprs或wcdma或有限网络接口，诸如ethernet、usb或ieee
‑
1364。在一个或多个实施例中，在两个或更多系统1100中实施所提到的过程和/或方法的一部分或全部。
151.系统1100被配置为通过i/o接口1110接收信息。通过i/o接口1110接收的信息包括一个或多个指令、数据、设计规则、标准单元库和/或其他参数，以供处理器1102处理。信息通过总线1108传输到处理器1102。eda系统1100被配置为通过i/o接口1110接收与用户接口(ui)有关的信息。信息作为用户接口(ui)1142存储在计算机可读介质1104中。
152.在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为作为附加软件应用程序的一部分的软件应用程序。在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为软件应用程序的插件。在一些实施例中，所提到的过程和/或方法的部分或全部被执行为eda工具的一部分的软件应用程序。在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为由eda系统1100使用的软件应用程序。在一些实施例中，使用诸如可从cadence design systems，inc.获得的virtuoso等工具或另一种合适的布局生成工具来生成包括标准单元的布局图。
153.在一些实施例中，工艺实现为存储在非瞬时计算机可读记录介质中的程序的功能。非暂时性计算机可读记录媒介的实例包含但不限于外部/可移动和/或内部/内置存储装置或存储器单元，例如，诸如dvd等光盘、诸如硬盘等磁盘、诸如rom、ram、存储器卡等半导体存储器中的一个或多个。
154.图12是根据一些实施例的集成电路(ic)制造系统1200以及与其相关联的ic制造流程的框图。在一些实施例中，基于布局图，使用制造系统1200来制造以下各项中的至少一个：(a)一个或多个半导体掩模或(b)半导体集成电路的层中的至少一个元件。
155.在图12中，ic制造系统1200包括在设计、开发和制造周期中彼此交互的实体，诸如设计室1220、掩模室1230和ic制造商/生产商(“fab”)1250和/或与制造ic器件1260有关的
服务。系统1200中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体互动，并向一个或多个其他实体提供服务和/或从一个或多个其他实体接受服务。在一些实施例中，设计室1220、掩模室1230和ic fab 1250中的两个或更多个由单个较大公司拥有。在一些实施例中，设计室1220、掩模室1230和ic fab 1250的两个或更多个在公共设施中共存并使用公共资源。
156.设计室(或设计团队)1220生成ic设计布局图1222。ic设计布局图1222包括为ic器件1260设计的各种几何图案。几何图案对应于构成要制造的ic器件1260的各种元件的金属、氧化物或半导体层的图案。各个层组合形成各种ic部件。例如，ic设计布局图1222的一部分包括各种ic部件，诸如有源区、栅电极、源极和漏极、层间互连件的金属线或通孔、以及用于用于接合焊盘开口，以形成在布置在半导体衬底上的半导体衬底(诸如硅晶圆)和各种材料层中。设计室1220实施适当的设计程序以形成ic设计布局图1222。设计过程包括逻辑设计、物理设计或布局和布线操作中的一个或多个。ic设计布局图1222被呈现在具有几何图案的信息的一个或多个数据文件中。例如，ic设计布局图1222可以gdsii文件格式或dfii文件格式表示。
157.掩模室1230包括数据准备1232和掩模制造1244。掩模室1230使用ic设计布局图1222来制造一个或多个掩模1245，以根据ic设计布局图1222来制造ic器件1260的各个层。掩模室1230执行掩模数据准备1232，其中，ic设计布局图1222被翻译成代表数据文件(“rdf”)。掩模数据准备1232向掩模制造1244提供rdf。掩模制造1244包括掩模写入器。掩模写入器将rdf转换为衬底上的图像，诸如掩模(中间模版)1245或半导体晶圆1253。通过掩模数据准备1232操纵设计布局图1222，以符合掩模写入器的特定特性和/或ic fab 1250的要求。在图12中，掩模数据准备1232和掩模制造1244被示出为单独要素。在一些实施例中，掩模数据准备1232和掩模制造1244能够共同被称为掩模数据准备。
158.在一些实施例中，掩模数据准备1232包括光学邻近修正(opc)，opc使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他处理效果等引起的图像误差。opc调整ic设计布局图1222。在一些实施例中，掩模数据准备1232包括另外的分辨率增强技术(ret)，诸如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用反光刻技术(ilt)，其将opc视为反成像问题。
159.在一些实施例中，掩模数据准备1232包括掩模规则检查器(mrc)，mrc用一组掩模创建规则来检查已经在opc中进行过处理的ic设计布局图1222，该掩模创建规则包含一定的几何和/或连接性限制以确保足够的裕度，以解决半导体制造工艺中的可变性等问题。在一些实施例中，mrc修改ic设计布局图1222以补偿掩模制造1244期间的限制，这可撤销由opc执行的部分修改以满足掩模创建规则。
160.在一些实施例中，掩模数据准备1232包括光刻工艺检查(lpc)，lpc模拟将由ic fab 1250实施以制造ic器件1260的处理。lpc基于ic设计布局图1222来模拟此处理，以创建模拟的制造器件，诸如ic器件1260。lpc模拟中的处理参数可包括与ic制造周期的各种工艺相关的参数，与用于制造ic的工具相关的参数、和/或制造工艺的其他方面。lpc考虑到各种因素，诸如，航空图像对比度、焦深(“dof”)、掩模误差增强因子(“meef”)和其他合适的因素等等或其组合。在一些实施例中，已由lpc创建的模拟制造的器件之后，如果模拟的器件的
形状不够接近不能满足设计规则，则重复opc和/或mrc以进一步细化ic设计布局图1222。
161.应当理解，为了清楚起见，掩模数据准备1232的以上描述已被简化。在一些实施例中，数据准备1232包括诸如逻辑操作(lop)的附加特征，以根据制造规则来修改ic设计布局图1222。此外，可以各种不同的顺序执行在数据准备1232期间应用于ic设计布局图1222的工艺。
162.在掩模数据准备1232之后以及在掩模制造1244期间，基于修改的ic设计布局图1222来制造掩模1245或一组掩模1245。在一些实施例中，掩模制造1244包括基于ic设计布局图1222来执行一次或多次光刻曝光。在一些实施例中，电子束(e
‑
beam)或多个电子束的机制用于根据修改后的ic设计布局图1222在掩模(光掩模或掩模版)1245上形成图案。掩模1245可以各种技术形成。在一些实施例中，使用二元技术形成掩模1245。在一些实施例中，掩模图案包括不透明区和透明区。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束，诸如紫外线(uv)束，被不透明区阻挡并且透射通过透明区。在一个实例中，掩模1245的二元掩模版本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模1245。在掩模1245的相移掩模(psm)版本中，在相移掩模上形成的图案中的各种部件被配置为具有适当的相差以增强分辨率和成像质量。在各种实例中，相移掩模可为衰减的psm或交替的psm。掩模制造1244生成的一个或多个掩模用于各种工艺中。例如，此类掩模用于离子注入工艺中以在半导体晶圆1253中形成各种掺杂区，用于刻蚀工艺中以在半导体晶圆1253中形成各种刻蚀区，和/或用于其他合适的工艺中。
163.ic fab 1250是包括一个或多个制造设施以用于制造各种不同的ic产品的ic制造企业。在一些实施例中，ic fab 1250为半导体代工厂。例如，可能存在制造工厂用于多个ic产品的前端制造(前道工序(feol)制造)，而第二制造工厂可提供勇于互连和封装ic产品的后端制造(后道工序(beol)的制造)，并且第三制造工厂可能会为铸造业务提供其他服务。
164.ic fab 1250包括制造工具1252，该等制造工具被配置为在半导体晶圆1253上执行各种制造操作，使得根据一个或多个掩模(例如掩模1245)制造ic器件1260。在各种实施例中，制造工具1252包括以下各项中的一个或多个：晶圆步进机、离子注入机、光刻胶涂覆机、工艺腔室(例如，cvd腔室或lpcvd熔炉)、cmp系统、等离子蚀刻系统、晶圆清洁系统或如本文讨论的能够执行一个或多个合适的制造工艺的其他制造器件。
165.ic fab 1250使用通过掩模室1230制造的掩模1245来制造ic器件1260。因此，ic fab 1250至少间接使用ic设计布局图1222以制备ic器件1260。在一些实施例中，使用掩模1245，通过ic fab 1250制造半导体晶圆1253以形成ic器件1260。在一些实施例中，ic制造包括至少间接地基于ic设计布局图1222执行一个或多个光刻曝光。半导体晶圆1253包括硅衬底或具有其上形成有多个材料层的其他合适的衬底。半导体晶圆1253还包括各种掺杂区、介电部件和多层互连等(在后续制造步骤中形成)中的一个或多个。
166.关于集成电路(ic)制造系统(例如，图12的系统1200)以及与之相关联的ic制造流程的细节例如在以下各项中找到：2016年2月9日授权的美国专利授予第9,256,709号、2015年10月1日公开的美国专利第20150278429号、2014年2月6日公开的美国专利授权第20140040838号和2007年8月21日授予的美国专利第7,260,442号，该等专利的全部内容通过引用并入于此。
167.例如，在美国专利号9,256,709中，在设计室(或设计团队)生成ic设计布局。ic设计布局包括为ic器件设计的各种几何图案。几何图案对应于构成要制造的ic器件的各种组件的金属，氧化物或半导体层的图案。各个层组合形成各种ic功能。例如，ic设计布局的部分包括各种ic部件，例如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。设计室执行适当的设计过程以形成ic设计布局。设计过程可以包括逻辑设计、物理设计和/或布局布线。ic设计布局被呈现在具有几何图案信息的一个或多个数据文件中。掩模室使用ic设计布局来制造一个或多个掩模，掩模用于根据ic设计布局来制造ic器件的各个层。掩模室执行掩模数据准备，其中将ic设计布局转换成可以由掩模编写器物理写入的形式，其中将由掩模数据准备准备的设计布局修改为遵守特定的掩模制造商和/或掩模厂商，然后进行制造。在本实施例中，掩模数据准备和掩模制造被图示为单独的元件，然而，掩模数据准备和掩模制造可以被统称为掩模数据准备。掩模数据准备通常包括光学接近度校正(opc)，其使用光刻增强技术来补偿图像误差，诸如可能由于衍射、干涉或其他处理效应而引起的那些图像误差。掩模数据准备可以包括其他分辨率增强技术(ret)，例如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术或其组合。掩模数据准备132还包括掩模规则检查器(mrc)，掩模规则检查器使用一组掩模创建规则来检查已经在opc中进行过处理的ic设计布局，该掩模创建规则可以包含一些几何和连通性限制以确保足够的裕度。
168.例如，在美国授权前公开号20150278429中，在一个实施例中，ic制造系统可以采用无掩模光刻技术，诸如电子束光刻或光学无掩模光刻。在这样的系统中，掩模制造被旁路，并且ic设计布局通过适合于利用特定的无掩模光刻技术进行晶圆处理的数据准备来修改。数据准备修改了适合于ic制造系统中的后续操作的设计布局。数据准备的结果以一个或多个数据文件表示，例如gdsii文件格式或dfii文件格式的文件。一个或多个数据文件包括几何图案的信息，例如表示主要设计图案和/或辅助部件的多边形。在本实施例中，一个或多个数据文件还包括由数据准备产生的辅助数据。辅助数据将用于增强ic制造系统的各种操作，例如由掩模室进行的掩模制造和由ic制造商进行的晶圆曝光。
169.例如，在授权前公告号第20140040838号中，ic设计布局被呈现在具有几何图案信息的一个或多个数据文件中。在一示例中，ic设计布局以本领域已知的“gds”格式表示。在替代实施例中，ic设计布局可以以诸如dfii、cif、oasis或任何其他合适的文件类型的替代文件格式在ic制造系统中的组件之间传输。ic设计布局300包括代表集成电路的部件的各种几何图案。例如，ic设计布局可以包括主要的ic部件，例如有源区、栅电极、源极和漏极、金属线、层间互连通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。ic设计布局还可包括一些辅助部件，诸如用于成像效果、处理增强和/或掩模识别信息的那些部件。
170.例如，在美国专利第7,260,442号中，掩模制造系统包括：用于加工掩模的加工工具；与处理工具连接的计量工具，用于检查掩模并获得检查结果；控制器，与处理工具和计量工具耦接，用于生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果对制造模型进行校准。掩模制造系统可包括至少一个处理工具、计量工具、控制器、数据库和制造执行系统。处理工具可以是曝光工具、显影剂、蚀刻机或光刻胶剥离剂。计量工具执
行蚀刻后检查或剥离后检查，并分别获得蚀刻后检查结果或剥离后检查结果。控制器用于处理工具的运行到运行控制，包括前馈控制和后馈控制。控制器从计量工具接收蚀刻后或剥离后检查结果，并从数据库中检索器件和材料数据。与制造执行系统连接的控制器生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果来校准制造模型。控制器还监视处理工具的操作条件并在处理期间调整处理工具的制造模型。
171.在一些实施例中，一种存储器件包括至少一个位线、至少一个字线以及包括电容器和晶体管的至少一个存储器单元。该晶体管具有：栅极端子，耦合至字线；第一端子；以及第二端子。该电容器具有：第一端，耦合至晶体管的第一端子；第二端，耦合至位线；以及绝缘材料，位于第一端与第二端之间。该绝缘材料被配置为在施加在第一端与第二端之间的预定击穿电压或更高击穿电压下击穿。
172.在上述存储器件中，至少一个存储器单元被配置为存储具有以下任一项的数据：第一值，对应于在预定击穿电压或更高击穿电压的先前施加下击穿的绝缘材料；以及第二值，对应于尚未击穿的绝缘材料。
173.在上述存储器件中，晶体管的第二端子接地。
174.在上述存储器件中，还包括：控制器，通过至少一个位线和至少一个字线耦合至至少一个存储器单元，其中，控制器被配置为在编程操作中，经由至少一个字线向晶体管的栅极端子施加导通电压以使晶体管导通，并且经由至少一个位线将编程电压施加至电容器的第二端，以在晶体管导通时在电容器的第一端与第二端之间施加预定击穿电压或更高击穿电压，以击穿电容器的绝缘材料。
175.在上述存储器件中，控制器被配置为在读取操作中，经由至少一个字线向晶体管的栅极端子施加导通电压以使晶体管导通，并且经由至少一个位线将读取电压施加至电容器的第二端，以在晶体管导通时检测存储在至少一个存储器单元中的数据。
176.在上述存储器件中，至少一个字线是多个字线，至少一个存储器单元是多个存储器单元，多个存储器单元的电容器的第二端共同耦合至至少一个位线，多个存储器单元的晶体管的栅极端子对应地耦合至多个字线，并且多个存储器单元的晶体管的第二端子接地。
177.在上述存储器件中，至少一个位线是多个位线，至少一个字线是多个字线，至少一个存储器单元是多个存储器单元串，多个存储器单元串中的每个串中的存储器单元的电容器的第二端共同耦合至多个位线中的对应位线，多个存储器单元串中的每个串中的存储器单元的晶体管的栅极端子对应地耦合至多个字线，并且多个存储器单元串中的存储器单元的晶体管的第二端子接地。
178.在上述存储器件中，还包括：衬底，在上面具有晶体管；至少一个金属层，位于衬底上方，至少一个金属层包括至少一个位线；和导电图案，与至少一个位线电隔离；第一导电层，在衬底的厚度方向上位于至少一个金属层与衬底之间，第一导电层包括电容器的第一端；第二导电层，在厚度方向上位于至少一个金属层与衬底之间，第二导电层包括电容器的第二端；以及绝缘层，在厚度方向上位于第一导电层与第二导电层之间，绝缘层包括电容器的绝缘材料。
179.在上述存储器件中，还包括：第一通孔，在第一导电层中的电容器的第一端与导电图案的第一部分之间延伸并将这两者电耦合，第二通孔，在第二导电层中的电容器的第二
端与至少一个位线之间延伸并将这两者电耦合；以及第三通孔，将导电图案的第二部分与晶体管的第一端子电耦合。
180.在上述存储器件中，至少一个金属层高于衬底上方的零金属层。
181.在一些实施例中，一种集成电路(ic)器件包括：衬底，在上面具有多个晶体管；金属层，位于衬底上方，金属层包括至少一个位线；以及多个电容器，在衬底的厚度方向上位于金属层与衬底之间。多个电容器中的每个电容器耦合在至少一个位线与多个晶体管中的对应晶体管的第一源极/漏极区之间。多个电容器中的每个电容器包括绝缘材料，绝缘材料被配置为在跨绝缘材料施加的预定击穿电压或更高击穿电压下击穿。
182.在上述ic器件中，还包括：第一导电层，在厚度方向上位于至少一个金属层与衬底之间，第一导电层包括多个电容器的第一端；第二导电层，在厚度方向上位于至少一个金属层与衬底之间，第二导电层包括多个电容器的第二端；并且绝缘层，在厚度方向上位于第一导电层与第二导电层之间，绝缘层包括多个电容器的绝缘材料。
183.在上述ic器件中，还包括：多个导电图案，与至少一个位线电隔离；多个第一通孔，各自在厚度方向上从至少一个位线向下延伸至多个电容器中的对应电容器的第一端；多个第二通孔，各自在厚度方向上从多个导电图案中的对应导电图案向下延伸至多个电容器中的对应电容器的第二端；以及多个第三通孔，各自在厚度方向上从多个导电图案中的对应导电图案向下延伸，以将对应电容器电耦合至对应晶体管的第一源极/漏极区。
184.在上述ic器件中，金属层包括至少一个位线和多个导电图案两者。
185.在上述ic器件中，还包括：第一和第二钝化层，在厚度方向上在其之间夹有第一导电层、第二导电层和绝缘层。
186.在上述ic器件中，多个晶体管中的每个晶体管还包括接地的第二源极/漏极区。
187.在上述ic器件中，还包括：多个字线，各自电耦合至多个晶体管中的对应晶体管的栅极区。
188.在上述ic器件中，还包括：互连结构，位于衬底上方并电耦合至多个晶体管，其中，互连结构包括在厚度方向上彼此堆叠的多个金属层，多个金属层包括：金属层，包括至少一个位线，以及下面的金属层，位于金属层正下方，并且多个电容器在厚度方向上位于金属层与下面的金属层之间。
189.在一些实施例中，一种方法包括：在衬底上方形成多个晶体管。多个晶体管以阵列布置，阵列包括行和横向于行的列。方法还包括：在多个晶体管上方形成多个字线。列中的每一个中的晶体管的栅极电耦合至多个字线中的至少一个对应字线。方法还包括：在多个晶体管上方形成多个金属
‑
绝缘体
‑
金属(mim)电容器。多个电容器与多个晶体管以相同阵列布置。多个电容器中的每个电容器在衬底的厚度方向上与多个晶体管中的对应晶体管重叠。多个电容器中的每个电容器包括第一端和第二端，第二端电耦合至对应晶体管的源极/漏极区。方法还包括：在多个电容器上方形成多个位线。行中的每一个中的电容器的第一端电耦合至多个位线中的对应位线。
190.在上述方法中，列中的每一个中的晶体管包括第一晶体管，使栅极电耦合至多个字线中的第一对应字线；以及第二晶体管，使栅极电耦合至多个字线中的第二对应字线；并且多个位线中的每个位线电耦合至行中的两个中的电容器的第一端。
191.前述内容概述了若干实施例的特征，以使得本领域技术人员可更好地理解本发明
的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同目的和/或实现相同优势的其他工艺和结构。本领域技术人员还应该认识到，这样的等同构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，它们可在这里进行各种改变、替换和变更。