电子设备及其制造方法与流程

电子设备及其制造方法
1.相关申请的交叉引用
2.本技术要求于2020年10月7日提交的申请号为10-2020-0129145、标题为“制造电子设备的方法”的韩国专利申请的优先权和权益，其全部内容通过引用合并于此。
技术领域
3.所公开的技术的实施例涉及存储器件及其在电子设备或系统中的应用。


背景技术：

4.随着个人计算机和移动设备的最新发展，需要能够储存信息的小型化、低功耗、高性能、多功能的电子设备。此类电子设备的示例包括但不限于能够利用根据施加的电压或电流而具有不同的电阻状态的特定材料来储存数据的存储器件，诸如rram(电阻式随机存取存储器)、pram(相变随机存取存储器)、fram(铁电随机存取存储器)、mram(磁性随机存取存储器)和电熔丝。


技术实现要素：

5.该专利文件中公开的技术的实施例涉及存储器电路/器件及其在电子设备/系统中的应用。所公开的技术可以以一些实施方式使用以提供一种包括利用呈现出不同电阻状态的可变电阻元件来储存数据的半导体存储器的电子设备。
6.在一个方面，一种电子设备可以包括被构造成包含多个存储单元的半导体存储器，其中，所述多个存储单元中的每一个可以包括：第一电极层；第二电极层；以及选择元件层，其设置在所述第一电极层与所述第二电极层之间，以基于施加电压或施加电流相对于阈值大小的大小将所述第一电极层与所述第二电极层之间的电连接进行电耦接或解耦，其中，所述选择元件层具有从所述选择元件层与所述第一电极层之间的界面向所述选择元件层与所述第二电极层之间的界面降低的掺杂剂浓度分布。
7.在另一方面，一种制造电子设备的方法，所述电子设备包括包含多个存储单元的半导体存储器，所述方法可以包括：在衬底之上形成每个存储单元中的第一电极层；在每个存储单元中的第一电极层之上形成选择元件层，以接通或关断所述存储单元；执行第一离子注入工艺，以将掺杂剂注入到衬底上的包括所述第一电极层和所述选择元件层的每个存储单元的所得结构中，使得与所述第一离子注入工艺相关的投影射程对应于所述第一电极层与所述选择元件层之间的界面；以及在所述选择元件层之上形成第二电极层。
8.在附图、说明书和权利要求书中更详细地描述了这些和其他方面、实施方式和相关的优点。
附图说明
9.图1a至图1d是示出基于其中在开关元件层13与下部电极层12之间形成的不期望的界面层14未得以控制的示例来制造半导体存储器的方法的截面图。
10.图2是示出基于所公开的技术的实施方式的半导体存储器示例的立体图。
11.图3示出了图2所示的半导体存储器的示例结构。
12.图4a至图4i是示出基于所公开的技术的实施方式的制造半导体存储器的方法的截面图。
13.图5示出了包括基于所公开的技术的实施方式的存储器电路的微处理器的示例配置。
14.图6示出了包括基于所公开的技术的实施方式的存储器电路的处理器的示例配置。
15.图7示出了包括基于所公开的技术的实施方式的存储器电路的系统的示例配置。
16.图8示出了包括基于所公开的技术的实施方式的存储器电路的存储系统的示例配置。
具体实施方式
17.该专利文件中公开的技术可以以一些实施方式实施，以提供能够抑制不期望的界面层形成的半导体器件。
18.图1a至图1d是示出基于其中在开关元件层13与下部电极层12之间形成的不期望的界面层14未得以控制的示例来制造半导体存储器的方法的截面图。
19.参考图1d，半导体存储器可以包括形成在衬底11上方的存储单元10。
20.存储单元10可以包括下部电极层12、开关元件层13和上部电极层15。
21.包括存储单元10的半导体存储器可以具有在高度集成的存储器件的单元区域中采用的交叉点存储器阵列结构。更具体地，交叉点存储器阵列结构可以被包括在诸如rram(电阻式随机存取存储器)、pram(相变随机存取存储器)、fram(铁电随机存取存储器)、mram(磁性随机存取存储器)等的存储器件中。
22.参考图1a，下部电极层12可以形成在衬底11上。下部电极层12可以具有包括各种导电材料(诸如金属、金属氮化物、导电碳材料或它们的组合)的单层结构或多层结构。
23.参考图1b，可以在下部电极层12之上形成开关元件层13。
24.开关元件层13可以被配置为响应于施加到开关元件层13的电压或电流而呈现不同的状态，并且可以被控制为执行交叉点半导体阵列结构中的阈值开关操作。为此，开关元件层13可以是磁性隧道结(mtj)结构中的表现出不同磁化方向的自由层，并且可以被控制为响应于所施加的电压或电流而在不同的磁化方向之间切换。
25.开关元件层13可以通过形成用于开关元件层13的材料层13a然后通过执行离子注入工艺用掺杂剂掺杂材料层13a而形成。例如，材料层13a可以包括氧化硅等，并且掺杂剂可以包括cu等。
26.参考图1c，在通过形成材料层13a并执行离子注入工艺来形成开关元件层13时，由于开关元件层13与下部电极层12之间的反应，可能在开关元件层13与下部电极层12之间的界面处形成不期望的界面层14。
27.参考图1d，可以在开关元件层13之上形成上部电极层15。上部电极层15可以具有包括各种导电材料(诸如金属、金属氮化物、导电碳材料或它们的组合)的单层结构或多层结构。
28.因此，在图1a至图1d中所示的用于制造半导体存储器的方法可能会在开关元件层13与下部电极层12之间的界面处产生不期望的界面层14。当形成开关元件层13时，例如由于在下部电极层12与开关元件层13之间互扩散或互混，可以在开关元件层13与下部电极层12的界面处形成界面层14。界面层14可以包括含有在下部电极层12中所包括的物质的氧化物、氮化物或氮氧化物。例如，当下部电极层12包括tin时，界面层14可以包括例如tio
x
ny，其包含钛、氧和/或氮。
29.形成在下部电极层12与开关元件层13之间的界面层14导致出于半导体存储器的设置/复位操作的目的而使用的形成电压(forming voltage，vf)发生不期望的增大。高的形成电压(vf)可以使截止电流(ioff)特性劣化。在半导体存储器的“关断”状态下可能会出现截止电流ioff，从而导致寄生电流或漏电流。
30.在所公开技术的实施方式中，可以以通过有效地控制在开关元件层形成期间可能在开关元件层与下部电极层之间的界面处产生的界面层来改善vf和ioff特性的方式来形成半导体存储器。
31.图2是示出基于所公开的技术的实施方式的半导体存储器示例的立体图。
32.根据本公开的图2中的实施方式的半导体存储器可以具有交叉点结构，其包括：第一线110，各自在第一方向上延伸；第二线180，位于第一线110上方并各自在与第一方向交叉的第二方向上延伸；以及存储单元120，位于第一线110与第二线180之间。存储单元120设置在第一线110与第二线180的各个交叉处。在该专利文件中，术语“线”可以用来表示互连线，其是导电的以运载电信号。
33.图3示出了图2所示的半导体存储器的示例结构。
34.参考图3，多个存储单元120中的每一个可以包括顺序地层叠的下部电极层121、阻挡层(barrier layer)122、选择元件层123、中间电极层125、可变电阻层127和上部电极层129。
35.如图2和图3所示，多个存储单元120中的每一个可以具有柱状形状。多个存储单元120可以布置成具有行和列的矩阵。行分别沿第一方向延伸，而列沿与第一方向交叉的第二方向延伸。存储单元120可以设置在第一线110与第二线180之间的各个交叉区域中。在一种实施方式中，每个存储单元120的尺寸可以基本等于或小于相对应的每对第一线110与第二线180之间的交叉区域的尺寸。在另一实施方式中，每个存储单元120的尺寸可以大于相对应的每对第一线110与第二线180之间的交叉区域的尺寸。
36.将参考图4a至图4i更具体地描述根据图2和图3中所示的所公开技术的实施方式的半导体存储器。
37.图4a至图4i是沿着图2的线a-a’截取的半导体器件的截面图。
38.图4a至图4i是示出基于所公开的技术的实施方式的制造半导体存储器的方法的截面图。
39.参考图4a，衬底100可以包括在图4a至图4i中所示的制造工艺之前形成的结构(未示出)。例如，所述结构可以包括一个或更多个晶体管，以控制形成在衬底100之上的图2、图3和图4i的第一线110、第二线180或第一线110和第二线180。
40.各自在第一方向(例如，图2中的水平方向)上延伸的第一线110可以形成在衬底100上方。第一线110可以具有单层结构或多层结构，并且可以包括导电材料诸如金属、金属
氮化物等。第一线110可以通过沉积包括导电材料的层并将所沉积的层图案化而形成。第一线110之间的空间可以填充有绝缘材料(未示出)。
41.参考图4b，下部电极层121可以形成在第一线110之上。
42.下部电极层121可以位于每个存储单元120的最下部分，并用作在相对应的一个第一线110与每个存储单元120的其余部分(例如，元件122、123、125、127和129)之间运载电压或电流的电路节点。
43.下部电极层121可以具有单层结构或多层结构，并且可以包括导电材料诸如金属、金属氮化物、导电碳材料等。
44.参考图4c，可以在下部电极层121之上形成阻挡层122。
45.阻挡层122可以设置在下部电极层121与选择元件层123之间。阻挡层122可以抑制不期望的界面层的形成，其中该不期望的界面层是由于下部电极层121与选择元件层123之间的互扩散或互混而形成的，从而有效地减小vf。阻挡层122还可以作为隧道势垒(tunnel barrier)的作用而增大势垒高度，从而有效地减小ioff。
46.在一种实施方式中，阻挡层122的厚度可以在5至25埃的范围内。阻挡层122具有小的厚度，例如的厚度，以便有效地抑制不期望的界面层的形成，增大势垒高度，并防止器件特性的劣化。
47.在一种实施方式中，阻挡层122可以包括选自硅、氧化物、氮化物和氮氧化物中的一种或更多种材料。例如，阻挡层122可以包括al2o3、tio2、taalon、mgo、si3n4、si、sion或类似的材料。
48.参考图4d，可以在阻挡层122之上形成选择元件层123。
49.选择元件层123可以用于通过使到可变电阻层127的电路径导通以在其中读取或写入数据，或者通过将到可变电阻层127的电路径关断，来控制对图3和图4i中的可变电阻层127的访问。即，选择元件层123可以用作开关元件，当施加的电压或施加的电流的大小低于阈值时，通过防止电流通过选择元件层123来关断或取消选择存储单元120，并且当施加的电压或施加的电流的大小基本等于或大于阈值时，通过允许电流通过选择元件层123来接通或选择存储单元120。例如，流经选择元件层123的电流的大小与施加到选择元件层123的电压或电流的大小成比例。选择元件层123可以具有单层结构或利用两层或更多层的组合而呈现选择元件特性的多层结构。
50.在一些实施方式中，选择元件层123可以包括：mit(金属绝缘体转变)元件，诸如nbo2或tio2；miec(混合离子电子导电)元件，诸如zro2(y2o3)、bi2o
3-bao或(la2o3)
x
(ceo2)
1-x
；ots(双向阈值开关)元件，其包括基于硫属化物的材料，诸如ge2sb2te5、as2te3、as2、as2se3；或它们的组合。
51.在某些实施方式中，选择元件层123可以包括隧穿介电层(tunneling dielectric layer)。隧穿介电层包括各种电介质材料中的一种或更多种，诸如氧化硅、氮化硅和金属氧化物。隧穿介电层的厚度足够的小，以允许在给定电压或给定电流下发生电子隧穿。
52.在一种实施方式中，选择元件层123可以被配置为执行阈值开关操作。在该专利文件中，术语“阈值开关操作”可以用于表示在外部电压被施加到选择元件层123时将选择元件层123接通或关断。在这种情况下，外部电压的绝对值可以逐渐增大或减小。当施加到选择元件层123的外部电压的绝对值增大时，选择元件层123可以被导通，从而导致操作电流
在外部电压的绝对值大于第一阈值电压时非线性地增大。在选择元件层123被导通之后，当施加到选择元件层123的外部电压的绝对值减小时，选择元件层123可以被关断，从而导致操作电流在外部电压的绝对值小于第二阈值电压时非线性地减小。这样，执行阈值开关操作的选择元件层123可以具有非存储性操作特性。
53.在一种实施方式中，选择元件层123可以通过形成用于选择元件层123的材料层并且用掺杂剂掺杂该材料层而形成。
54.用于选择元件层123的材料层可以包括绝缘材料，诸如氧化硅、氮化硅、金属氧化物、金属氮化物或它们的组合。
55.被掺杂到用于选择元件层123的材料层中的掺杂剂可以包括n型掺杂剂或p型掺杂剂。掺杂剂可以通过离子注入工艺形成在材料层中。
56.被掺杂到用于选择元件层123的材料层中的掺杂剂可以包括例如b、n、c、p、as、al、si或ge中的一种或更多种。
57.选择元件层123可以通过在用于选择元件层123的材料层中形成的掺杂区域，执行阈值开关操作。因此，阈值开关操作区域的尺寸可以通过掺杂剂的分布区域来控制。掺杂剂可以在用于选择元件层123的材料层中形成电荷载流子的俘获位点。基于施加到选择元件层123的外部电压，俘获位点可以俘获在中间电极层(例如图3和图4i中的附图标记125)与上部电极层(例如，图3和图4i中的附图标记129)之间的选择元件层123中移动的电荷载流子。俘获位点由此提供了阈值开关特性并且被用于执行阈值开关操作。
58.当通过形成用于选择元件层123的材料层并用掺杂剂掺杂该材料层来形成选择元件层123时，由于下部电极层121与选择元件层123的互扩散或互混，可能形成不期望的界面层。如上所述，可以在一些实施例中实施所公开的技术，以通过在下部电极层121与选择元件层123之间形成阻挡层122来抑制不期望的界面层的形成。
59.在一些实施方式中，除了形成阻挡层122之外或代替阻挡层122的形成，可以通过如将在下面讨论的高能离子注入工艺来抑制不期望的界面层的形成。在某些情况下，阻挡层122可能不足以完全阻止下部电极层121与选择元件层123的互扩散或互混，因此，可能在选择元件层123的下界面处(即，在阻挡层122与选择元件层123的界面处)形成不期望的界面层(例如，图4e的附图标记il)。
60.界面层il可以包括氧化物、氮化物或氮氧化物，其中包含与下部电极层121中包括的物质相同的物质。例如，当下部电极层121包括tin时，界面层il可以包括钛、氧和/或氮，例如tio
x
ny。
61.参考图4e，在一些实施方式中，可以通过高能离子注入工艺(高能imp)破坏界面层il的键合来有效地控制界面层il的形成。这样，可以通过高能离子注入工艺去除界面层il的至少一部分。
62.可以通过将注入的离子的投影射程(rp)调整到选择元件层123的下界面所处的深度来执行高能离子注入工艺。
63.在一种实施方式中，当不存在阻挡层122时，高能离子注入工艺中的投影射程可以对应于下部电极层121与选择元件层123之间的界面。在一个示例中，通过将投影射程设置在下部电极层121与选择元件层之间的界面处，高能离子注入工艺可以破坏在下部电极层121与选择元件层123之间的界面处形成的不期望的界面层il中的物质的键合。
64.在另一实施方式中，当阻挡层122存在时，高能离子注入工艺中的投影射程可以对应于阻挡层122与选择元件层123之间的界面。在一个示例中，通过将投影射程设置在阻挡层122与选择元件层123之间的界面，高能离子注入工艺可以破坏在阻挡层122与选择元件层123之间的界面处形成的不期望的界面层il中的物质的键合。
65.如此，为了有效地控制可能不可避免地形成在选择元件层123的下界面处的不期望的界面层il的形成，可以执行投影射程被调整到选择元件层123的下界面所处的深度的高能离子注入工艺。因此，可以破坏界面层il的键合，从而有效地降低vf并改善器件特性。
66.在高能离子注入工艺中使用的掺杂剂可以包括b、n、c、p、as、al，si或ge中的一种或更多种。
67.用于控制界面层il的形成的高能离子注入工艺可以以比如上所述执行以形成选择元件层123的离子注入工艺更高的能量执行。
68.在一种实施方式中，在用于控制界面层il的形成的高能离子注入工艺中使用的掺杂剂可以与如上所述执行以形成选择元件层123的离子注入工艺中使用的掺杂剂相同。
69.在另一实施方式中，在用于控制界面层il的形成的高能离子注入工艺中使用的掺杂剂可以与如上所述执行以形成选择元件层123的离子注入工艺中使用的掺杂剂不同。
70.参考图4f，可以通过高能离子注入工艺破坏在选择元件层123的下界面处形成的不期望的界面层il的键合，从而可以有效地控制界面层il。
71.所以，在一些实施方式中，在通过形成用于选择元件层123的材料层然后用掺杂剂掺杂该材料层而形成选择元件层123之后，可以执行投影射程被调整到选择元件层123的下界面所处的深度的高能离子注入工艺。因此，选择元件层123可以具有从选择元件层123的底部向顶部减小的掺杂浓度分布。即，选择元件层123的下部可以具有比选择元件层123的上部更高的掺杂剂浓度。
72.在一些实施方式中，选择元件层123可以包括通过两步离子注入工艺(即，在形成选择元件层123时执行的第一离子注入工艺，以及在第一离子注入工艺完成之后执行的后续的高能离子注入工艺)引入的掺杂剂。在一个实施方式中，由每一离子注入工艺(第一离子注入工艺和后续的离子注入工艺)引入的掺杂剂可以彼此相同。在另一实施方式中，由第一离子注入工艺引入的掺杂剂可以与由后续的离子注入工艺引入的掺杂剂不同。
73.参考图4g，可以在选择元件层123上方顺序地形成中间电极层125、可变电阻层127和上部电极层129。
74.中间电极层125可以将选择元件层123与可变电阻层127物理地分隔开，并且可以将选择元件层123电耦接到可变电阻层127。
75.中间电极层125可以具有单层结构或多层结构，并且可以包括导电材料诸如金属、金属氮化物、导电碳材料等。
76.可变电阻层127可以基于通过上部电极层129和中间电极层125施加到可变电阻层127的电压或电流而在不同的电阻状态之间切换，从而储存具有不同值的数据。例如，当可变电阻层127处于低电阻状态时，具有第一逻辑值
‘1’
的数据可以被储存在可变电阻层127中。另一方面，当可变电阻层127处于高电阻状态时，具有第二逻辑值
‘0’
的数据可以被储存在可变电阻层127中。可变电阻层127可以包括一种或更多种能够用于rram、pram、fram、mram或类似的存储器件的材料。例如，可变电阻层127可以包括以下中的一种或更多种：金
属氧化物，例如过渡金属氧化物或钙钛矿基材料；相变材料，例如基于硫属化物的材料；以及铁电材料、铁磁材料。可变电阻层127可以具有单层结构或多层结构，所述多层结构通过两层或更多层的组合而表现出可变电阻特性。然而，其他实施方式也是可能的。例如，存储单元120可以包括能够以与上述可变电阻层127不同的方式储存数据的存储层。
77.上部电极层129可以位于存储单元120的最上部分，并用作在存储单元120的其余部分与图2、图3和图4i的相对应一个第二线180之间的电压或电流的传输路径。上部电极层129可以具有单层结构或多层结构，并且可以包括导电材料诸如金属、金属氮化物、导电碳材料等。
78.可以在上部电极层129上方形成硬掩模图案130。
79.硬掩模图案130可以通过形成用于硬掩模图案130的材料层和光致抗蚀剂图案(未示出)并通过使用该光致抗蚀剂图案作为刻蚀阻挡层来刻蚀所述材料层而形成。在用于形成存储单元120的材料层的刻蚀工艺期间，硬掩模图案130可以用作刻蚀阻挡层。硬掩模图案130可以包括一种或更多种能够用于确保相对于存储单元120具有刻蚀选择性的材料。例如，每个硬掩模图案130可以具有单层结构或多层结构，并且可以包括绝缘材料诸如氧化硅、氮化硅、氮氧化硅等。
80.参考图4h，可以通过使用硬掩模图案130作为刻蚀阻挡层，顺序地刻蚀上部电极层129、可变电阻层127、中间电极层125、选择元件层123、阻挡层122和下部电极层121来形成存储单元120。
81.在一种实施方式中，硬掩模图案130在存储单元120的刻蚀工艺期间被去除。在另一种实施方式中，硬掩模图案130的一部分或全部可以在刻蚀存储单元120的过程中保留，然后可以通过随后的平坦化工艺被去除。
82.参考图4i，可以在存储单元120之上形成层间电介质层150。可以将层间电介质层150形成为具有一定的厚度，使得层间电介质层150填充存储单元120之间的空间并覆盖存储单元120的顶部。层间电介质层150可以具有单层结构或多层结构，其包括各种绝缘材料诸如氧化硅、氮化硅或它们的组合。
83.可以执行诸如cmp(化学机械抛光)工艺的平坦化工艺，直到暴露出存储单元120的顶表面为止。即使如上所述在存储单元120的刻蚀工艺期间硬掩模图案130未被完全去除，也可以执行平坦化工艺直到暴露出存储单元120的顶表面，从而可以在该工艺中去除剩余的硬掩模图案130。
84.可以在存储单元120和层间电介质层150上方形成多个第二线180。多个第二线180可以分别耦接到存储单元120的上表面。多个第二线180中的每一个在与第一方向交叉的第二方向上延伸。例如，第二方向可以垂直于图2的线a-a’。第二线180可以具有单层结构或多层结构，并且可以包括诸如金属或金属氮化物的导电材料。第二线180可以通过沉积导电材料并将所沉积的材料图案化而形成。第二线180之间的空间可以填充有绝缘材料(未示出)。
85.通过如上所述的工艺，可以制造图2、图3和图4i所示的半导体存储器。
86.参考图2、图3和图4i，半导体存储器可以包括存储单元120，存储单元120设置在各自在第一方向上延伸的第一线110与各自在第二方向上延伸的第二线180之间的交叉区域处。
87.在一些实施方式中，可以通过在下部电极层121与选择元件层123的界面处形成阻
挡层122来控制在形成选择元件层123期间可能不可避免地形成在选择元件层123的下界面处的不期望的界面层。在一些实施方式中，也可以基于被调整到选择元件层123的下界面所处的深度的投影射程来执行高能离子注入工艺。结果，可以有效地改善vf特性和ioff特性。
88.在一些实施方式中，选择元件层123可以具有从选择元件层123的底部向顶部减小的掺杂浓度分布。即，选择元件层123的下部可以具有比选择元件层123的上部高的掺杂剂浓度。选择元件层123可以包括通过两步离子注入工艺引入的掺杂剂，即，通过在形成选择元件层123的步骤中执行的离子注入工艺引入的掺杂剂和通过后续的高能离子注入工艺引入的掺杂剂。在一个实施方式中，通过每一离子注入工艺引入的掺杂剂可以彼此相同。在另一实施方式中，通过每一离子注入工艺引入的掺杂剂可以彼此不同。
89.阻挡层122的厚度可以在至的范围内，并且可以包括选自硅、氧化物、氮化物和氮氧化物中的一种或更多种材料。例如，阻挡层122可以包括al2o3、tio2、taalon、mgo、si3n4、si、sion和类似的材料。
90.在一些实施方式中，每个存储单元120包括下部电极层121、阻挡层122、选择元件层123、中间电极层125、可变电阻层127和上部电极层129。然而，存储单元120可以具有不同的结构。在一些实施方式中，下部电极层121、中间电极层125和上部电极层129中的至少一个可以省略。在一些实施方式中，可以省略选择元件层123。在一些实施方式中，选择元件层123和可变电阻层127可以以不同的顺序层叠。例如，选择元件层123和可变电阻层127可以相对于图3和图4i所示的方向以相反的顺序层叠，使得选择元件层123可以设置在可变电阻层127上方。在一些实施方式中，除了图3和图4i中所示的层121、123、125、127和129之外，存储单元120可以进一步包括用于增强存储单元120的特性或改善制造工艺的一个或更多个层(未示出)。
91.在一些实施方式中，多个存储单元120中的相邻存储单元可以以预定间隔彼此间隔开，并且在多个存储单元120之间可以存在沟槽。相邻存储单元120之间的沟槽的高度与宽度之比(即纵横比)可以在1:1至40:1、10:1至40:1、10:1至20:1、5:1至10:1、10:1至15:1、1:1至25:1、1:1至30:1、1:1至35:1或者1:1至45:1的范围内。
92.在一些实施方式中，沟槽可以具有基本垂直于衬底100的上表面的侧壁。在一些实施方式中，相邻的沟槽可以彼此间隔相等或相似的距离。
93.存储单元120可以根据通过第一线110和第二线180向其施加的电压或电流来储存具有不同值的数据。在一些实施方式中，当存储单元120包括可变电阻元件时，每个存储单元120可以通过在不同的电阻状态之间切换来储存数据。
94.第一线110中之一可以用作字线，而第二线180中之一可以用作位线，反之亦然。
95.尽管已经描述了一个交叉点结构，但是可以在垂直于衬底100的顶表面的竖直方向上层叠两个或更多个交叉点结构。
96.基于所公开的技术的以上和其他存储器电路或半导体器件可以用于一系列设备或系统。图5至图8提供了可以实施本文公开的存储器电路的设备或系统的一些示例。
97.图5示出了包括基于所公开的技术的存储器电路的微处理器的配置示例。
98.参考图5，微处理器1000可以执行控制和调整包括从各种类型的外部设备接收数据、处理数据并将处理结果输出到外部设备的一系列过程的任务。微处理器1000可以包括存储单元1010、运算单元1020和控制单元1030等。微处理器1000可以是各种数据处理单元，
诸如中央处理单元(cpu)、图形处理单元(gpu)、数字信号处理器(dsp)和应用处理器(ap)。
99.存储单元1010是微处理器1000中储存数据的部件，如处理器寄存器或寄存器等。存储单元1010可以包括各种寄存器，诸如数据寄存器、地址寄存器和浮点寄存器等。存储单元1010可以执行临时储存要由运算单元1020对其执行运算的数据、执行运算的结果数据以及用于执行运算的数据被储存的地址的功能。
100.根据实施方式，存储单元1010可以包括一个或更多个上述半导体器件。例如，存储单元1010可以包括：第一电极层；第二电极层；和选择元件层，其设置在第一电极层与第二电极层之间，以基于施加电压或施加电流相对于阈值大小的大小将第一电极层与第二电极层之间的电连接进行电偶接或解耦，其中，选择元件层具有从选择元件层与第一电极层之间的界面向选择元件层与第二电极层之间的界面降低的掺杂剂浓度分布。这样，当形成存储单元1010时，可以抑制不期望的界面层的形成，和/或可以控制所形成的界面层，从而有效地减小vf，增大势垒高度并有效地减小ioff。结果，可以改善微处理器1000的电特性和操作特性并确保微处理器1000的可靠性。
101.运算单元1020可以根据控制单元1030将命令解码的结果来执行四则算术运算(four arithmetical operations)或逻辑运算。运算单元1020可以包括至少一个算术逻辑单元(alu)等。
102.控制单元1030可以从微处理器1000的存储单元1010、运算单元1020和外部设备接收信号，执行命令的提取、解码，控制微处理器1000的信号输入和输出，并且执行由程序表示的处理。
103.根据本实施方式的微处理器1000还可以包括高速缓冲存储单元1040，其可以临时储存从除存储单元1010之外的外部设备输入的数据或要输出到外部设备的数据。在这种情况下，高速缓冲存储单元1040可以通过总线接口1050与存储单元1010、运算单元1020和控制单元1030交换数据。
104.图6示出了包括基于所公开的技术的存储器电路的处理器的配置示例。
105.参考图6，处理器1100可以通过包括除上述微处理器1000的功能之外的多种功能来改善性能并实现多功能。处理器1100可以包括：用作微处理器的核心单元1110，用于临时储存数据的高速缓冲存储单元1120以及用于在内部与外部设备之间传输数据的总线接口1130。处理器1100可以包括各种片上系统(soc)，诸如多核处理器、图形处理单元(gpu)和应用处理器(ap)。
106.本实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部件，并且可以包括存储单元1111、运算单元1112和控制单元1113。存储单元1111、运算单元1112和控制单元1113可以与存储单元1010、运算单元1020和控制单元1030基本相同。
107.高速缓冲存储单元1120是临时储存数据以补偿在高速运行的核心单元1110与低速运行的外部设备之间的数据处理速度差异的部件。高速缓冲存储单元1120可以包括一级储存部分1121和二级储存部分1122。在需要高储存容量的情况下，高速缓冲存储单元1120可以进一步包括三级储存部分1123。当情况需要时，高速缓冲存储单元1120可以包括更多数量的储存部分。也就是说，包括在高速缓冲存储单元1120中的储存部分的数量可以根据设计而变化。一级储存部分1121、二级储存部分1122和三级储存部分1123储存和识别数据的速度可以相同或不同。在各个储存部分1121、1122和1123的速度不同的情况下，一级储存
部分1121的速度可以最大。高速缓冲存储单元1120的一级储存部分1121、二级储存部分1122和三级储存部分1123中的至少一个储存部分可以包括上述根据实施方式的半导体器件中的一种或更多种。例如，高速缓冲存储单元1120可以包括：第一电极层；第二电极层；以及选择元件层，其设置在第一电极层与第二电极层之间，以基于施加电压或施加电流相对于阈值大小的大小将第一电极层与第二电极层之间的电连接进行电偶接或解耦，其中，选择元件层具有从选择元件层与第一电极层之间的界面向选择元件层与第二电极层之间的界面降低的掺杂剂浓度分布。这样，当形成高速缓冲存储单元1120时，可以抑制不期望的界面层的形成，和/或可以控制形成的界面层，从而有效地减小vf，增大势垒高度并有效地减小ioff。结果，可以改善处理器1100的电特性和操作特性并确保处理器1100的可靠性。
108.尽管在该实施方式中示出了所有的一级储存部分1121、二级储存部分1122和三级储存部分1123均被配置在高速缓冲存储单元1120内部，然而，高速缓冲存储单元1120的一级储存部分1121、二级储存部分1122和三级储存部分1123中的至少一个可以被配置在核心单元1110外部并可以补偿核心单元1110与外部设备之间的处理速度的差异。
109.总线接口1130是连接核心单元1110、高速缓冲存储单元1120与外部设备并使数据可被有效传输的部件。
110.根据本实施方式的处理器1100可以包括多个核心单元1110，并且所述多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110与高速缓冲存储单元1120可以直接连接或者可以通过总线接口1130连接。多个核心单元1110可以以与上述核心单元1110的配置相同的方式配置。每个核心单元1110中的储存部分可以被配置为通过总线接口1130与核心单元1110外部的储存部分共享。
111.根据本实施方式的处理器1100可以进一步包括：嵌入式存储单元1140，其储存数据；通信模块单元1150，其能够以有线或无线方式向外部设备发送数据或从外部设备接收数据；存储器控制单元1160，其驱动外部存储设备；以及媒体处理单元1170，其对经处理器1100处理的数据或从外部输入设备输入的数据进行处理，并将处理后的数据输出到外部接口设备等。此外，处理器1100可以包括多个各种模块和设备。在该情况下，附加的多个模块可以通过总线接口1130与核心单元1110和高速缓冲存储单元1120以及与彼此交换数据。
112.嵌入式存储单元1140不仅可以包括易失性存储器还可以包括非易失性存储器。易失性存储器可以包括dram(动态随机存取存储器)、移动dram、sram(静态随机存取存储器)以及具有与上述存储器类似功能的存储器等。非易失性存储器可以包括rom(只读存储器)、nor闪存、nand闪存、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移转矩随机存取存储器(sttram)、磁性随机存取存储器(mram)、具有类似功能的存储器。
113.通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块并可以包括这两者。有线网络模块可以包括局域网(lan)、通用串行总线(usb)、以太网、电力线通信(plc)，例如通过传输线发送和接收数据的各种设备，等等。无线网络模块可以包括红外数据协会(irda)、码分多址(cdma)、时分多址(tdma)、频分多址(fdma)、无线lan、zigbee、泛在传感器网络(usn)、蓝牙、射频识别(rfid)、长期演进(lte)、近场通信(nfc)、无线宽带互联网(wibro)、高速下行分组接入(hsdpa)、宽带cdma(wcdma)、超宽带(uwb)例如无需传输线即可发送和接收数据的各种设备，等等。
114.存储器控制单元1160用于管理和处理在处理器1100与根据不同的通信标准进行
操作的外部储存设备之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如可以控制ide(集成设备电子部件)、sata(串行高级技术附件)、scsi(小型计算机系统接口)、raid(独立磁盘冗余阵列)、ssd(固态盘)、esata(外部sata)、pcmcia(国际个人计算机存储卡协会)、usb(通用串行总线)、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(micro sd)卡、安全数字高容量(sdhc)卡、存储棒卡、智能媒体卡(sm)、多媒体卡(mmc)、嵌入式mmc(emmc)和紧凑型闪存(cf)卡等的设备。
115.媒体处理单元1170可以处理经处理器1100处理的数据或从外部输入设备以图像、声音和其他形式输入的数据，并且可以将所述数据输出到外部接口设备。媒体处理单元1170可以包括图形处理单元(gpu)、数字信号处理器(dsp)、高清音频设备(hd音频)和高清多媒体接口(hdmi)控制器等。
116.图7示出了实施了基于所公开的技术的存储器电路的系统的配置示例。
117.参考图7，系统1200作为处理数据的装置可以执行输入、处理、输出、通信、储存等以进行对数据的一系列操作。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230和接口设备1240等。本实施方式的系统1200可以是利用处理器进行操作的各种电子系统，诸如计算机、服务器、pda(个人数字助理)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、pmp(便携式多媒体播放器)、照相机、全球定位系统(gps)、摄像机、录音机、远程信息处理、视听(av)系统和智能电视等。
118.处理器1210可以将输入的命令进行解码并对系统1200中储存的数据进行运算和比较等，并控制这些操作。处理器1210可以与上述微处理器1000或上述处理器1100基本相同。
119.主存储器件1220是这样的储存器，它能够在程序执行时临时储存、调用并执行来自辅助存储器件1230的程序代码或数据，并且即使电源被切断，也可以保留所储存的内容。辅助存储器件1230为用于储存程序代码或数据的存储器件。尽管辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230可以储存更大量的数据。主存储器件1220或辅助存储器件1230可以包括上述根据实施方式的半导体器件中的一种或更多种。例如，主存储器件1220或辅助存储器件1230可以包括：第一电极层；第二电极层；以及选择元件层，其设置在第一电极层和第二电极层之间，以基于施加电压或施加电流相对于阈值大小的大小将第一电极层与第二电极层之间的电连接进行电偶接或解耦，其中，选择元件层具有从选择元件层与第一电极层之间的界面向选择元件层与第二电极层之间的界面降低的掺杂剂浓度分布。这样，在形成主存储器件1220或辅助存储器件1230时，可以抑制不期望的界面层的形成，和/或可以控制形成的界面层，从而有效地减小vf，增大势垒高度并且有效地减小ioff。结果，可以改善系统1200的电特性和操作特性并确保系统1200的可靠性。
120.此外，除了上述半导体器件之外或者在不包括上述半导体器件的情况下，主存储器件1220或辅助存储器件1230还可以包括存储系统(参见图8的参考标记1300)。
121.接口设备1240可以用于在该实施方式的系统1200与外部设备之间执行命令和数据的交换。接口设备1240可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机交互设备(hid)和通信设备等。所述通信设备可以与上述通信模块单元1150基本相同。
122.图8示出了基于所公开的技术的包括存储器电路的存储系统的配置示例。
123.参考图8，存储系统1300可以包括：存储器1310，其作为用于储存数据的组件具有
非易失性特性；存储器控制器1320，其控制存储器1310；接口1330，其用于与外部设备连接；以及缓冲存储器1340，其用于临时储存数据以在接口1330与存储器1310之间有效地传输数据。存储系统1300可以简单地意指用于储存数据的存储器，并且还可以意指用于长期保存所储存的数据的数据储存器件。存储系统1300可以是盘类型诸如固态盘(ssd)等，以及卡类型诸如usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(micro sd)卡、安全数字高容量(sdhc)卡、存储棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)和紧凑型闪存(cf)卡等。
124.存储器1310或缓冲存储器1340可以包括上述根据实施方式的半导体器件中的一种或更多种。例如，存储器1310或缓冲存储器1340可以包括：第一电极层；第二电极层；以及选择元件层，其设置在第一电极层与第二电极层之间，以基于施加电压或施加电流相对于阈值大小的大小将第一电极层与第二电极层之间的电连接进行电耦接或解耦，其中，选择元件层具有从选择元件层与第一电极层之间的界面向选择元件层与第二电极层之间的界面减小的掺杂剂浓度分布。这样，当形成存储器1310或缓冲存储器1340时，可以抑制不期望的界面层的形成，和/或可以控制形成的界面层，从而有效地减小vf，增大势垒高度并有效地减小ioff。结果，可以改善存储系统1300电特性和操作特性并确保存储系统1300的可靠性。
125.除了上述半导体器件之外或在不包括上述半导体器件的情况下，存储器1310或缓冲存储器1340还可以包括各种存储器诸如非易失性存储器或易失性存储器。
126.存储器控制器1320可以控制存储器1310与接口1330之间的数据交换。为此目的，存储器控制器1320可以包括处理器1321，该处理器1321用于执行对通过接口1330从存储系统1300的外部输入的命令进行处理的操作。
127.接口1330用于在存储系统1300与外部设备之间执行命令和数据的交换。在存储系统1300是卡类型或盘类型的情况下，接口1330可以与在具有卡类型或盘类型的设备中使用的接口兼容，或者可以与在类似于上述设备的设备中使用的接口兼容。接口1330可以与一个或更多个类型彼此不同的接口兼容。
128.基于本文件中公开的存储器件的上述图5至图8中的电子设备或系统的示例中的特征可以在各种设备、系统或应用中实施。一些示例包括移动电话或其他便携式通信设备、平板电脑、笔记本或膝上型电脑、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数码相机、具有无线通信功能的手表或其他可穿戴设备。
129.仅描述了一些实施方式和示例。可以基于本专利文件中描述和示出的内容做出其他实施方式、增强和变化。