磁阻式随机存取存储器的制作方法

1.本发明涉及一种半导体元件，尤其是涉及一种磁阻式随机存取存储器(magnetoresistive random access memory,mram)元件。


背景技术：

2.已知，磁阻(magnetoresistance,mr)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在磁盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(mram)，其优点是在不通电的情况下可以继续保留存储的数据。
3.上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,gps)的电子罗盘(electronic compass)零组件，用来提供使用者移动方位等信息。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,amr)感测元件、巨磁阻(gmr)感测元件、磁隧穿结(magnetic tunneling junction,mtj)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。


技术实现要素：

4.本发明揭露一种磁阻式随机存取存储器，其主要包含第一阵列区域以及第二阵列区域设于基底上，第一磁性隧穿结(magnetic tunneling junction,mtj)设于第一阵列区域，第一上电极设于该第一mtj上，第二mtj设于该第二阵列区域以及第二上电极设于该第二mtj上，其中第一上电极与第二上电极包含不同氮对碳比例。
5.本发明另一实施例揭露一种磁阻式随机存取存储器，其主要包含第一阵列区域与第二阵列区域设于基底上，第一磁性隧穿结(magnetic tunneling junction,mtj)设于第一阵列区域，第一间隙壁设于该第一mtj旁，第二mtj设于第二阵列区域以及第二间隙壁设于第二mtj旁，其中第一间隙壁与第二间隙壁包含不同厚度。
附图说明
6.图1至图5为本发明一实施例制作mram单元的方法示意图；
7.图6为本发明一实施例的半导体元件的结构示意图；
8.图7为本发明一实施例的半导体元件的结构示意图。
9.主要元件符号说明
10.12:基底
11.14:mram区域
12.16:逻辑区域
13.18:层间介电层
14.20:金属内连线结构
15.22:金属内连线结构
16.24:金属间介电层
17.26:金属内连线
18.28:停止层
19.30:金属间介电层
20.32:金属内连线
21.34:阻障层
22.36:金属层
23.38:mtj堆叠结构
24.42:下电极
25.44:固定层
26.46:阻障层
27.48:自由层
28.50:上电极
29.52:mtj
30.56:遮盖层
31.58:间隙壁
32.60:间隙壁
33.62:金属间介电层
34.70:金属内连线
35.72:停止层
36.74:金属间介电层
37.76:金属内连线
38.78:停止层
39.102:阵列区域
40.104:阵列区域
具体实施方式
41.请参照图1至图5，图1至图5为本发明一实施例制作一mram单元的方法示意图。如图1所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组。基底12上较佳定义有一mram区域14与一逻辑区域16，其中mram区域14又细部包含多个阵列区域例如阵列区域102与阵列区域104。
42.基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,mos)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayer dielectric,ild)16等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等mos晶体管元件，其中mos晶体管可包含栅极结构(例如金属栅极)以
及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层18可设于基底12上并覆盖mos晶体管，且层间介电层18可具有多个接触插塞电连接mos晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
43.然后于层间介电层18上依序形成金属内连线结构20、22电连接前述的接触插塞，其中金属内连线结构20包含一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中，金属内连线结构22则包含一停止层28、一金属间介电层30以及金属内连线32镶嵌于停止层28与金属间介电层30中。
44.在本实施例中，金属内连线结构20中的各金属内连线26较佳包含一沟槽导体(trench conductor)，金属内连线结构22中设于mram区域14的的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构20、22中的各金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层28中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(ti)、氮化钛(tin)、钽(ta)以及氮化钽(tan)所构成的群组，而金属层36可选自由钨(w)、铜(cu)、铝(al)、钛铝合金(tial)、钴钨磷化物(cobalt tungsten phosphide，cowp)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例金属内连线26中的金属层36较佳包含铜、金属内连线32中的金属层36较佳包含钨、金属间介电层24、30较佳包含氧化硅例如四乙氧基硅烷(tetraethyl orthosilicate,teos)、而停止层28则包含氮掺杂碳化物层(nitrogen doped carbide,ndc)、氮化硅、或氮碳化硅(silicon carbon nitride,sicn)，但不局限于此。
45.接着形成一下电极42、一mtj堆叠结构38、一上电极50以及一图案化掩模(图未示)于金属内连线结构22上，其中形成mtj堆叠结构38的方式可先依序形成一固定层(pinned layer)44、一阻障层(barrier layer)46以及一自由层(free layer)48于下电极42上。在本实施例中，下电极42与上电极50较佳包含导电材料，例如但不局限于钽(ta)、氮化钽(tan)、铂(pt)、铜(cu)、金(au)、铝(al)。固定层44可包含铁磁性材料例如但不局限于钴铁硼(cobalt-iron-boron,cofeb)、钴铁(cobalt-iron,cofe)、铁(fe)、钴(co)等。此外，固定层44也可以是由反铁磁性(antiferromagnetic,afm)材料所构成者，例如铁锰(femn)、铂锰(ptmn)、铱锰(irmn)、氧化镍(nio)等，用以固定或限制邻近层的磁矩方向。阻障层46可由包含氧化物的绝缘材料所构成，例如氧化铝(alo
x
)或氧化镁(mgo)，但均不局限于此。自由层48可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,cofeb)，但不限于此。其中，自由层48的磁化方向会受外部磁场而「自由」改变。
46.随后如图2所示，利用图案化掩模为掩模进行一道或一道以上蚀刻制作工艺去除部分上电极50、部分mtj堆叠结构38、部分下电极42以及部分金属间介电层30以形成多个mtj 52于各阵列区域102与阵列区域104。值得注意的是，本实施例于图案化上述上电极50、mtj堆叠结构38、下电极42及金属间介电层30所进行的蚀刻制作工艺可包含反应性离子蚀刻制作工艺(reactive ion etching,rie)以及/或离子束蚀刻制作工艺(ion beam etching,ibe)，由于离子束蚀刻制作工艺的特性，剩余的金属间介电层30上表面较佳略低于金属内连线32上表面且金属间介电层30上表面较佳呈现一弧形或曲面。此外，本实施例利用离子束蚀刻制作工艺去除部分金属间介电层30的时候较佳一同去除部分金属内连线
52及金属内连线70，其中阵列区域102与阵列区域104的金属内连线76较佳直接接触设于下方的上电极50而逻辑区域16的金属内连线76则接触下层的金属内连线70。接着再形成另一停止层78于金属间介电层70上并覆盖金属内连线76。
53.在本实施例中，停止层72与停止层78可包含相同或不同材料，其中两者均可选自由氮掺杂碳化物层(nitrogen doped carbide,ndc)、氮化硅、以及氮碳化硅(silicon carbon nitride,sicn)所构成的群组。如同前述所形成的金属内连线，设于金属间介电层74内的金属内连线76可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层74内。例如金属内连线76可更细部包含一阻障层以及一金属层，其中阻障层可选自由钛(ti)、氮化钛(tin)、钽(ta)以及氮化钽(tan)所构成的群组，而金属层可选自由钨(w)、铜(cu)、铝(al)、钛铝合金(tial)、钴钨磷化物(cobalt tungsten phosphide，cowp)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。至此即完成本发明一实施例的半导体元件的制作。
54.请再参照图6，图6为本发明一实施例的半导体元件的结构示意图。如图6所示，相较于前述实施例中阵列区域102的间隙壁58、60与阵列区域104的间隙壁58、60具有相同厚度，本发明又可选择于图3形成间隙壁58、60的时候调整各阵列区域102、104中的间隙壁58、60厚度使阵列区域102中的间隙壁58、60与阵列区域104中的间隙壁58、60具有不同厚度。举例来说，可选择于图3形成间隙壁58、60后先形成一图案化掩模(图未示)覆盖阵列区域102，再利用蚀刻去除阵列区域104的部分间隙壁58、60使其厚度略为低于阵列区域102中的各间隙壁58、60厚度，之后再去除图案化掩模、形成金属间介电层62于间隙壁58、60上并进行后续的金属内连线制作工艺。
55.需注意的是，两个阵列区域102、104中的所谓间隙壁58、60厚度较佳指沿着基底12顶表面或上电极50顶表面方向延伸的间隙壁58、60宽度，其中阵列区域104中的各间隙壁58、60厚度较佳小于阵列区域102中的各间隙壁58、60厚度或阵列区域102中的各间隙壁58、60厚度较佳约阵列区域104中各间隙壁58、60厚度的两倍甚至三倍以上。更具体而言，阵列区域102、104中的各间隙壁58、60厚度分别较佳介于50埃至400埃，其中阵列区域102中的各间隙壁58、60厚度或宽度较佳介于330埃至400埃或最佳约365埃而阵列区域104中的各间隙壁58、60厚度或宽度则较佳介于60埃至120埃或最佳约90埃。
56.依据本发明的优选实施例，阵列区域102中具有较厚间隙壁58、60的上电极50可产生较低的隧穿磁阻(tunnel magnetoresistance,tmr)，其适用于mram单元中需要较高运行速度(high speed)的存储器区块。另一方面，阵列区域104中具有较薄间隙壁58、60厚度的上电极50则可产生较高的隧穿磁阻(tmr)，其适用于mram单元中需要较高保存力(high retention)的存储器区块。
57.请再参照图7，图7为本发明一实施例的半导体元件的结构示意图。如图7所示，相较图5中阵列区域102的上电极50与阵列区域104中的上电极50具有不同氮对钛比例或图6中阵列区域102的间隙壁58、60与阵列区域104的间隙壁58、60具有不同厚度，本发明又可选择结合图5与图6的实施例使阵列区域102、104中的上电极50具有不同氮对钛比例的外阵列区域102的各间隙壁58、60与阵列区域104的各间隙壁58、60又具有不同厚度，此变化型也属本发明所涵盖的范围。
58.一般而言，现行磁阻式随机存取存储器中可藉由改变不同阵列区域中mtj的临界
线宽(critical dimension,cd)或垂直磁性各向异性(perpendicular magnetic anisotropy,pma)来调制自由层的矫顽力(coercivity)，使不同阵列区域或存储器区块满足较高运行速度(high speed)或较高保存力(high retention)的应用，进而达到具有混合存储(hybrid memory)功能的融合芯片(fusion chip)。依据前述实施例所述，本发明可如第一实施例般调整不同阵列区域中上电极的氮对碳比例，使阵列区域中具有较高氮对碳比例的上电极产生较低的隧穿磁阻(tmr)并适用于mram单元中需要较高运行速度(high speed)的存储器区块，或使阵列区域中具有较低氮对碳比例的上电极产生较高的隧穿磁阻(tmr)并适用于mram单元中需要较高保存力(high retention)的存储器区块。
59.此外，本发明又可依据第二实施例选择调整不同阵列区域中的间隙壁厚度或宽度，使阵列区域中具有较厚间隙壁的上电极产生较低的隧穿磁阻(tunnel magnetoresistance,tmr)并适用于mram单元中需要较高运行速度(high speed)的存储器区块，或使阵列区域中具有较薄间隙壁厚度的上电极产生较高的隧穿磁阻(tmr)并适用于mram单元中需要较高保存力(high retention)的存储器区块。
60.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。