半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着半导体制造技术的飞速发展，半导体晶体管朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体晶体管目前正被广泛应用，因此随着半导体晶体管的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
3.为了更好的适应晶体管尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(finfet)、全包围栅极(gate-all-around，gaa)晶体管等。其中，全包围栅极晶体管包括垂直全包围栅极晶体管和水平全包围栅极晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
4.随着器件尺寸的进一步缩小，如何使具有全包围栅极结构的nmos器件与具有全包围栅极结构的pmos器件之间实现更好的电隔绝效果，越来越具有较高的难度和挑战。


技术实现要素：

5.本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于进一步提高半导体结构的性能。
6.为解决上述问题，本发明提供一种半导体结构，包括：基底，所述基底包括分立的器件区和位于所述器件区之间的隔离区，所述器件区包括相间隔的第一区域和第二区域，所述基底包括衬底、以及分别凸立于所述第一区域和第二区域的衬底上的鳍部；沟道结构层，悬置于所述器件区的鳍部顶部上，沿所述衬底表面法线方向上，所述沟道结构层包括一个或者多个间隔设置的沟道层；隔离层，位于所述隔离区的所述衬底上，且露出所述沟道结构层的侧壁；介电墙，位于所述第一区域和第二区域交界处的衬底上，并覆盖所述沟道结构层的侧壁，所述介电墙包括底部介电墙、以及位于所述底部介电墙顶部的顶部介电墙；栅介质层，所述栅介质层覆盖所述沟道结构层的部分顶部、部分侧壁和部分底部；栅电极层，位于所述基底上且横跨所述沟道结构层和介电墙，所述栅电极层环绕覆盖所述栅介质层。
7.相应的，本发明还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括分立的器件区，所述器件区包括相邻的第一区域和第二区域，所述基底包括衬底、以及分别凸立于所述第一区域和第二区域的衬底上的鳍部，所述鳍部上形成有沟道叠层结构，所述沟道叠层结构包括一个或多个纵向堆叠的沟道叠层，每一个所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，且在所述器件区中，所述第一区域和第二区域的相邻所述沟道叠层、所述鳍部、以及所述第一区域和第二区域交界处的衬底围成隔离槽；形成保形覆盖所述沟道叠层结构和基底的底部侧墙材料层，位于所述隔离槽的相对侧壁上的所述底部侧
墙材料层相接触；去除位于所述基底顶部和沟道叠层结构顶部的侧墙材料层、以及所述隔离槽中部分厚度的侧墙材料层，在所述隔离槽的部分空间中形成底部介电墙，所述底部介电墙的顶面高于所述沟道叠层的顶面；在形成所述底部介电墙后，在所述隔离槽的剩余空间中形成覆盖所述底部介电墙顶部的顶部介电墙，所述顶部介电墙的顶部与所述沟道叠层结构的顶部相齐平，所述顶部介电墙和底部介电墙构成介电墙。
8.与现有技术相比，本发明实施例的技术方案具有以下优点：
9.本发明实施例提供一种半导体结构，介电墙位于第一区域和第二区域交界处的衬底上，并覆盖沟道结构层的侧壁，所述介电墙包括底部介电墙、以及位于所述底部介电墙顶部的顶部介电墙；栅介质层保形覆盖所述沟道结构层的部分顶部、部分侧壁和部分底部；栅电极层位于基底上且横跨所述沟道结构层和介电墙，所述栅电极层环绕覆盖所述栅介质层。与目前在器件区的第一区域和第二区域的交界处形成一体式结构的介电墙的方案相比，本发明实施例的介电墙包括底部介电墙以及位于底部介电墙顶部的顶部介电墙，因此，所述顶部介电墙能够填补所述底部介电墙和沟道结构层围成的空隙，使得所述介电墙的顶面平整度较高，有利于确保介电墙能够完全覆盖沟道结构层侧壁，从而使所述介电墙能够更好地隔离所述器件区中第一区域和第二区域的相邻沟道结构层，从而降低后续形成在第一区域和第二区域的器件之间产生漏电的概率，有利于提高半导体结构的性能。
10.本发明实施例提供一种半导体结构的形成方法，在隔离槽的部分空间中形成底部介电墙，所述底部介电墙的顶面低于所述沟道叠层结构的顶面；在形成所述底部介电墙后，在所述隔离槽的剩余空间中形成覆盖所述底部介电墙顶部的顶部介电墙，所述顶部介电墙和底部介电墙构成介电墙，且所述顶部介电墙的顶部与所述沟道叠层结构的顶部相齐平。与目前在所述隔离槽中形成一体式结构的介电墙的方案相比，本发明实施例先去除所述隔离槽中部分厚度的侧墙材料层，在所述隔离槽的部分空间中形成底部介电墙，以预留出隔离槽的剩余空间，再在所述隔离槽的剩余空间中形成顶部介电墙，所述底部介电墙与顶部介电墙构成介电墙，且所述顶部介电墙的顶部与所述沟道叠层结构的顶部相齐平，通过所述顶部介电墙填补所述沟道叠层结构侧壁和底部介电墙围成的空隙，使得所述介电墙和沟道叠层结构的顶面平整度较高，有利于确保介电墙能够完全覆盖沟道叠层结构的侧壁，从而使介电墙能够更好地隔离所述器件区中第一区域和第二区域的相邻沟道叠层结构，从而降低后续形成在第一区域和第二区域的器件之间产生漏电的概率，有利于提高半导体结构的性能。
附图说明
11.图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
12.图4是本发明半导体结构一实施例的结构示意图；
13.图5至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
14.目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
15.图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图。
16.参考图1，提供基底，基底包括分立的器件区10a和位于器件区10a之间的隔离区10b，器件区10a包括相邻的第一区域a和第二区域b，基底包括衬底10、以及分别凸立于第一区域a和第二区域b的衬底10上的鳍部11，鳍部11上形成有一个或多个纵向堆叠的沟道叠层14，每一个沟道叠层14包括牺牲层12和位于牺牲层12上的沟道层13，沟道叠层14露出的衬底10上形成有隔离层17，在器件区10a中，相邻沟道叠层14的侧壁和隔离层17顶部围成隔离槽15。
17.参考图2，形成保形覆盖沟道叠层和隔离层的介电材料层18，介电材料层18还填充器件区10a的隔离槽15中。
18.参考图3，去除隔离区10b的隔离层17顶部、以及沟道叠层14顶部的介电材料层18，在第一区域a和第二区域b交界处的隔离槽15中形成介电墙18。
19.器件区10a的第一区域a用于形成nmos晶体管，器件区10a的第二区域b用于形成pmos晶体管。
20.经研究发现，在形成介电墙18的过程中，为了将隔离区10b的隔离层17顶部和沟道叠层14顶部的介电材料层18全部去除，隔离槽15中的介电材料层18容易发生过刻蚀的现象(如图3中虚线圈所示)，容易导致介电墙18的顶部与沟道叠层14的顶部平整度较差，即介电墙18露出沟道叠层14的部分侧壁，从而降低了介电墙18对器件区10a中相邻沟道叠层14的隔离效果，相应地，增加了后续形成在第一区域a和第二区域b的器件之间产生漏电的概率，进而影响了半导体结构的性能。
21.为了解决技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，基底包括分立的器件区，器件区包括相邻的第一区域和第二区域，基底包括衬底、以及分别凸立于第一区域和第二区域的衬底上的鳍部，鳍部上形成有沟道叠层结构，沟道叠层结构包括一个或多个纵向堆叠的沟道叠层，每一个沟道叠层包括牺牲层和位于牺牲层上的沟道层，且在器件区中，第一区域和第二区域的相邻沟道叠层、鳍部、以及第一区域和第二区域交界处的衬底围成隔离槽；形成保形覆盖沟道叠层结构和基底的底部侧墙材料层，位于隔离槽的相对侧壁上的底部侧墙材料层相接触；去除位于基底顶部和沟道叠层结构顶部的侧墙材料层、以及隔离槽中部分厚度的侧墙材料层，在隔离槽的部分空间中形成底部介电墙，底部介电墙的顶面低于沟道叠层的顶面；在形成底部介电墙后，在隔离槽的剩余空间中形成覆盖底部介电墙顶部的顶部介电墙，顶部介电墙的顶部与沟道叠层结构的顶部相齐平，顶部介电墙和底部介电墙构成介电墙。
22.本发明实施例的介电墙包括底部介电墙以及位于底部介电墙顶部的顶部介电墙，因此，顶部介电墙能够填补底部介电墙和沟道结构层围成的空隙，使得介电墙的顶面平整度较高，有利于确保介电墙能够完全覆盖沟道结构层侧壁，从而使介电墙能够更好地隔离器件区中第一区域和第二区域的相邻沟道结构层，从而降低后续形成在第一区域和第二区域的器件之间产生漏电的概率，有利于提高半导体结构的性能。
23.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
24.图4是本发明半导体结构一实施例的结构示意图。
25.半导体结构包括：基底，基底包括分立的器件区200a和位于器件区200a之间的隔
离区200b，器件区200a包括相间隔的第一区域c和第二区域d，基底包括衬底200、以及分别凸立于第一区域c和第二区域d的衬底200上的鳍部201；沟道结构层290，悬置于器件区200a的鳍部201顶部上，沿衬底200表面法线方向上，沟道结构层290包括一个或者多个间隔设置的沟道层203；隔离层217，位于隔离区200b的衬底200上，且露出沟道结构层290的侧壁；介电墙216，位于第一区域c和第二区域d交界处的衬底200上，并覆盖沟道结构层290的侧壁，介电墙216包括底部介电墙212、以及位于底部介电墙212顶部的顶部介电墙215；栅介质层222，栅介质层222覆盖沟道结构层290的部分顶部、部分侧壁和部分底部；栅电极层223，位于基底上且横跨沟道结构层290和介电墙216，栅电极层223环绕覆盖栅介质层222。
26.本实施例的介电墙216包括底部介电墙212以及位于底部介电墙212顶部的顶部介电墙215，因此，顶部介电墙215能够填补底部介电墙212和沟道结构层290侧壁围成的空隙，使得介电墙216的顶面平整度较高，有利于确保介电墙216能够完全覆盖沟道结构层290侧壁，从而使介电墙216能够更好地隔离器件区200a中第一区域c和第二区域d的相邻沟道结构层290，从而降低后续形成在第一区域c和第二区域d的器件之间产生漏电的概率，有利于提高半导体结构的性能。
27.本实施例中，器件区200a的第一区域c用于形成第一型晶体管，器件区200a的第二区域d用于形成第二型晶体管，第一型晶体管和第二型晶体管的沟道导电类型不同。具体地，第一型晶体管为nmos晶体管，第二型晶体管为pmos晶体管；在另一些实施例中，第一型晶体管为pmos晶体管，第二型晶体管为nmos晶体管。
28.本实施例中，基底还包括位于器件区200a之间的隔离区200b。
29.隔离区200b用于电隔离相邻的器件区200a。
30.本实施例中，基底为立体型结构，基底包括衬底200、以及分别凸立于第一区域c和第二区域d的衬底200上的鳍部201。其他实施例中，基底还可以为平面型衬底。本实施例中，衬底200为硅衬底，鳍部201与衬底200的材料相同，鳍部201的材料为硅。
31.本实施例中，第一区域c和第二区域d交界处的衬底200顶部低于隔离区200b的衬底200顶部。
32.第一区域c和第二区域d的基底中通常形成有阱区，为了提高介电墙216对第一区域c基底中的阱区与第二区域d基底中的阱区之间的电隔绝效果，以及满足第一区域c和第二区域d之间电隔绝的效果，第一区域c和第二区域d交界处的衬底200顶部低于隔离区200b的衬底200顶部。
33.需要说明的是，第一区域c和第二区域d交界处的衬底200顶部至隔离区200b的衬底200顶部的距离h1不宜过大，也不宜过小。如果第一区域c和第二区域d交界处的衬底200顶部至隔离区200b的衬底200顶部的距离h1过大，在隔离区200b中的隔离层217满足隔绝效果的情况下，位于第一区域c和第二区域d交界处的衬底200上的底部介电墙212的填充性能较差，容易导致所述底部介电墙的隔绝效果下降，从而影响半导体结构的性能；如果第一区域c和第二区域d交界处的衬底200顶部至隔离区200b的衬底200顶部的距离h1过小，在隔离区200b中的隔离层217满足隔绝效果的情况下，位于第一区域c和第二区域d交界处的衬底200上的介电墙对第一区域c基底中的阱区与第二区域d基底中的阱区之间的电隔绝效果变差，从而影响半导体结构的性能；为此，本实施例中，第一区域c和第二区域d交界处的衬底200顶部至隔离区200b的衬底200顶部的距离h1为50埃米至300埃米。
34.本实施例中，沟道结构层290悬置于器件区200a的鳍部201顶部上，沿衬底200表面法线方向上，沟道结构层290包括一个或者多个间隔设置的沟道层203。本实施例中，沟道层203用于提供第一型晶体管和第二型晶体管的导电沟道。
35.本实施例中，沟道层203的材料包括硅、锗化硅、锗和
ⅲ‑ⅴ
族半导体材料中的一种或多种。其中，第一区域c的沟道层203材料根据第一型晶体管的性能而定，第二区域的沟道层203材料根据第二型晶体管的性能而定。
36.本实施例中，沟道层203的数量为三个。在其他实施例中，沟道层的数量还可以为其他数量。
37.本实施例中，半导体结构还包括：隔离层217，位于隔离区200b的衬底200上，且露出沟道结构层290的侧壁。隔离层217用于隔离相邻器件区200a。为此，隔离层217的材料为介电材料，隔离层217的材料可以包括氧化硅、氮化硅或氮氧化硅。本实施例中，隔离层217的材料为氧化硅。
38.介电墙216用于隔离同一器件区200a中的第一区域c和第二区域d。其中，为了提高介电墙216对第一区域c和第二区域d中的沟道结构层290的隔离效果，介电墙216顶部高于沟道结构层290的顶部。
39.本实施例中，介电墙216包括底部介电墙212、以及位于底部介电墙212顶部的顶部介电墙215。
40.本实施例中，底部介电墙212的顶部高于沟道结构层290的顶部。底部介电墙212的顶部高于沟道结构层290的顶部，使得所述沟道结构层290之间绝缘性均匀。
41.本实施例中，底部介电墙212的材料为介电材料，例如，包括氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅和碳氮硼化硅中的一种或多种，从而保证底部介电墙212能够起到隔离的作用。本实施例中，底部介电墙212的材料为氮化硅。
42.需要说明的是，底部介电墙212的顶部至沟道结构层290的顶部的距离不宜过大，也不宜过小。如果底部介电墙212的顶部至沟道结构层290的顶部的距离过大，则导致所述底部介电墙215的空间位置过小，在所述底部介电墙215的形成工艺中，影响底部介电墙215的填充效果，进而影响介电墙216的隔绝效果，增大了在第一区域c和第二区域d的器件之间产生漏电的概率；如果底部介电墙212的顶部至沟道结构层290的顶部的距离过小，则容易导致所述底部介电墙212对沟道结构层290之间的绝缘性不均匀，从而影响半导体结构的性能。为此，本实施例中，底部介电墙212的顶部至沟道结构层290的顶部的距离h2为5纳米至20纳米。
43.需要说明的是，为了减少工艺步骤、节约成本，在形成顶部介电墙215的工艺过程中，在隔离区200b中形成隔离层217，因此，顶部介电墙215的材料与隔离层217的材料相同。因此，本实施例中，顶部介电墙215的材料为氧化硅。
44.本实施例中，栅介质层222保形覆盖沟道层203的部分顶部、部分侧壁和部分底部。本实施例中，栅介质层222的材料包括hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro、al2o3、sio2和la2o3中的一种或多种。
45.具体地，栅介质层222包括保形覆盖沟道结构层290的部分顶部、部分侧壁和部分底部的栅氧化层，以及保形覆盖栅氧化层的高k栅介质层。其中，高k栅介质层的材料为高k介质材料，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
46.需要说明的是，栅介质层222还保形覆盖隔离层217的部分顶部、以及沟道层203露出的介电墙216的部分侧壁和部分顶部。
47.本实施例中，栅电极层223位于基底上且横跨沟道结构层290和介电墙216，栅电极层223环绕覆盖栅介质层222。栅电极层223用于后续与外部结构电连接。栅电极层223的材料包括tin、tan、ta、ti、tial、w、al、tisin和tialc中的一种或多种。具体地，栅电极层223可以包括功函数层以及覆盖功函数层的电极层，或者，栅电极层223也可以仅包括功函数层。
48.本实施例中，半导体结构还包括：侧墙220，位于栅电极层223的侧壁。侧墙用于保护栅电极层223的侧壁。侧墙220可以为单层结构或叠层结构，侧墙220的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，侧墙220为单层结构，侧墙220的材料为氮化硅。
49.本实施例中，半导体结构还包括：层间介质层219，位于栅电极层223和侧墙220露出的隔离层217的顶部，且层间介质层219覆盖侧墙220的侧壁。层间介质层219用于隔离相邻器件。层间介质层219的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，层间介质层219的材料为氧化硅。
50.图5至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
51.参考图5至图6，提供基底，基底包括分立的器件区100a，器件区100a包括相邻的第一区域a和第二区域b，基底包括衬底100、以及分别凸立于第一区域a和第二区域b的衬底100上的鳍部101，鳍部101上形成有沟道叠层结构301，沟道叠层结构301包括一个或多个纵向堆叠的沟道叠层104，每一个沟道叠层104包括牺牲层102和位于牺牲层102上的沟道层103，且在器件区100a中，第一区域a和第二区域b的相邻沟道叠层104、鳍部101、以及第一区域a和第二区域b交界处的衬底100围成隔离槽109。
52.基底用于为后续的工艺制程提供工艺平台。
53.本实施例中，器件区100a的第一区域a用于形成第一型晶体管，器件区100a的第二区域b用于形成第二型晶体管，第一型晶体管和第二型晶体管的沟道导电类型不同。具体地，第一型晶体管为nmos晶体管，第二型晶体管为pmos晶体管；在另一些实施例中，第一型晶体管为pmos晶体管，第二型晶体管为nmos晶体管。
54.本实施例中，基底还包括位于器件区100a之间的隔离区100b。隔离区100b用于电隔离相邻的器件区100a。
55.本实施例中，最靠近隔离区100b的相邻沟道叠层104以及鳍部101与隔离区100b的剩余基底围成隔离开口110，隔离槽109的底部低于隔离开口110的底部。
56.隔离槽109为后续形成介电墙提供空间位置。
57.为了提高介电墙对第一区域a基底中的阱区与第二区域b基底中的阱区之间的电隔绝效果，以及满足第一区域a和第二区域b之间电隔绝的效果，隔离槽109的底部低于隔离开口110的底部。
58.本实施例中，形成基底和沟道叠层104的步骤包括：如图5所示，提供初始基底190，初始基底190包括分立的器件区100a，器件区100a包括相邻的第一区域a和第二区域b，初始基底190上形成有一个或多个纵向堆叠的沟道材料叠层180，每一个沟道材料叠层180包括牺牲材料层179和位于牺牲材料层179上的沟道材料层178；如图6所示，图形化初始基底190
和位于初始基底190上的沟道材料叠层180，将初始基底190图形化为基底，基底包括衬底100、以及分别凸立于第一区域a和第二区域b的衬底100上的鳍部101，将沟道材料叠层180图形化为位于鳍部101上的沟道叠层104。
59.本实施例中，在同一步骤中形成沟道叠层104和隔离槽109，减少了工艺步骤，降低了工艺成本。
60.本实施例中，基底为立体型结构，基底包括衬底100、以及分别凸立于第一区域a和第二区域b的衬底100上的鳍部101。其他实施例中，基底还可以为平面型衬底。
61.本实施例中，衬底100为硅衬底，鳍部101与衬底100的材料相同，鳍部101的材料为硅。
62.相应地，本实施例中，沟道叠层结构301形成在鳍部101上，沟道叠层结构301包括一个或多个纵向堆叠的沟道叠层104。
63.本实施例中，牺牲层102的材料包括硅锗；沟道层103的材料包括硅、锗化硅、锗或
ⅲ‑ⅴ
族半导体材料，且牺牲层102和沟道层103之间具有刻蚀选择比。
64.沟道叠层104与鳍部101的延伸方向相同。多个沟道叠层104的堆叠方向垂直于衬底100的表面。
65.沟道叠层104为后续形成悬空间隔设置的沟道层提供工艺基础。
66.作为一种示例，沟道叠层104的数量为三个。在其他实施例中，沟道叠层的数量还可以为其他数量。
67.本实施例中，第一区域a的沟道层103用于提供第一型晶体管的导电沟道，牺牲层102用于支撑沟道层103，后续去除第一区域a的牺牲层102后，能够实现沟道层103的间隔悬空设置，第一区域a的牺牲层102还为后续形成栅介质层和栅电极层占据空间。
68.本实施例中，第二区域b的沟道层103用于提供第二型晶体管的导电沟道，牺牲层102用于支撑沟道层103，后续去除第二区域b的牺牲层102后，能够实现沟道层103的间隔悬空设置，第二区域b的牺牲层102还为后续形成栅介质层和栅电极层占据空间。
69.本实施例中，在提供基底的步骤中，牺牲层102和沟道层103的数量相同。
70.继续参考图5至图6，图形化初始基底190和位于初始基底190上的沟道材料叠层180的步骤包括：在沟道材料叠层180的顶部形成核心层106，核心层106中形成有位于第一区域a和第二区域b交界处的掩膜开口108；在第一区域a和第二区域b的核心层106顶部形成分立的第二掩膜层107，第二掩膜层107露出隔离区100b的核心层106顶部；以第二掩膜层107为掩膜，刻蚀核心层106、沟道材料叠层180和部分厚度的初始基底190。
71.需要说明的是，核心层106中形成有位于第一区域a和第二区域b交界处的掩膜开口108，因此，与其余区域相比，第一区域a和第二区域b交界处的沟道材料叠层180提前被刻蚀，相应的，在相同的刻蚀时间下，第一区域a和第二区域b交界处的初始基底190的刻蚀深度更大，从而有利于在形成隔离槽109和隔离开口110的过程中，使得隔离槽109的底部低于隔离开口110的底部。
72.本实施例中，以沟道叠层104中的牺牲层102作为第一牺牲层102，沟道叠层结构301还包括位于最顶部的沟道叠层104顶部的第二牺牲层300。
73.第二牺牲层300用于为后续增加形成的栅电极层的高度而占据空间位置。
74.因此，如图5所示，以沟道材料叠层180中的牺牲材料层179作为第一牺牲材料层
179，在图形化初始基底190和位于初始基底190上的沟道材料叠层180之前，还包括：在最顶部的沟道材料叠层180顶部形成第二牺牲材料层500。
75.相应的，形成基底和沟道叠层104的过程中，依次图形化第二牺牲材料层500、沟道材料叠层180和初始基底190，将第二牺牲材料层500图形化为第二牺牲层300。第二牺牲层300和沟道叠层104构成沟道叠层结构301。
76.本实施例中，第一牺牲层102的材料与第二牺牲层300的材料相同，便于后续在同一步骤中去除。
77.本实施例中，形成方法还包括：在沟道材料叠层180的顶部形成硬掩膜层105，核心层107相应形成于硬掩膜层105上。具体地，硬掩膜层105形成于第二牺牲材料层500顶部。
78.图形化的硬掩膜层105用于作为刻蚀第二牺牲材料层500和沟道材料叠层180的掩膜。其中，通过先将图形传递至硬掩膜层105中，有利于提高图形传递的精度。
79.本实施例中，硬掩膜层105的材料包括氮化硅、碳化硅和氮碳化硅中的一种或多种。
80.参考图7，形成保形覆盖沟道叠层结构301和基底的底部侧墙材料层111，位于隔离槽109的相对侧壁上的底部侧墙材料层111相接触。
81.底部侧墙材料层111为后续形成底部介电墙提供工艺基础。
82.本实施例中，形成底部侧墙材料层111的工艺包括原子层沉积工艺。
83.原子层沉积工艺包括进行多次的原子层沉积循环，具有良好的台阶覆盖特性，有利于提高底部侧墙材料层111的厚度均一性，并使底部侧墙材料层111能够保形覆盖沟道叠层104和基底。
84.需要说明的是，后续形成的底部介电墙由图形化底部侧墙材料层111所得，为了保证相邻的第一区域a和第二区域b之间的电隔绝效果，因此，底部侧墙材料层111的材料为介电材料，例如，包括氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅和碳氮硼化硅中的一种或多种，从而保证后续形成的底部介电墙能够起到隔离的作用。本实施例中，底部侧墙材料层111的材料为氮化硅。
85.参考图8，去除位于基底顶部和沟道叠层结构301顶部的侧墙材料层111、以及隔离槽109中部分厚度的侧墙材料层111，在隔离槽109的部分空间中形成底部介电墙112，底部介电墙112的顶面低于沟道叠层104的顶面。
86.为了后续形成横跨沟道结构层和介电墙的栅电极层，需要将基底顶部和沟道叠层结构301顶部的侧墙材料层111的去除干净，即为后续形成栅电极层提供空间位置。
87.去除隔离槽109中部分厚度的侧墙材料层111，为后续在底部介电墙112的顶部形成顶部介电墙提供空间位置。
88.本实施例中，去除位于基底顶部和沟道叠层结构301顶部的侧墙材料层111、以及隔离槽109中部分厚度的侧墙材料层111的工艺包括干法刻蚀工艺。
89.干法刻蚀工艺包括各向异性的干法刻蚀工艺，各项异性的干法刻蚀工艺具有各向异性刻蚀的特性。即纵向刻蚀速率大于横向刻蚀速率，能够在去除位于基底顶部和沟道叠层104顶部的侧墙材料层111、以及隔离槽109中部分厚度的侧墙材料层111的同时，保证沟道叠层104侧壁的形貌质量，为后续工艺提供了良好的工艺基础。
90.本实施例中，底部介电墙112能够对第一区域a和第二区域b的沟道叠层104之间起
到隔离的作用，同时，底部介电墙112还位于第一区域a和第二区域b的鳍部101之间，还用于对第一区域a和第二区域b的鳍部101之间起到隔离的作用，且能够确保第一区域a和第二区域b的沟道叠层104能够完全隔离开，从而提高底部介电墙112对第一区域a和第二区域b的相邻沟道叠层104的隔离效果。
91.为此，底部介电墙112的材料为介电材料，例如，包括氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅和碳氮硼化硅中的一种或多种，从而保证底部介电墙112能够起到隔离的作用。本实施例中，底部介电墙112的材料为氮化硅。
92.本实施例中，形成底部介电墙112后，底部介电墙112的顶部高于沟道叠层104的顶部。即所述底部介电墙112能够贯穿所述沟道叠层，从而在后续形成沟道结构层之后，使得所述沟道结构层之间绝缘性均匀。
93.底部介电墙112的顶部至沟道叠层104的顶部的距离不宜过小，也不宜过大。如果底部介电墙112的顶部至沟道叠层104的顶部的距离过大，则容易过多的占用后续形成的顶部介电墙的空间位置，影响顶部介电墙的填充效果，进而影响后续形成的介电墙的隔绝效果，增大了在第一区域和第二区域的器件之间产生漏电的概率；如果底部介电墙112的顶部至沟道叠层104的顶部的距离过小，则容易导致后续形成的沟道结构层之间的绝缘性不均匀，从而影响半导体结构的性能。为此，本实施例中，底部介电墙112的顶部至沟道叠层104的顶部的距离为5纳米至20纳米。
94.参考图9至图13，在形成底部介电墙112后，在隔离槽109的剩余空间中形成覆盖底部介电墙112顶部的顶部介电墙115，顶部介电墙115的顶部与沟道叠层结构301的顶部相齐平，顶部介电墙115和底部介电墙112构成介电墙116。
95.本实施例先去除隔离槽109中部分厚度的侧墙材料层111，在隔离槽109的部分空间中形成底部介电墙112，以预留出隔离槽109的剩余空间，再在隔离槽109的剩余空间中形成顶部介电墙115，底部介电墙112与顶部介电墙115构成介电墙116，且顶部介电墙115的顶部与沟道叠层结构301的顶部相齐平，通过顶部介电墙115填补沟道叠层结构301侧壁和底部介电墙112围成的空隙，使得介电墙116和沟道叠层结构301的顶面平整度较高，有利于确保介电墙116能够完全覆盖沟道叠层结构301侧壁，从而使介电墙116能够更好地隔离器件区100a中第一区域a和第二区域b的相邻沟道叠层结构301，从而降低后续形成在第一区域a和第二区域b的器件之间产生漏电的概率，有利于提高半导体结构的性能。
96.本实施例中，形成顶部介电墙115的步骤包括：如图9所示，形成覆盖基底和沟道叠层结构301的顶部侧墙材料层113，顶部侧墙材料层113还填充于隔离槽109的剩余空间中；如图10至图13，回刻蚀顶部侧墙材料层113，去除器件区100a中高于沟道叠层结构301顶部的顶部侧墙材料层113，在隔离槽109的剩余空间中形成覆盖底部介电墙112顶部的顶部介电墙115，顶部介电墙115的顶部与沟道叠层结构301的顶部相齐平，顶部介电墙115和底部介电墙112构成介电墙116。
97.本实施例中，顶部介电墙115能够对第一区域a和第二区域b的沟道叠层结构301之间起到隔离的作用，能够确保第一区域a和第二区域b的沟道叠层结构301能够完全隔离开，从而提高顶部介电墙115对第一区域a和第二区域b的相邻沟道叠层结构301的隔离效果。
98.为此，顶部介电墙115的材料为介电材料，例如，包括氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅和碳氮硼化硅中的一种或多种，从而保证顶部介电墙115能够起到隔离
的作用。本实施例中，顶部介电墙115的材料为氧化硅。
99.本实施例中，形成覆盖基底和沟道叠层结构301的顶部侧墙材料层113的工艺包括化学气相沉积工艺。
100.所述化学气相沉积工艺具有可控性高、利用率高、均匀性好等特点。
101.本实施例中，形成顶部介电墙115的步骤中，回刻蚀顶部侧墙材料层113的工艺包括干法刻蚀工艺。
102.干法刻蚀工艺包括各向异性的干法刻蚀工艺，各项异性的干法刻蚀工艺具有各向异性刻蚀的特性。即纵向刻蚀速率大于横向刻蚀速率，能够在回刻蚀顶部侧墙材料层113的同时，保证沟道叠层104侧壁的形貌质量，为后续工艺提供了良好的工艺基础。
103.参考图10至图12，本实施例中，回刻蚀顶部侧墙材料层113的步骤包括：对隔离区100b的顶部侧墙材料层113进行第一回刻蚀处理，去除隔离区100b中预设厚度h的顶部侧墙材料层113。
104.本实施例中，对隔离区100b的顶部侧墙材料层113进行第一回刻蚀处理的步骤包括：如图10所示，在顶部侧墙材料层113的顶部形成图形化的第一掩膜层114，第一掩膜层114位于器件区100a的顶部侧墙材料层113的顶部；如图11所示，以第一掩膜层114为掩膜刻蚀隔离区100b中预设厚度h的顶部侧墙材料层113。
105.进行第一回刻蚀处理，将隔离区100b中的顶部侧墙材料层113的有效高度降低，有利于后续在进行第二回刻蚀处理的步骤中，在隔离槽109的剩余空间中形成顶部介电墙115的同时，还在隔离区100b中形成隔离层；而且，后续进行第二回刻蚀处理的步骤，能够以沟道叠层结构301顶部作为刻蚀停止位置，降低位于隔离槽109中的顶部侧墙材料层113在第二回刻蚀处理过程中受到过刻蚀的概率，从而有利于提高顶部介电墙115的顶面平坦度。
106.需要说明的是，去除隔离区100b中顶部侧墙材料层113的预设厚度h不宜过大，也不宜过小。如果去除隔离区100b中顶部侧墙材料层113的预设厚度h过大，则在后续进行第二回刻蚀处理的过程中，容易将隔离区100b中剩余的顶部侧墙材料层113全部去除，或者，导致隔离区100b中剩余的顶部侧墙材料层113的厚度过小，从而难以满足相邻器件区100a之间的隔绝效果，进而影响半导体结构的性能；如果去除隔离区100b中顶部侧墙材料层113的预设厚度h过小，则在后续进行第二回刻蚀处理的过程中，在隔离槽109的剩余空间中形成的顶部介电墙115满足工艺要求的情况下，容易导致隔离区100b中的隔离层不能将沟道叠层104的侧壁全部露出，从而影响半导体结构的性能。为此，本实施例中，进行第一回刻蚀处理的步骤中，去除隔离区100b中顶部侧墙材料层113的预设厚度h为50埃米至300埃米。
107.本实施例中，进行第一回刻蚀处理的步骤中，以第一掩膜层114为掩膜刻蚀隔离区100b的顶部侧墙材料层113的工艺包括干法刻蚀工艺。
108.干法刻蚀工艺包括各向异性的干法刻蚀工艺，各项异性的干法刻蚀工艺具有各向异性刻蚀的特性。即纵向刻蚀速率大于横向刻蚀速率，能够在回刻蚀隔离区100b的顶部侧墙材料层113的同时，保证沟道叠层104侧壁的形貌质量，为后续工艺提供了良好的工艺基础。
109.还需要说明的是，在进行第一回刻蚀处理后，还包括：去除第一掩膜层114。
110.参考图12至图13，在第一回刻蚀处理后，以沟道叠层104顶部作为刻蚀停止位置，对隔离区100b和器件区100a中剩余的顶部侧墙材料层113进行第二回刻蚀处理，形成位于
隔离槽109中的顶部介电墙115、以及位于隔离区100b衬底100上的隔离层117。
111.顶部介电墙115占据隔离槽109的剩余空间，即顶部介电墙115的顶部与沟道叠层104的顶部相齐平，使得介电墙116和沟道叠层104的顶面平整度较高，有利于确保介电墙116能够完全覆盖沟道叠层104侧壁，从而使介电墙116能够更好地隔离器件区100a中第一区域a和第二区域b的相邻沟道叠层104。
112.位于隔离区100b衬底100上的隔离层117对相邻的器件区100a起到隔离作用。
113.参考图14，形成方法还包括：形成横跨沟道叠层104和介电墙116的伪栅118，伪栅118覆盖沟道叠层104的部分顶部和部分侧壁。
114.伪栅118为后续形成栅极结构占据空间位置。
115.本实施例中，伪栅118横跨沟道叠层104和介电墙116，也就是说，伪栅118覆盖沟道叠层104和介电墙116的部分顶部，以及沟道叠层104与介电墙116相背的部分侧壁。
116.本实施例中，伪栅118的材料包括多晶硅。
117.本实施例中，在形成伪栅118后，形成方法还包括：在伪栅118的侧壁形成侧墙120。
118.侧墙120用于保护后续形成的栅极结构的侧壁。侧墙120可以为单层结构或叠层结构，侧墙120的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，侧墙120为单层结构，侧墙120的材料为氮化硅。
119.本实施例中，形成侧墙120后，形成方法还包括：在伪栅118两侧的沟道叠层104中形成源漏掺杂层(图未示)。源漏掺杂层中掺杂离子的导电类型与所在区域的晶体管的沟道导电类型相同，对源漏掺杂层的具体描述，本实施例在此不再赘述。
120.本实施例中，形成方法还包括：在伪栅118和侧墙120露出的隔离层117的顶部形成层间介质层119，层间介质层119覆盖侧墙120的侧壁，并露出伪栅118的顶部。
121.层间介质层119用于隔离相邻器件。层间介质层119的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，层间介质层119的材料为氧化硅。
122.参考图15，去除伪栅118，形成栅极开口121。
123.栅极开口121用于为后续形成栅极结构提供空间位置。而且，去除伪栅118之后，栅极开口121暴露出沟道叠层104，便于后续通过栅极开口121去除牺牲层102。
124.具体地，去除伪栅118的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或两种。
125.参考图16，去除栅极开口121露出的第一牺牲层102和第二牺牲层300；去除栅极开口121露出的牺牲层102后，在栅极开口121中形成保形覆盖沟道层103部分顶部、部分侧壁和部分底部的栅介质层122，栅介质层122还保形覆盖栅极开口121露出的介电墙116；形成栅介质层122之后，在栅极开口121中形成横跨沟道层103和介电墙116的栅电极层123，栅电极层123环绕覆盖栅介质层122，栅介质层122和栅电极层123构成栅极结构180。
126.具体地，在器件工作时，栅极结构180用于控制器件区100a中第一型晶体管和第二型晶体管的导电沟道的开启或关断。
127.本实施例中，栅介质层122的材料包括hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro、al2o3、sio2和la2o3中的一种或多种。
128.具体地，栅介质层122包括保形覆盖沟道层103的部分顶部、部分侧壁和部分底部的栅氧化层，以及保形覆盖栅氧化层的高k栅介质层。其中，高k栅介质层的材料为高k介质
材料，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
129.需要说明的是，栅介质层122还保形覆盖隔离层117的部分顶部、以及沟道层103露出的介电墙116的部分顶部和部分侧壁。
130.栅电极层123用于后续与外部结构电连接。栅电极层123的材料包括tin、tan、ta、ti、tial、w、al、tisin和tialc中的一种或多种。具体地，栅电极层123可以包括功函数层以及覆盖功函数层的电极层，或者，栅电极层123也可以仅包括功函数层。
131.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。