半导体器件及其制备方法与流程

1.本发明涉及集成电路领域，尤其涉及一种半导体器件及其制备方法。


背景技术：

2.对具有高性能的廉价半导体器件的需求推动集成密度。反过来，增加的集成密度对半导体制造工艺提出了更高的要求。
3.组成集成电路的各个元件(例如，存储器单元)占据的面积影响二维(2d)或平面型半导体器件的集成密度。各个元件占据的面积很大程度上由用于定义各个元件及其互连的图案化技术的尺寸参数(例如，宽度，长度，间距，窄度，相邻间隔等)确定。近年来，提供越来越“精细”的图案需要开发和使用非常昂贵的图案形成设备。因此，当代半导体器件的集成密度的显著改进已经付出了相当大的代价，然而设计者仍然在与精细图案开发和制造的实际边界相抗衡。
4.随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战引起了诸如全环栅场效应晶体管(gaa fet)的三维设计的发展。
5.在全环栅场效应晶体管中，沟道区域的所有侧面都由栅电极包围，这允许沟道区域中更充分的耗尽，并且由于较陡的亚阈值电流摆幅(ss)和较小的漏致势垒降低(dibl)而产生较少的短沟道效应。
6.随着晶体管尺寸不断缩小至10-15nm以下的技术节点，需要对具有全环栅场效应晶体管的半导体器件进行进一步的改进，以满足需求。


技术实现要素：

7.本发明所要解决的技术问题是，提供一种新颖的半导体器件及其制备方法，以满足需求。
8.为了解决上述问题，本发明提供了一种半导体器件的制备方法，其包括如下步骤：
9.提供衬底；
10.于所述衬底内形成第一导线；
11.于所述衬底上形成垂直晶体管区，所述垂直晶体管区包括导电柱，所述导电柱沿第一方向延伸，且包括第一端、第二端及设置在所述第一端及第二端之间的沟道区，所述第一端与所述第一导线电连接；
12.于所述垂直晶体管区上形成电容区，所述电容区包括沿所述第一方向延伸的鳍状底极板，所述鳍状底极板底部与所述导电柱的第二端电连接；
13.形成介质层，所述介质层至少覆盖所述沟道区的侧面及所述鳍状底极板的表面；
14.在所述垂直晶体管区，于所述介质层表面形成第二导线，所述第二导线包围所述导电柱的沟道区，在所述电容区，于所述介质层表面形成顶极板。
15.本发明还提供一种半导体器件，其包括：
16.衬底；
17.第一导线，设置在衬底内；
18.垂直晶体管，位于所述衬底上，所述垂直晶体管包括导电柱及第二导线，所述导电柱沿第一方向延伸，且包括第一端、第二端及设置在所述第一端及第二端之间的沟道区，所述第一端与所述第一导线电连接，所述第二导线沿第二方向延伸，且包围所述沟道区侧面，在所述第二导线与所述沟道区之间设置有介质层；
19.电容结构，位于所述垂直晶体管上，所述电容结构包括沿所述第一方向延伸的鳍状底极板、覆盖所述鳍状底极板的介质层及覆盖所述介质层的顶极板，所述鳍状底极板底部与所述导电柱的第二端电连接。
20.本发明的一优点在于，本发明制备方法提供一种新颖的半导体器件制备工艺，其能够在衬底内形成第一导线作为埋入式位线，并形成垂直晶体管及位于所述垂直晶体管上的电容结构，大大改善了现有的半导体器件的性能，满足小型化的需求。
21.本发明的另一优点在于，本发明半导体器件的制备方法能够制备垂直无结晶体管，其源极区、漏极区和沟道区的掺杂类型一致，不再形成pn结，因而避免了掺杂突变所产生的阈值电压漂移和漏电流增加等问题。同时，无结晶体管可以抑制短沟道效应，在几个纳米尺寸下仍然可以工作，可以进一步提高存储器的集成度和性能。
附图说明
22.为了更清楚地说明本技术实施例的技术方案，下面将对本技术实施例中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
23.图1是本发明一实施例提供的半导体器件的制备方法的步骤示意图；
24.图2a～图2f是本发明一实施例提供的在形成半导体器件的过程中主要的工艺结构示意图，其中，为了清楚说明本发明半导体器件的制备方法，在图中包含部分结构示意图；
25.图3是本发明一实施例提供的于衬底内形成浅沟槽隔离结构的工艺结构示意图；
26.图4a～图4b是本发明一实施例提供的形成所述垂直晶体管区的过程中主要的工艺结构示意图，其中，为了清楚说明本发明半导体器件的制备方法，在图中包含部分结构示意图；
27.图5a～图5c是本发明一实施例提供的形成所述电容区的过程中主要的工艺结构示意图，其中，为了清楚说明本发明半导体器件的制备方法，在图中包含部分结构示意图；
28.图6是本发明一实施例提供的导电柱的分布俯视图；
29.图7是本发明一实施例提供的电容结构的分布俯视图。
具体实施方式
30.为了使本技术的目的、技术手段及其效果更加清楚明确，以下将结合附图对本技术作进一步地阐述。应当理解，此处所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例，并不用于限定本技术。基于本技术中的实施例，本领域技术人员在没有做出创
造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
31.图1是本发明一实施例提供的半导体器件的制备方法的步骤示意图，请参阅图1，所述半导体器件的制备方法包括如下步骤：步骤s10，提供衬底；步骤s11，于所述衬底内形成第一导线；步骤s12，于所述衬底上形成垂直晶体管区，所述垂直晶体管区包括导电柱，所述导电柱沿第一方向延伸，且包括第一端、第二端及设置在所述第一端及第二端之间的沟道区，所述第一端与所述第一导线电连接；步骤s13，于所述垂直晶体管区上形成电容区，所述电容区包括沿所述第一方向延伸的鳍状底极板，所述鳍状底极板底部与所述导电柱的第二端电连接；步骤s14，形成介质层，所述介质层至少覆盖所述沟道区的侧面及所述鳍状底极板的表面；步骤s15，在所述垂直晶体管区，于所述介质层表面形成第二导线，所述第二导线包围所述导电柱的沟道区，在所述电容区，于所述介质层表面形成顶极板。
32.图2a～图2f是本发明一实施例提供的在形成半导体器件的过程中主要的工艺结构示意图，其中，为了清楚说明本发明半导体器件的制备方法，在图2a～图2f中包含部分结构示意图。
33.请参阅步骤s10及图2a，提供衬底200。
34.所述衬底200的材料可以为单晶硅(si)、单晶锗(ge)、或硅锗(gesi)、碳化硅(sic)；也可以是绝缘体上硅(soi)，绝缘体上锗(goi)；或者还可以为其它的材料，例如砷化镓等
ⅲ‑ⅴ
族化合物。所述衬底200的导电类型可为n型或者p型。本实施例中，所述衬底200为p型单晶硅衬底。
35.请参阅步骤s11及图2b，于所述衬底200内形成第一导线210。
36.在本实施例中，所述第一导线210为半导体器件的位线。所述位线为设置在所述衬底200内的埋入式位线。
37.本实施例还提供了一种形成所述第一导线210的方法。
38.请参阅图3，以图2a所示半导体结构为基础，于所述衬底200内形成浅沟槽隔离结构201，所述衬底200被所述浅沟槽隔离结构201分隔为多个第一导线区202。
39.所述浅沟槽隔离结构201为多个，在本实施例中为了清楚显示半导体器件的制备过程，仅示意性绘示一个所述浅沟槽隔离结构201。其中，形成所述浅沟槽隔离结构201的方法可以包括如下步骤：在所述衬底200内形成多个沟槽，于所述沟槽内填充绝缘材料，形成所述浅沟槽隔离结构201。所述绝缘材料包括但不限于氧化物、氮化物。所述浅沟槽隔离结构201可为氧化物单层、氮化物单层或氧化物层及氮化物的复合层。所述浅沟槽隔离结构201的上表面与所述衬底200的上表面平齐，以为后续半导体结构提供平坦的表面。
40.所述衬底200被所述浅沟槽隔离结构201分隔为多个第一导线区202。在本实施例中示意性地绘示两个第一导线区202，分别设置在所述浅沟槽隔离结构201的两侧。
41.请参阅图2b，在所述第一导线区202(请参阅图3)，对所述衬底200执行离子注入，形成所述第一导线210。所述第一导线210为半导体器件的埋入式位线。
42.其中，所述离子注入的剂量及能量可根据形成的所述第一导线210需求而调整。例如，若需要形成深度较深的第一导线210，则提高离子注入的剂量及能量。所述离子注入可分为n型离子注入及p型离子注入。在本实施例中，对所述第一导线区202的所述衬底200执行n型离子注入，形成所述第一导线210，所述n型离子可以为磷或者砷。在本发明其他实施例中，也可执行p型离子注入，形成所述第一导线210，所述p型离子可以为硼或者镓。
43.进一步，所述衬底200与所述第一导线210的导电类型不同，则所述衬底200与所述第一导线210能够形成pn结，该pn结有利于防止所述第一导线210漏电，进一步改善半导体结构的电学性能。例如，在本实施例中，所述衬底200为p型硅衬底，所述第一导线210为n型离子注入而成，其导电类型为n型，两者导电类型不同。在其他实施例中，所述衬底200为n型硅衬底，所述第一导线210为p型离子注入而成，其导电类型为p型，两者导电类型不同。
44.请参阅步骤s12及图2c，于所述衬底200上形成垂直晶体管区，所述垂直晶体管区包括导电柱220，所述导电柱220沿第一方向(如图2c所示z方向)延伸，且包括第一端221、第二端222及设置在所述第一端221及第二端222之间的沟道区223，所述第一端221与所述第一导线210电连接。
45.其中，所述第一端221、第二端222及沟道区223仅是为了区分所述导电柱220的不同区域在半导体器件中的功能，而并非是实质结构区别。
46.本实施例提供了一种形成所述垂直晶体管区的方法。
47.请参阅图4a，在图2b所示的半导体结构的基础上，于所述衬底200表面形成堆叠结构，所述堆叠结构具有第一区域a，在所述第一区域a，所述堆叠结构包括沿第一方向(如图4a所示的z方向)堆叠设置的第一绝缘层400、第一牺牲层410及第二绝缘层420。在本实施例中，所述堆叠结构还具有第二区域b，所述第二区域b设置在所述第一区域a上。在所述第二区域b，所述堆叠结构包括多层沿所述第一方向(如图4a所示的z方向)交替堆叠的第二牺牲层430与第三绝缘层440。
48.进一步，在本实施例中，所述第一绝缘层400、第二绝缘层420及第三绝缘层440的材料相同，例如，三者均为氧化硅。所述第一牺牲层410及第二牺牲层430的材料也相同，例如，两者均为氮化硅。其中，所述第一绝缘层400、第二绝缘层420及第三绝缘层440与所述第一牺牲层410及第二牺牲层430的刻蚀速率不同，以使得在后续去除所述第一牺牲层410及第二牺牲层430时，避免所述第一绝缘层400、第二绝缘层420及第三绝缘层440被刻蚀。
49.请参阅图4b，形成贯穿所述堆叠结构的过孔450，所述过孔450暴露出所述第一导线210。
50.其中，在本实施例中，通过光刻及刻蚀工艺形成所述过孔450。刻蚀方法包括干法刻蚀及湿法刻蚀。所述过孔450的直径可根据后续形成的导电柱的需求而调整。在该实施例中，所述过孔450贯穿所述堆叠结构的第一区域a及第二区域b。
51.请参阅图2c，在所述第一区域a，于所述过孔450(绘示于图4b中)内形成所述导电柱220，所述导电柱220的第一端221与所述第一绝缘层400对应，沟道区223与所述第一牺牲层410对应，第二端222与所述第二绝缘层420对应。其中，在本实施例中，在所述第一区域a，于所述过孔450内外延生长形成所述导电柱220，则所述导电柱220与所述第一导线210的材料相同，两者均为单晶硅。所述外延生长可以为气相外延生长。
52.请参阅步骤s13及图2d，于所述垂直晶体管区上形成电容区，所述电容区包括沿所述第一方向(如图2d中所示的z方向)延伸的鳍状底极板230，所述鳍状底极板230底部与所述导电柱220的第二端222电连接。
53.其中，所述鳍状底极板230以一竖直支柱为轴，沿径向外延，形成圆柱形鳍。在本实施例中，所述鳍状底极板230具有上下依次设置的两个圆柱形鳍，两个所述圆柱形鳍间隔设置。在本发明其他实施例中，所述圆柱形鳍可为一个或者三个及以上。进一步，在本发明其
他实施例中，所述鳍也可为圆柱形之外的其他形状，例如矩形、三角形、不规则图形等，本发明对此不进行限定。
54.本实施例还提供一种形成所述电容区的方法。
55.请参阅图5a，在图2c所示的半导体结构的基础上，以所述过孔450为窗口，去除部分所述第三绝缘层440，以在所述过孔450的侧壁形成凹陷500。在该步骤中，通过所述过孔450对第三绝缘层440进行选择性刻蚀，即在该步骤中，仅去除部分所述第三绝缘层440，第二牺牲层430并未被去除，在所述过孔450的径向方向上，形成第二牺牲层430的端面突出于所述第三绝缘层440的端面的结构。所述凹陷500的形状与后续形成的鳍状底极板的鳍的形状相同。例如，在本实施例中，所述凹陷500为以所述过孔450为轴，沿径向外延而成的圆柱形凹陷，则后续形成的鳍状底极板的鳍为以一竖直的柱状结构为轴，沿径向外延而成的至少圆柱形鳍，而在本发明其他实施例中，所述凹陷500为其他形状，则后续形成的鳍状底极板的鳍为对应形状。
56.请参阅图5b，于所述过孔450(绘示于图5a)及所述凹陷500(绘示于图5a)内填充导电材料，形成鳍状底极板230，其中，所述凹陷500内填充的导电材料形成所述鳍状底极板230的鳍231，所述过孔450内填充的导电材料形成所述鳍状底极板230的竖直支柱232，所述竖直支柱232的底部与所述导电柱220的第二端222电连接。
57.在实际工艺中，在填充导电材料时，所述导电材料不仅充满所述过孔450及所述凹陷500，还会覆盖最上层的所述第二牺牲层430的上表面，则在该步骤中，填充导电材料后，去除覆盖最上层的所述第二牺牲层430的上表面的导电材料，形成所述鳍状底极板230。
58.进一步，在本实施例中，形成鳍状底极板230的步骤之后，所述制备方法还包括如下步骤：
59.请参阅图5c，形成开口510，所述开口510至少贯穿所述堆叠结构至所述第一绝缘层400。其中，可采用光刻及刻蚀工艺形成所述开口510。
60.所述开口510将所述电容区分隔为多个彼此独立的子电容区，如图5c中示意性地绘示两个独立的子电容区。在本实施例中，所述开口510还贯穿所述第一绝缘层400，并暴露出所述衬底200及所述第一导线210，以形成多个彼此独立的子垂直晶体管区，在图5c中仅示意性地绘示一个所述子垂直晶体管区。
61.进一步，所述开口510为阶梯形开口，所述垂直晶体管区的开口内径小于所述电容区的开口内径。进一步，在本实施例中，所述电容区最底层第二牺牲层430处的开口内径与所述垂直晶体管区的开口内径相同，所述电容区的其他层(例如第三绝缘层440及其他第二牺牲层430)的开口内径大于所述垂直晶体管区的开口内径。
62.请参阅图2d，以所述开口510为窗口，去除所述第一牺牲层410、第二牺牲层430及第三绝缘层440，在所述垂直晶体管区形成暴露所述沟道区223侧面的沟槽520，在所述电容区形成独立的鳍状底极板230。
63.在该步骤中，可采用湿法刻蚀等工艺去除所述第一牺牲层410、第二牺牲层430及第三绝缘层440。在所述垂直晶体管区，所述第一牺牲层410被去除，则与所述第一牺牲层410对应的导电柱的沟道区223的侧面被暴露，在所述电容区，所述第二牺牲层430及所述第三绝缘层440被去除，所述鳍状底极板230的表面被暴露。
64.进一步，请参阅图6，其为所述导电柱220的分布俯视图，所述垂直晶体管区包括多
个导电柱220，所述多个导电柱220沿第二方向(如图2d及图6所示的y方向)及第三方向(如图2d及图6所示的x方向)排布。在所述形成开口510的步骤中，所述开口510还形成于沿所述第三方向(如图2d及图6所示的x方向)排布的导电柱220之间，以隔离沿所述第三方向(x方向)排布的导电柱220。
65.由于所述开口510的存在，多个所述第一绝缘层400及所述第二绝缘层420在第三方向(x方向)上间隔设置，并沿第二方向(y方向)延伸。即沿第二方向(y方向)排布的导电柱220共用同一第一绝缘层400及第二绝缘层420，所述第一绝缘层440及所述第二绝缘层420也起到了支撑作用；沿所述第三方向(x方向)排布的导电柱220并不共用同一第一绝缘层400及第二绝缘层420，而是共用不同的第一绝缘层400及第二绝缘层420。
66.进一步，如图2d所示，所述电容区包括多个鳍状底极板230(图2d中绘示两个)，在所述形成开口510的步骤中，所述开口510还形成于相邻的所述鳍状底极板230之间，以隔离相邻的所述鳍状底极板230。
67.请参阅步骤s14及图2e，形成介质层240，所述介质层240至少覆盖所述沟道区223的侧面及所述鳍状底极板230的表面。
68.在执行该步骤后，在所述电容区，所述介质层240覆盖在所述鳍状底极板230暴露的表面，在所述垂直晶体管区，所述介质层240覆盖第二绝缘层420暴露的表面、导电柱220的沟道区223暴露的侧面、第一绝缘层400暴露的表面、所述衬底200及所述第一导线210暴露的表面。在后续形成的半导体器件中，位于所述鳍状底极板230暴露的表面上的介质层作为电容结构上下极板之间的介质层241(请参阅图2f)，位于所述导电柱的沟道区223暴露的侧面的介质层作为后续形成的栅极及沟道区侧面之间的栅介质层242(请参阅图2f)。
69.其中，所述介质层240可为高k介质层，例如，al2o3,hfo2,ta2o5,zro2，其可利用化学气相沉积(cvd)工艺、原子层沉积(ald)工艺或金属有机物化学气相淀积(mocvd)工艺等形成。
70.请参阅步骤s15及图2f，在所述垂直晶体管区，于所述介质层240(请参阅图2e)表面形成第二导线250，所述第二导线250包围所述导电柱的沟道区223，在所述电容区，于所述介质层240表面形成顶极板251。在所述垂直晶体管区，所述第二导线250作为垂直晶体管的栅极使用。
71.本实施例还提供一种形成所述第二导线250及顶极板251的方法。所述方法包括如下步骤：
72.在图2e所示半导体结构的基础上，填充导电材料层，所述导电材料层覆盖所述垂直晶体管区及所述电容区。在所述垂直晶体管区，所述导电材料层覆盖所述介质层240，并填充所述沟槽520，在所述电容区，所述导电材料层覆盖所述介质层240，并填充所述鳍状底极板230的鳍之间空隙。
73.图案化所述导电材料层，形成所述第二导线及所述顶极板，其中，填充在所述沟槽520内的导电材料层形成所述第二导线250，其可作为垂直晶体管的栅极使用，覆盖所述介质层240，并填充所述鳍状底极板230的鳍之间空隙的导电材料层形成所述顶极板251。
74.在步骤s15形成的半导体器件中，在垂直晶体管区，所述导电柱220的第一端221作为垂直晶体管的源极区，与所述第一导线210(即位线)电连接，所述第二端222作为垂直晶体管的漏极区，与所述鳍状底极板230电连接，所述第二导线250与所述沟道区223对应，所
述第二导线250作为所述垂直晶体管的环栅，其环绕包围所述导电柱的沟道区的侧面，进而形成垂直晶体管。所述垂直晶体管区具有多个阵列排布的垂直晶体管。在所述电容区，所述鳍状底极板230、介质层241及所述顶极板251共同形成柱状电容结构。所述电容区具有多个阵列排布的电容结构，所述电容结构与所述垂直晶体管一一对应，且电连接。
75.进一步，请参阅图2f及图6，所述第一导线210(如图6中虚线所示)沿所述第三方向(x方向)延伸，沿所述第二方向(y方向)排布的导电柱200使用不同的所述第一导线210且共用同一所述第二导线250，沿所述第三方向排布的导电柱220使用不同的所述第二导线250且共用同一所述第一导线210。
76.进一步，请参阅图2f及图7，其中，图7为电容结构的俯视示意图，所述多个鳍状底极板230(图7中采用虚线绘示)沿第二方向(y方向)及第三方向(x方向)排布，沿所述第二方向(y方向)排布的鳍状底极板230共用同一所述顶极板252，沿所述第三方向(x方向)排布的鳍状底极板230使用不同的所述顶极板252。
77.对于半导体器件而言，随着集成度的增大，其尺寸进一步缩小，使得源极、漏极和沟道区域的面积缩小，在形成传统的pn结晶体管时，对源极和漏极掺杂的控制难度增加，在源极、漏极和沟道区域之间形成pn结变得越来越困难。而本发明半导体器件的制备方法能够制备垂直无结晶体管，其源极区、漏极区和沟道区的掺杂类型一致，不再形成pn结，因而避免了掺杂突变所产生的阈值电压漂移和漏电流增加等问题。同时，无结晶体管可以抑制短沟道效应，在几个纳米尺寸下仍然可以工作，可以进一步提高存储器的集成度和性能。
78.本发明一实施例还提供了一种采用上述方法制备的半导体器件。请参阅图2f，所述半导体器件包括衬底200、第一导线210、垂直晶体管及电容结构。
79.所述衬底200的材料可以为单晶硅(si)、单晶锗(ge)、或硅锗(gesi)、碳化硅(sic)；也可以是绝缘体上硅(soi)，绝缘体上锗(goi)；或者还可以为其它的材料，例如砷化镓等
ⅲ‑ⅴ
族化合物。所述衬底200的导电类型可为n型或者p型。本实施例中，所述衬底200为p型单晶硅衬底。
80.所述第一导线210设置在衬底200内，其作为所述半导体器件的埋入式位线。其中，所述第一导线210能够沿第三方向(如图2f所示的x方向)延伸。多条所述第一导线210沿第二方向(如图2f所示的y方向)间隔排列。浅沟槽隔离结构201设置在相邻的第一导线210之间。
81.所述垂直晶体管位于所述衬底200上。所述半导体器件包括多个阵列排布在所述衬底200上的垂直晶体管。
82.所述垂直晶体管包括导电柱200及第二导线250。所述导电柱220沿第一方向(如图2f所示的z方向)延伸，且包括第一端221、第二端222及设置在所述第一端221及第二端222间的沟道区223。所述第一端221与所述第一导线210电连接，作为所述垂直晶体管的源极区。所述第二端222与电容结构电连接，作为所述垂直晶体管的漏极区。所述第二导线250沿第二方向(如图2f所示的y方向)延伸，且包围所述沟道区223侧面，所述第二导线250作为所述垂直晶体管的栅极。在所述第二导线250与所述沟道区223之间设置有介质层，所述介质层作为所述垂直晶体管的栅介质层242。
83.所述电容结构位于所述垂直晶体管上。所述半导体器件包括多个阵列排布在所述垂直晶体管上的电容结构。
84.所述电容结构包括沿所述第一方向(如图2f所示的z方向)延伸的鳍状底极板230、覆盖所述鳍状底极板230的介质层241及覆盖所述介质层241的顶极板251。所述鳍状底极板230底部与所述导电柱220的第二端222电连接。其中，每一所述电容结构与一所述垂直晶体管对应。
85.本发明半导体器件由全环栅场效应晶体管及电容结构构成，具备较高的集成度及性能。
86.进一步，在本实施例中，所述导电柱220的第一端221、第二端222及沟道区223的掺杂类型相同，即本发明垂直晶体管不再形成pn结，而是垂直无结晶体管，因而避免了掺杂突变所产生的阈值电压漂移和漏电流增加等问题。同时，垂直无结晶体管可以抑制短沟道效应，在几个纳米尺寸下仍然可以工作，可以进一步提高存储器的集成度和性能。
87.进一步，所述第一导线210与所述导电柱220的材料相同，例如，两者均为单晶硅，其可提高垂直晶体管与第一导线210之间的导通性能，进而提高半导体器件的性能。
88.进一步，所述半导体器件还包括第一绝缘层400，所述第一绝缘层400设置在所述衬底200上，且包围所述导电柱的第一端221的侧面，所述第一绝缘层400沿所述第二方向(如图2f所示的y方向)延伸，所述第二导线250设置在所述第一绝缘层400上。
89.进一步，所述半导体器件还包括第二绝缘层420，所述第二绝缘层420设置在所述第二导线250上，且包围所述导电柱第二端222的侧面，所述第二绝缘层420沿所述第二方向(如图2f所示的y方向)延伸。其中，所述第一绝缘层400与所述第二绝缘层420的材料可相同，例如，两者均为氧化硅。所述第二导线250设置在所述第一绝缘层400与所述第二绝缘层420之间，以避免所述第二导线250与其他结构接触而漏电。
90.进一步，在本实施例中，在所述第二导线250与所述第一绝缘层400之间及所述第二导线250与所述第二绝缘层420之间均设置有介质层，所述介质层与所述栅介质层242在同一步骤中形成。
91.进一步，所述半导体器件包括多个垂直晶体管，所述多个垂直晶体管沿第二方向(如图2f所示的y方向)及第三方向(如图2f所示的x方向)阵列排布。所述第一导线210沿第三方向(如图2f所示的x方向)延伸，所述第二导线250沿所述第二方向(如图2f所示的y方向)延伸。沿所述第二方向(如图2f所示的y方向)排布的所述垂直晶体管使用不同的所述第一导线210且共用同一所述第二导线250，沿所述第三方向(如图2f所示的x方向)排布的所述垂直晶体管使用不同的所述第二导线250且共用同一所述第一导线210。
92.进一步，所述半导体器件包括多个电容结构，所述多个电容结构沿第二方向(如图2f所示的y方向)及第三方向(如图2f所示的x方向)阵列排布。所述所述顶极板251沿所述第二方向(如图2f所示的y方向)延伸。则沿所述第二方向(如图2f所示的y方向)排布的电容结构共用同一所述顶极板251，沿所述第三方向(如图2f所示的x方向)排布的电容结构使用不同的所述顶极板252。
93.以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。