半浮栅器件的制造方法与流程

1.本发明涉及一种半导体集成电路，特别是涉及一种半浮栅器件(semi
‑
floatinggate transistor)的制造方法。


背景技术：

2.半浮栅器件具有取代dram的具大潜力，它读写快，且不需要电容器件。半浮栅器件与普通的浮栅器件不同之处在于它利用嵌入式隧穿晶体管和一个pn节来完成充放电。通过嵌入式隧穿晶体管的沟道进行写入，pn节进行擦除操作。如图1所示，是现有半浮栅器件的结构示意图；现有半浮栅器件包括：
3.在半导体衬底中形成有第二导电类型掺杂的第一阱区101和由第二导电类型掺杂的第二阱区102组成的轻掺杂源区1021和轻掺杂漏区1022。
4.浮栅结构包括栅极沟槽、浮栅介质层103、介质层窗口和浮栅多晶硅层104。
5.所述栅极沟槽穿过所述第二阱区102且所述栅极沟槽的底部表面进入到所述第一阱区101中。所述浮栅介质层103覆盖在所述栅极沟槽的底部表面和侧面并延伸到所述栅极沟槽外的所述轻掺杂漏区1022表面。
6.所述浮栅多晶硅层104将形成有所述浮栅介质层103的所述栅极沟槽完全填充并延伸到所述栅极沟槽外的所述浮栅介质层103和介质层窗口上。所述介质层窗口位于虚线框111所述区域的所述轻掺杂漏区1022表面上，在所述介质层窗口处所述浮栅多晶硅层104和所述轻掺杂漏区1022之间接触并形成pn结构。
7.所述浮栅介质层103的材料包括氧化层。
8.所述浮栅多晶硅层104采用第二导电类型掺杂的多晶硅层。
9.所述浮栅结构的底部覆盖所述第一阱区101，被所述浮栅结构所覆盖的所述第一阱区101的表面用于形成用于电连接所述轻掺杂源区1021和所述轻掺杂漏区1022的导电沟道。
10.在所述轻掺杂源区1021的表面选定区域中形成有第一导电类型重掺杂的源区109。
11.在所述轻掺杂漏区1022的表面选定区域中形成有第一导电类型重掺杂的漏区110。
12.在所述半导体衬底表面之上，所述浮栅结构具有第一侧面和第二侧面。
13.所述源区109和所述浮栅结构的第一侧面自对准。
14.控制栅会覆盖在所述浮栅结构的顶部以及所述漏区110和所述浮栅结构的第二侧面之间的所述轻掺杂漏区1022的表面上，控制栅包括栅极导电材料层107、栅介质层105以及栅间介质层106。栅介质层105用于实现所述栅极导电材料层107和所述轻掺杂漏区1022之间的隔离，栅间介质层106用于实现所述栅极导电材料层107和所述浮栅多晶硅层104之间的隔离。
15.所述漏区110和所述第二控制栅105的第二侧面自对准。
16.在所述控制栅的两侧面形成有侧墙108。
17.图1所示的现有器件只具有单个控制栅，控制栅覆盖在浮栅之上，并且一部分覆盖在衬底上。在进行写入和擦除操作时，在控制栅的控制下，使电荷穿过虚线框111的位置处pn结进行隧穿实现。器件的读取操作也需要在控制栅的控制下进行。这种结构无论是读和写都需要共用同一个控制栅，不能同时读写。


技术实现要素：

18.本发明所要解决的技术问题是提供一种半浮栅器件的制造方法，能实现具有双控制栅的半浮栅器件从而能使器件实现同时读写，而且能实现很好的平坦化效果。
19.为解决上述技术问题，本发明提供的半浮栅器件的制造方法中，半浮栅器件的栅极结构包括由浮栅介质层和浮栅多晶硅层叠加而成的浮栅结构，由第一栅介质层和第一多晶硅栅叠加形成的第一控制栅，由第二栅介质层和第二金属栅叠加形成的第二控制栅；所述第二金属栅采用后栅工艺形成，所述后栅工艺中采用第三非晶硅伪栅来定义所述第二金属栅的形成区。
20.所述浮栅介质层中形成有介质层窗口以及在半导体衬底上形成有栅极沟槽，所述浮栅多晶硅层会填充在所述介质层窗口和所述栅极沟槽中，所述浮栅多晶硅层沉积后具有硅不平坦表面。
21.所述第三非晶硅伪栅会跨越由所述浮栅介质层、所述浮栅多晶硅层、所述第一栅介质层和所述第一多晶硅栅的叠加层组成的台阶，所述第三非晶硅伪栅沉积后具有硅不平坦表面。
22.所述浮栅多晶硅层和所述第三非晶硅伪栅在沉积工艺完成后都进行如下平坦化工艺，包括：
23.步骤1、在所述硅不平坦表面上沉积研磨停止层。
24.步骤2、在所述研磨停止层的表面上形成研磨层，所述研磨层的顶部表面的最低位置高于所述研磨停止层的顶部表面的最高位置。
25.步骤3、采用化学机械研磨工艺研磨所述研磨层并停止在所述研磨停止层上并使所述研磨层和所述研磨停止层的叠加层的顶部表面平坦。
26.步骤4、采用刻蚀工艺对所述研磨层、所述研磨停止层和所述硅不平坦表面底部的所述浮栅多晶硅层或所述第三非晶硅伪栅进行刻蚀并停止在所述浮栅多晶硅层或所述第三非晶硅伪栅所需的高度。
27.进一步的改进是，所述浮栅多晶硅层沉积之前包括如下步骤：
28.步骤一、提供所述半导体衬底，在所述半导体衬底上形成有第一导电类型掺杂的轻掺杂源区、第一导电类型掺杂的轻掺杂漏区和第二导电类型掺杂的第一阱区。
29.所述栅极沟槽的底部表面进入到所述第一阱区中，所述轻掺杂源区位于所述第一阱区之上并和所述栅极沟槽的第一侧面接触；所述轻掺杂漏区位于所述第一阱区之上并和所述栅极沟槽的第二侧面接触。
30.步骤二、形成所述浮栅介质层，所述浮栅介质层覆盖在所述栅极沟槽的底部表面和侧面并延伸到所述栅极沟槽外的所述半导体衬底表面；在所述浮栅介质层的选定区域中形成介质层窗口，所述介质层窗口位于所述轻掺杂漏区表面上。
31.之后进行所述浮栅多晶硅层沉积工艺对应的步骤三，所述浮栅多晶硅层沉积后会将形成有所述浮栅介质层的所述栅极沟槽完全填充并延伸到所述栅极沟槽外的所述浮栅介质层和所述介质层窗口上，在所述介质层窗口处所述浮栅多晶硅层和所述轻掺杂漏区之间接触并形成pn结构。
32.进一步的改进是，所述浮栅多晶硅层的平坦化工艺完成后，还包括如下步骤：
33.步骤四、在所述浮栅多晶硅层表面依次形成第一栅介质层和第一多晶硅栅。
34.步骤五、进行第一次图形化工艺形成所述浮栅结构的第二侧面以及和所述浮栅结构的第二侧面对齐的第一控制栅的第二侧面。
35.步骤六、依次形成第二栅介质层和所述第三非晶硅伪栅，所述第二栅介质层覆盖在所述浮栅结构的第二侧面外的所述半导体衬底表面、所述浮栅结构的第二侧面、所述第一控制栅的第二侧面和所述第一多晶硅栅的表面；所述所述第三非晶硅伪栅形成于所述第二栅介质层表面。
36.之后对所述第三非晶硅伪栅进行所述平坦化工艺。
37.进一步的改进是，步骤五中，所述第一次图形化工艺同时形成所述浮栅结构的第一侧面以及和所述浮栅结构的第一侧面对齐的第一控制栅的第一侧面。
38.进一步的改进是，步骤五中的所述第一次图形化工艺由光刻定义加刻蚀工艺形成。
39.进一步的改进是，所述第三非晶硅伪栅的所述平坦化工艺完成后还包括：
40.步骤七、进行第二次图形化工艺形成所述第二控制栅的伪栅极结构的第一侧面和第二侧面。
41.所述伪栅极结构由所述第二次图形化工艺完成后的所述第二栅介质层和所述第三非晶硅伪栅叠加而成，所述伪栅极结构的第二侧面位于所述轻掺杂漏区顶部，所述伪栅极结构的第一侧面位于所述第一控制栅的顶部。
42.进一步的改进是，步骤七中的所述第二次图形化工艺由光刻定义加刻蚀工艺形成。
43.进一步的改进是，步骤七之后，还包括步骤：
44.步骤八、形成侧墙，所述侧墙覆盖在所述第一控制栅的第一侧面和所述浮栅结构的第一侧面以及覆盖在所述第二控制栅的第二侧面。
45.进一步的改进是，还包括步骤：
46.步骤九、进行源漏注入形成源区和漏区，所述源区形成于所述轻掺杂源区中并和所述第一控制栅的第一侧面自对准，所述漏区形成于所述轻掺杂漏区中并和所述伪栅极结构的第二侧面自对准。
47.进一步的改进是，还包括步骤：
48.步骤十、进行栅极置换工艺将所述第三非晶硅伪栅去除以及在所述第三非晶硅伪栅去除区域形成所述第二金属栅。
49.进一步的改进是，还包括步骤：
50.步骤十一、形成金属互连结构将所述第一多晶硅栅连接到第一控制电极以及将所述第二金属栅连接到第二控制电极，所述源区连接到源极，所述漏区连接到漏极。
51.进一步的改进是，所述半导体衬底包括硅衬底。
52.进一步的改进是，所述研磨层和所述研磨停止层的材料选择在步骤3中的所述化学机械研磨工艺对所述研磨层和所述研磨停止层的研磨选择比大于1的材料。
53.进一步的改进是，所述研磨层和所述研磨停止层的材料组合包括：所述研磨层为氧化物，所述研磨停止层为氮化物；或者，所述研磨层为氮化物，所述研磨停止层为氧化物。
54.进一步的改进是，所述研磨停止层的厚度为0.1nm～100nm；
55.所述研磨层的厚度为0.1nm～5100nm。
56.进一步的改进是，步骤4中，刻蚀工艺对所述研磨层、所述研磨停止层和所述硅不平坦表面底部的所述浮栅多晶硅层或所述第三非晶硅伪栅的选择比为1。
57.进一步的改进是，所述轻掺杂源区和所述轻掺杂漏区都由形成于所述第一阱区表面上的第一导电类型掺杂的第二阱区组成，所述栅极沟槽穿过所述第二阱区将所述第二阱区分割成所述轻掺杂源区和所述轻掺杂漏区。
58.本发明将半浮栅器件的控制栅拆分为两个，能使器件实现同时读写。
59.第一控制栅位于浮栅结构的顶部且采用多晶硅栅结构，能使器件具有优良的电场控制能力；第二控制栅跨越浮栅结构和第一控制栅的叠加结构且第二控制栅采用金属栅结构能使器件具有低栅极漏电。
60.本发明对浮栅结构的浮栅多晶硅和第二控制栅的后栅工艺中的第三非晶硅伪栅的平坦化工艺中不含硅化学机械研磨工艺，而是通过刻蚀工艺进行平坦化，能在缺少硅材料化学机械研磨工艺机台和研磨液的条件下实现浮栅多晶硅和第三非晶硅伪的平坦化，最后能使整个栅极结构具有很好的平坦化效果，从而能提高器件性能。
附图说明
61.下面结合附图和具体实施方式对本发明作进一步详细的说明：
62.图1是现有半浮栅器件的结构示意图；
63.图2是本发明实施例半浮栅器件的制造方法中浮栅多晶硅层或第三非晶硅伪栅的平坦化工艺的流程图；
64.图3是本发明实施例半浮栅器件的制造方法中半浮栅器件的结构示意图；
65.图4是图3的器件在栅极置换之前的结构示意图；
66.图5a
‑
图5k是本发明实施例半浮栅器件的制造方法各步骤中的器件结构示意图。
具体实施方式
67.如图2所示，是本发明实施例半浮栅器件的制造方法中浮栅多晶硅层204或第三非晶硅伪栅2053的平坦化工艺的流程图；如图3所示，是本发明实施例半浮栅器件的制造方法中半浮栅器件的结构示意图；如图4所示，是图3的器件在栅极置换之前的结构示意图；如图5a至图5k所示，是本发明实施例半浮栅器件的制造方法各步骤中的器件结构示意图；本发明实施例半浮栅器件的制造方法中，如图3所示，半浮栅器件的栅极结构包括由浮栅介质层203和浮栅多晶硅层204叠加而成的浮栅结构，由第一栅介质层2061和第一多晶硅栅2062叠加形成的第一控制栅206，由第二栅介质层2051和第二金属栅2052叠加形成的第二控制栅205。所述第二金属栅2052采用后栅工艺形成，如图5所示，所述后栅工艺中采用第三非晶硅伪栅2053来定义所述第二金属栅2052的形成区；伪栅极结构205a由所述第二栅介质层2051
和所述第三非晶硅伪栅2053叠加而成。
68.所述浮栅介质层203中形成有介质层窗口以及在半导体衬底上形成有栅极沟槽，所述浮栅多晶硅层204会填充在所述介质层窗口和所述栅极沟槽中，所述浮栅多晶硅层204沉积后具有硅不平坦表面。
69.所述第三非晶硅伪栅2053会跨越由所述浮栅介质层203、所述浮栅多晶硅层204、所述第一栅介质层2061和所述第一多晶硅栅2062的叠加层组成的台阶，所述第三非晶硅伪栅2053沉积后具有硅不平坦表面。
70.所述浮栅多晶硅层204和所述第三非晶硅伪栅2053在沉积工艺完成后都进行如下平坦化工艺，包括：
71.步骤1、在所述硅不平坦表面上沉积研磨停止层。
72.步骤2、在所述研磨停止层的表面上形成研磨层，所述研磨层的顶部表面的最低位置高于所述研磨停止层的顶部表面的最高位置。
73.步骤3、采用化学机械研磨工艺研磨所述研磨层并停止在所述研磨停止层上并使所述研磨层和所述研磨停止层的叠加层的顶部表面平坦。
74.步骤4、采用刻蚀工艺对所述研磨层、所述研磨停止层和所述硅不平坦表面底部的所述浮栅多晶硅层204或所述第三非晶硅伪栅2053进行刻蚀并停止在所述浮栅多晶硅层204或所述第三非晶硅伪栅2053所需的高度。
75.所述研磨层和所述研磨停止层的材料选择在步骤3中的所述化学机械研磨工艺对所述研磨层和所述研磨停止层的研磨选择比大于1的材料。
76.所述研磨层和所述研磨停止层的材料组合包括：所述研磨层为氧化物，所述研磨停止层为氮化物；或者，所述研磨层为氮化物，所述研磨停止层为氧化物。
77.所述研磨停止层的厚度为0.1nm～100nm；
78.所述研磨层的厚度为0.1nm～5100nm。
79.步骤4中，刻蚀工艺对所述研磨层、所述研磨停止层和所述硅不平坦表面底部的所述浮栅多晶硅层204或所述第三非晶硅伪栅2053的选择比为1。
80.所述浮栅多晶硅层204沉积之前包括如下步骤：
81.步骤一、如图5a所示，提供所述半导体衬底，在所述半导体衬底上形成有第一导电类型掺杂的轻掺杂源区2021、第一导电类型掺杂的轻掺杂漏区2022和第二导电类型掺杂的第一阱区201。
82.所述栅极沟槽的底部表面进入到所述第一阱区201中，所述轻掺杂源区2021位于所述第一阱区201之上并和所述栅极沟槽的第一侧面接触；所述轻掺杂漏区2022位于所述第一阱区201之上并和所述栅极沟槽的第二侧面接触。
83.本发明实施例中，所述半导体衬底包括硅衬底。
84.所述轻掺杂源区2021和所述轻掺杂漏区2022都由形成于所述第一阱区201表面上的第一导电类型掺杂的第二阱区202组成，所述栅极沟槽穿过所述第二阱区202将所述第二阱区202分割成所述轻掺杂源区2021和所述轻掺杂漏区2022。
85.所述第一阱区201的第二导电类型掺杂的离子注入剂量为0.25e14cm
‑
2～2.50e14cm
‑
2、离子注入能量为55kev～220kev。
86.从顶部到底部，所述第一阱区201的掺杂浓度呈梯度降低。
87.所述第二阱区202的第一导电类型掺杂的离子注入剂量为4.5e12cm
‑
2～2.50e13cm
‑
2、离子注入能量为45kev～85kev。
88.步骤二、如图5a所示，形成所述浮栅介质层203，所述浮栅介质层203覆盖在所述栅极沟槽的底部表面和侧面并延伸到所述栅极沟槽外的所述半导体衬底表面；在所述浮栅介质层203的选定区域中形成介质层窗口，所述介质层窗口位于所述轻掺杂漏区2022表面上。
89.步骤三、如图5a所示，进行所述浮栅多晶硅层204的沉积工艺，所述浮栅多晶硅层204沉积后会将形成有所述浮栅介质层203的所述栅极沟槽完全填充并延伸到所述栅极沟槽外的所述浮栅介质层203和所述介质层窗口上，在所述介质层窗口处所述浮栅多晶硅层204和所述轻掺杂漏区2022之间接触并形成pn结构。
90.之后进行对所述浮栅多晶硅层204的平坦化工艺即第一次平坦化工艺，包括：
91.步骤1、如图5b所示，在所述浮栅多晶硅层204的不平坦表面上沉积研磨停止层301a。
92.步骤2、如图5c所示，在所述研磨停止层301a的表面上形成研磨层302a，所述研磨层302a的顶部表面的最低位置高于所述研磨停止层301a的顶部表面的最高位置。虚线aa表示所述研磨停止层301a的最高的顶部表面。
93.步骤3、如图5d所示，采用化学机械研磨工艺研磨所述研磨层302a并停止在所述研磨停止层301a上即停止在虚线aa对应的位置上，最后使所述研磨层302a和所述研磨停止层301a的叠加层的顶部表面平坦。
94.步骤4、如图5e所示，采用刻蚀工艺对所述研磨层302a、所述研磨停止层301a和所述浮栅多晶硅层204进行刻蚀并停止在所述浮栅多晶硅层204所需的高度。
95.所述浮栅多晶硅层204的平坦化工艺完成后，还包括如下步骤：
96.步骤四、如图5f所示，在所述浮栅多晶硅层204表面依次形成第一栅介质层2061和第一多晶硅栅2062。
97.步骤五、如图5g所示，进行第一次图形化工艺形成所述浮栅结构的第二侧面以及和所述浮栅结构的第二侧面对齐的第一控制栅206的第二侧面。
98.本发明实施例中，所述第一次图形化工艺同时形成所述浮栅结构的第一侧面以及和所述浮栅结构的第一侧面对齐的第一控制栅206的第一侧面。在其他实施例中，所述浮栅结构的第一侧面以及和所述浮栅结构的第一侧面对齐的第一控制栅206的第一侧面也能在后续单独采用图形化工艺形成。
99.所述第一次图形化工艺由光刻定义加刻蚀工艺形成。
100.步骤六、如图5h所示，依次形成第二栅介质层2051和所述第三非晶硅伪栅2053，所述第二栅介质层2051覆盖在所述浮栅结构的第二侧面外的所述半导体衬底表面、所述浮栅结构的第二侧面、所述第一控制栅206的第二侧面和所述第一多晶硅栅2062的表面；所述所述第三非晶硅伪栅2053形成于所述第二栅介质层2051表面。
101.之后对所述第三非晶硅伪栅2053进行所述平坦化工艺即进行第二次平坦化工艺，包括：
102.步骤1、如图5i所示，在所述第三非晶硅伪栅2053的不平坦表面上沉积研磨停止层301b。
103.步骤2、如图5j所示，在所述研磨停止层301b的表面上形成研磨层302b，所述研磨
层302b的顶部表面的最低位置高于所述研磨停止层301b的顶部表面的最高位置。虚线bb表示所述研磨停止层301b的最高的顶部表面。
104.步骤3、如图5k所示，采用化学机械研磨工艺研磨所述研磨层302b并停止在所述研磨停止层301b上即停止在虚线bb对应的位置上，最后使所述研磨层302b和所述研磨停止层301b的叠加层的顶部表面平坦。
105.步骤4、如图4所示，采用刻蚀工艺对所述研磨层302b、所述研磨停止层301b和所述第三非晶硅伪栅2053进行刻蚀并停止在所述第三非晶硅伪栅2053所需的高度。
106.所述第三非晶硅伪栅2053的所述平坦化工艺完成后还包括：
107.步骤七、如图4所示，进行第二次图形化工艺形成所述第二控制栅205的伪栅极结构205a的第一侧面和第二侧面。
108.所述伪栅极结构205a由所述第二次图形化工艺完成后的所述第二栅介质层2051和所述第三非晶硅伪栅2053叠加而成，所述伪栅极结构205a的第二侧面位于所述轻掺杂漏区2022顶部，所述伪栅极结构205a的第一侧面位于所述第一控制栅206的顶部。
109.所述第二次图形化工艺由光刻定义加刻蚀工艺形成。
110.步骤七之后，还包括步骤：
111.步骤八、如图4所示，形成侧墙208，所述侧墙208覆盖在所述第一控制栅206的第一侧面和所述浮栅结构的第一侧面以及覆盖在所述第二控制栅205的第一侧面和第二侧面。图4中，所述第三非晶硅伪栅2053和所述浮栅多晶硅层204和第一多晶硅栅2062之间的栅间隔离介质层207也采用所述第二栅介质层2051。
112.步骤九、如图4所示，进行源漏注入形成源区209和漏区210，所述源区209形成于所述轻掺杂源区2021中并和所述第一控制栅206的第一侧面自对准，所述漏区210形成于所述轻掺杂漏区2022中并和所述伪栅极结构205a的第二侧面自对准。
113.步骤十、如图3所示，进行栅极置换栅极置换工艺将所述第三非晶硅伪栅2053去除以及在所述第三非晶硅伪栅2053去除区域形成所述第二金属栅2052。
114.步骤十一、形成金属互连结构将所述第一多晶硅栅2062连接到第一控制电极以及将所述第二金属栅2052连接到第二控制电极，所述源区209连接到源极，所述漏区210连接到漏极。
115.本发明实施例将半浮栅器件的控制栅拆分为两个，能使器件实现同时读写。
116.第一控制栅206位于浮栅结构的顶部且采用多晶硅栅结构，能使器件具有优良的电场控制能力；第二控制栅205跨越浮栅结构和第一控制栅206的叠加结构且第二控制栅205采用金属栅结构能使器件具有低栅极漏电。
117.本发明实施例对浮栅结构的浮栅多晶硅和第二控制栅205的后栅工艺中的第三非晶硅伪栅2053的平坦化工艺中不含硅化学机械研磨工艺，而是通过刻蚀工艺进行平坦化，能在缺少硅材料化学机械研磨工艺机台和研磨液的条件下实现浮栅多晶硅和第三非晶硅伪的平坦化，最后能使整个栅极结构具有很好的平坦化效果，从而能提高器件性能。
118.以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。