一种半导体器件的制备方法与流程

1.本发明总体上涉及电子器件，并且更具体的，涉及一种半导体器件的制备方法。


背景技术：

2.nand存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。平面结构的nand器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3d nand存储器。在3d nand存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的存储器结构。
3.随着3d nand的堆栈层数增加，对沟道孔的蚀刻难度越来越大。现有技术在3d nand device仿真端定义各层厚度后，每个制程只考虑到单道工艺来满足最终要求。例如，氮化硅/氧化硅堆叠时的厚度即为最终所需的厚度，而氮化硅的厚度比氧化硅大很多，氮化硅较多会增加沟道孔的刻蚀难度，且导致晶圆应力较大。


技术实现要素：

4.本发明的目的在于提供一种半导体器件的制备方法，旨在降低沟道孔的刻蚀难度，且减小晶圆应力。
5.本发明提供一种半导体器件的制备方法，包括：
6.提供衬底；
7.在所述衬底上交替堆叠层间绝缘层和层间介质层，以形成叠层结构，所述层间绝缘层的厚度等于第一初始厚度，所述层间介质层的厚度等于第二初始厚度；
8.形成垂直贯穿所述叠层结构的沟道结构；
9.去除所述层间介质层，以形成凹槽；
10.去除部分所述层间绝缘层，以使所述层间绝缘层的厚度等于第一特定厚度，所述第一特定厚度与所述第一初始厚度相差第一预设厚度；
11.在所述凹槽内填充栅极导体层，所述栅极导体层的厚度等于第二特定厚度，所述第二特定厚度与所述第二初始厚度相差所述第一预设厚度。
12.进一步优选的，形成垂直贯穿所述叠层结构的沟道结构的步骤，包括：
13.形成垂直贯穿所述叠层结构的沟道孔；
14.在所述沟道孔中依次形成阻挡绝缘层、电荷俘获层、隧穿绝缘层和沟道层，所述阻挡绝缘层的厚度等于第三初始厚度。
15.进一步优选的，去除部分所述层间绝缘层的步骤，还包括：同时去除部分所述阻挡绝缘层，以使所述阻挡绝缘层的厚度等于第三特定厚度，所述第三特定厚度与所述第三初始厚度相差第二预设厚度。
16.进一步优选的，所述层间绝缘层与所述阻挡绝缘层的刻蚀比大于1。
17.进一步优选的，所述第二预设厚度小于所述第一预设厚度的二分之一。
18.进一步优选的，在去除所述层间介质层的步骤之前，还包括：形成垂直贯穿所述叠
层结构的栅线缝隙。
19.进一步优选的，去除部分所述层间绝缘层的步骤，包括：通过所述栅线缝隙刻蚀所述层间绝缘层的表面和所述阻挡绝缘层的表面，所述层间绝缘层的刻蚀深度为所述第一预设厚度的二分之一，所述阻挡绝缘层的刻蚀深度为所述第二预设厚度。
20.进一步优选的，去除所述层间介质层的步骤，包括：通过所述栅线缝隙刻蚀所述层间介质层，以去除所述层间介质层形成所述凹槽。
21.进一步优选的，所述第一特定厚度小于所述第二特定厚度。
22.进一步优选的，所述第一预设厚度小于等于厚度阈值。
23.进一步优选的，所述叠层结构包括第一叠层结构和第二叠层结构，所述第二叠层结构包括位于所述第一叠层结构上的第一子叠层结构、及位于所述第一子叠层结构上的第二子叠层结构；
24.形成所述叠层结构的步骤，包括：
25.在所述衬底上形成所述第一叠层结构，所述第一叠层结构包括交替堆叠的所述层间绝缘层和所述层间介质层；
26.通入掺杂气体，在所述第一叠层结构上交替沉积特定层数的所述层间绝缘层和所述层间介质层，以形成第一子叠层结构；
27.在所述第一子叠层结构上形成第二子叠层结构，所述第二子叠层结构包括交替堆叠的所述层间绝缘层和所述层间介质层，所述第一子叠层结构中所述层间介质层的硬度小于所述第二子叠层结构中所述层间介质层的硬度。
28.本发明的有益效果是：本发明提供一种半导体器件的制备方法，先在衬底上交替堆叠层间绝缘层和层间介质层形成叠层结构，形成垂直贯穿叠层结构的沟道结构，再去除层间介质层形成凹槽，最后去除部分层间绝缘层，并在凹槽内填充栅极导体层。在堆叠时，层间绝缘层的厚度等于第一初始厚度，层间介质层的厚度为第二初始厚度，且去除部分层间绝缘层后其厚度等于第一特定厚度，填充栅极导体层后其厚度等于第二特定厚度，因此可以保证最终叠层结构中层间绝缘层和层间介质层的厚度为最终所需厚度。其中第一初始厚度比第一特定厚度多第一预设厚度，第二初始厚度比第二特定厚度少第一预设厚度，即在形成沟道结构之前，叠层结构中的层间绝缘层的厚度增加了第一预设厚度，层间介质层的厚度减小了第一预设厚度，因此可以降低形成沟道结构的刻蚀工艺难度，且可以减小层间介质层导致的晶圆应力。
附图说明
29.下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
30.图1是本发明第一实施例提供的半导体器件的制备方法的流程示意图；
31.图2a
‑
2d是本发明第一实施例提供的半导体器件在制备过程中的剖面结构示意图；
32.图3是本发明第二实施例提供的半导体器件的制备方法的流程示意图；
33.图4a
‑
4d是本发明第二实施例提供的半导体器件在制备过程中的剖面结构示意图；
34.图5是图4a中的半导体器件的俯视结构示意图。
具体实施方式
35.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
36.应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。
37.应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。
38.如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和触点层(其中形成有触点、互连线以及一个或多个电介质层。
39.如本文所使用的，术语“半导体器件”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸；“垂直”是指垂直于衬底的方向。
40.需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。
41.请参阅图1，图1是本发明第一实施例提供的半导体器件的制备方法的流程示意图。请同时参阅图2a
‑
2d，图2a
‑
2d是本发明第一实施例提供的半导体器件在制备过程中的剖面结构示意图。
42.首先请参见图1中的步骤s1
‑
s4和图2a。
43.步骤s1：提供衬底11。
44.在本实施例中，衬底11为半导体衬底，例如可以为硅(si)、锗(ge)、sige衬底、绝缘体上硅(silicon on insulator，soi)或绝缘体上锗(germanium on insulator，goi)等。在其他实施例中，该半导体衬底还可以为包括其他元素半导体或者化合物半导体的衬底，还可以为叠层结构，例如si/sige等。
45.步骤s2：在所述衬底11上交替堆叠层间绝缘层121和层间介质层122，以形成叠层结构12，所述层间绝缘层121的厚度等于第一初始厚度(t1+t0)，所述层间介质层122的厚度
等于第二初始厚度(t2
‑
t0)。
46.在本实施例中，层间绝缘层121可以为氧化硅，层间介质层122可以为氮化硅，层间绝缘层121和层间介质层122具有不同的刻蚀选择性。层间绝缘层121和层间介质层122的沉积方法可以采用但不限于化学气相沉积(chemical vapor deposition,cvd)、原子层沉积(atom layer deposition,ald)，物理气相沉积(physical vapor deposition,pvd)如热氧化、蒸发、溅射等各种方法。
47.其中，层间绝缘层121沉积第一初始厚度(t1+t0)，层间介质层122沉积第二初始厚度(t2
‑
t0)，因此该叠层结构12的厚度＝n1
×
(t1+t0)+n2
×
48.(t2
‑
t0)，其中n1为层间绝缘层121的层数，n2为层间介质层122的层数。优选的，各层的层间绝缘层121的厚度相同，且各层的层间介质层122的厚度相同。
49.步骤s3：形成垂直贯穿所述叠层结构12的沟道结构13。
50.在本实施例中，可以在叠层结构12上旋涂光刻胶，通过曝光显示等步骤形成图案化的光刻胶层，光刻胶图案可以由掩模板确定；然后根据光刻胶图案对叠层结构12进行刻蚀形成沟道孔130，刻蚀的工艺窗口由沟道孔130的直径决定，刻蚀方法可以是干法蚀刻，也可以是湿法蚀刻；接着在沟道孔130中依次沉积阻挡绝缘层131、电荷俘获层132、隧穿绝缘层133和沟道层134，以及填充在沟道孔130的绝缘层。
51.其中，阻挡绝缘层131和隧穿绝缘层133的示例性材料为氧化硅，电荷俘获层132的示例性材料为氮化硅，形成氧化硅
‑
氮化硅
‑
氧化硅(ono)结构。沟道层134的示例性结构为多晶硅，但可以理解这些层可以选择其他材料。阻挡绝缘层131可以包括高k氧化层；电荷俘获层132可以是浮置栅极结构，例如包括多晶硅；沟道层134的材料可以包括单晶硅、单晶锗等半导体材料。
52.步骤s4：形成垂直贯穿所述叠层结构12的栅线缝隙14。
53.在本实施例中，可以利用相同的刻蚀方法刻蚀叠层结构12，形成垂直贯穿叠层结构12的栅线缝隙14，栅线缝隙14可以用于后续层间介质层122和层间绝缘层121的刻蚀，最后可以在栅线缝隙14中形成阵列共源极(图中未示出)。步骤s4完成后的结构如图2a所示。
54.请参见图1中的步骤s5
‑
s7和图2b
‑
2d。
55.步骤s5：通过所述栅线缝隙14刻蚀所述层间介质层122，以去除所述层间介质层122形成凹槽1221。
56.在本实施例中，栅线缝隙14沿垂直于图中剖面的方向延伸，由于层间绝缘层121和层间介质层122具有刻蚀选择性，所以刻蚀液从栅线缝隙14进入可以将整层的层间介质层122完全刻蚀掉形成凹槽1221，而层间绝缘层121保留。步骤s4完成后的结构如图2b所示，凹槽1221的宽度与图2a中层间介质层122的厚度相等且等于第二初始厚度(t2
‑
t0)。
57.步骤s6：去除部分所述层间绝缘层121，以使所述层间绝缘层121的厚度等于第一特定厚度t1，所述第一特定厚度t1与所述第一初始厚度(t1+t0)相差第一预设厚度t0。
58.在本实施例中，可以采用步骤s5的方法对层间绝缘层121进行刻蚀。该刻蚀方法是各向同性的，因此会对层间绝缘层121露出的所有表面同时进行刻蚀。通过控制刻蚀工艺的时间和速率可以控制刻蚀的深度。当刻蚀的深度为t0的二分之一时，层间绝缘层121的厚度会减小t0，因此层间绝缘层121在部分刻蚀后的厚度为第一特定厚度t1，即第一特定厚度t1与第一初始厚度(t1+t0)相差第一预设厚度t0。步骤s6完成后的结构如图2c所示，由于层间
绝缘层121的厚度减小了t0，因此凹槽1221的宽度增加了t0，所以图2c中凹槽1221的宽度等于t2。
59.优选的，第一预设厚度t0可以小于或等于一个厚度阈值(例如3nm)，实验表明3nm是一个合适的厚度阈值。研究发现当第一预设厚度t0过大时，需要刻蚀的深度要更大才能使最终层间绝缘层121的厚度为第一特定厚度t1。而当需要刻蚀的深度越大时，各层的层间绝缘层121的刻蚀会非常不均匀，这会导致不同层的层间绝缘层121的厚度不同。
60.步骤s7：在所述凹槽1221内填充栅极导体层123，所述栅极导体层123的厚度等于第二特定厚度t2，所述第二特定厚度t2与所述第二初始厚度(t2
‑
t0)相差所述第一预设厚度t0。
61.在本实施例中，填充材料可以从栅线缝隙14进入到凹槽1221中形成栅极导体层123，步骤s7完成后的结构如图2d所示。由于图2c中凹槽1221的宽度为t2，因此栅极导体层123的第二特定厚度也为t2。其中，栅极导体层123可以包括金属，诸如钨(w)，还可以包括多晶硅或者金属硅化物，例如从钴(co)、镍(ni)、铪(hf)、铂(pt)、w和钛(ti)中选择的金属硅化物。
62.在本实施例中，第一特定厚度t1为最终叠层结构12中层间绝缘层121的所需厚度，第二特定厚度t2为最终叠层结构12中层间介质层122的所需厚度，而层间绝缘层121和层间介质层122各自所需的厚度与实际工艺和结构有关。
63.优选的，层间绝缘层121的第一特定厚度t1小于栅极导体层123的第二特定厚度t2。例如，t1＝25nm，t2＝35nm，若第一预设厚度t0＝3nm，则在步骤s2后层间绝缘层121的厚度为28nm，层间介质层122的厚度为32nm，在步骤s7后层间绝缘层121的厚度为25nm，栅极导体层123的厚度35nm。
64.本发明第一实施例提供的半导体器件的制备方法中，在沟道孔130的刻蚀工艺之前，形成叠层结构12时将层间绝缘层121的厚度增加了第一预设厚度t0，且将层间介质层122的厚度减小了第一预设厚度t0。且在形成沟道结构13之后，通过去除部分层间绝缘层121的工艺，使层间绝缘层121的厚度再减小第一预设厚度t0，层间介质层122的厚度再增加第一预设厚度t0。由于层间介质层122的材质较硬，且会造成较大应力，因此本实施例通过减少层间介质层122同时增加层间绝缘层121可以减小晶圆的应力。而且由于层间绝缘层121的材质相对于层间介质层122较软，这样在刻蚀叠层结构12形成沟道孔130时，刻蚀难度更小。另外，通过层间绝缘层121的部分去除工艺，可以保证最终叠层结构12中层间绝缘层121和层间介质层122的厚度为最终所需厚度(t1和t2)。
65.在第一实施例中，叠层结构12为单堆栈结构。在另一实施例中，当叠层结构12为双堆栈结构时(即包括第一叠层结构和位于所述第一叠层结构上的第二叠层结构)，由于叠层结构12的层数较多，因此第一叠层结构和第二叠层结构需要分开形成，沟道结构13需要分两次形成。
66.另一实施例与第一实施例的区别在于叠层结构12和沟道结构13的制备方法。具体的，形成所述叠层结构12和沟道结构13的步骤，包括：1)在所述衬底11上形成所述第一叠层结构，所述第一叠层结构包括交替堆叠的所述层间绝缘层121和所述层间介质层122；2)形成垂直贯穿第一叠层结构的第一沟道孔，并在所述第一沟道孔中填充牺牲层；3)通入掺杂气体，在所述第一叠层结构上交替沉积特定层数的所述层间绝缘层121和所述层间介质层
122，以形成第一子叠层结构；4)在所述第一子叠层结构上形成第二子叠层结构，所述第二子叠层结构包括交替堆叠的所述层间绝缘层121和所述层间介质层122，所述第一子叠层结构中所述层间介质层122的硬度小于所述第二子叠层结构中所述层间介质层122的硬度，第一子叠层结构和第二子叠层结构组成第二叠层结构；5)形成垂直贯穿所述第二叠层结构的第二沟道孔，所述第二沟道孔与所述第一沟道孔连通；6)去除所述第一沟道孔中的牺牲层，并在所述第一沟道孔和第二沟道孔中依次形成阻挡绝缘层131、电荷俘获层132、隧穿绝缘层133和沟道层134。其中第一子叠层结构中层间绝缘层121的层数和层间介质层122的层数都为特定层数，“特定层数”可以是一层、两层或三层或更多层，也就是说第一子叠层结构位于第二叠层结构底部，也可以说第一子叠层结构位于第二沟道孔的底部。
67.在另一实施例提供的半导体器件的制备方法中，在形成第二叠层结构时，通入掺杂气体交替沉积层间绝缘层121和层间介质层122，形成位于第二叠层结构底部的第一子叠层结构，后续形成第二子叠层结构时采用普通的沉积工艺(不通入掺杂气体)，这样可以使所述第一子叠层结构中所述层间介质层122的硬度小于所述第二子叠层结构中层间介质层122的硬度，从而第二叠层结构的底部相对较软。由于在刻蚀贯穿第二叠层结构的第二沟道孔时，刻蚀的深度越深，刻蚀的难度越大，会导致第二沟道孔出现很多缺陷进而导致第二沟道孔与第一沟道孔出现对准偏差，因此采用特殊调整工艺(通入掺杂气体)将第二沟道孔底部的层间介质层122软化，这样在刻蚀第二沟道孔时可以降低第二沟道孔底部的刻蚀难度，进而改善第二沟道孔和第一沟道孔的对准偏差。
68.请参阅图3，图3是本发明第二实施例提供的半导体器件的制备方法的流程示意图。请同时参阅图4a
‑
4d，图4a
‑
4d是本发明第二实施例提供的半导体器件在制备过程中的剖面结构示意图。为了便于理解，第二实施例与第一实施例相同的结构使用相同标号。
69.首先请参见图3中的步骤s100
‑
s500和图4a。
70.步骤s100：提供衬底11。
71.步骤s200：在所述衬底11上交替堆叠层间绝缘层121和层间介质层122，以形成叠层结构12，所述层间绝缘层121的厚度等于第一初始厚度(t1+t0)，所述层间介质层122的厚度等于第二初始厚度(t2
‑
t0)。
72.步骤s300：形成垂直贯穿所述叠层结构12的沟道孔130。
73.在本实施例中，步骤s100
‑
s300中衬底11、叠层结构12和沟道孔130的具体形成工艺可以参照第一实施例。
74.步骤s400：在所述沟道孔130中依次形成阻挡绝缘层131、电荷俘获层132、隧穿绝缘层133和沟道层134，所述阻挡绝缘层131的厚度等于第三初始厚度(w1+w0)。
75.在本实施例中，阻挡绝缘层131、电荷俘获层132、隧穿绝缘层133和沟道层134的形成方法可以参照第一实施例。与第一实施例不同的是，在沉积阻挡绝缘层131时，阻挡绝缘层131的厚度＝第三初始厚度(w1+w0)。其中，w1为最终结构中阻挡绝缘层131与栅极导体层接触处所需的厚度，这与实际工艺和结构有关，w0为阻挡绝缘层131相对于最终结构所增加的厚度。
76.需要注意的是，由于阻挡绝缘层131的厚度增加了w0，若要保持沟道孔130内其他层的厚度不变，在步骤s300形成沟道孔130时，沟道孔130的直径需要增加2w0。请参阅图5，图5是图4a中的半导体器件的俯视结构示意图，沟道孔130的半径扩大了w0，直径扩大了
2w0，则沟道孔130的刻蚀工艺窗口可以增加2w0，进而可以减小工艺调试难度。其中，w0是根据第一预设厚度t0来确定的。
77.步骤s500：形成垂直贯穿所述叠层结构的栅线缝隙14。
78.请参见图3中的步骤s600和图4b。
79.步骤s600：通过所述栅线缝隙14刻蚀所述层间介质层122，以去除所述层间介质层122形成凹槽1221。
80.在本实施例中，步骤s500与第一实施例中的步骤s4相同，步骤s600与第一实施例中的步骤s5相同，在此不再赘述。
81.请参见图3中的步骤s700和图4c。
82.步骤s700：通过所述栅线缝隙14刻蚀所述层间绝缘层121的表面和所述阻挡绝缘层131的表面，所述层间绝缘层121的刻蚀深度为所述第一预设厚度t0的二分之一，所述阻挡绝缘层131的刻蚀深度为所述第二预设厚度w0。
83.具体的，通过所述栅线缝隙14刻蚀所述层间绝缘层121的表面和所述阻挡绝缘层131的表面，所述层间绝缘层121的刻蚀深度为所述第一预设厚度t0的二分之一，所述阻挡绝缘层131的刻蚀深度为所述第二预设厚度w0。由于图4b中层间绝缘层121的厚度＝t1+t0，阻挡绝缘层131的厚度＝w1+w0，因此刻蚀完后图4c中层间绝缘层121的厚度为第一特定厚度t1，阻挡绝缘层131在凹槽1221处的厚度为第三特定厚度w1，进而层间绝缘层121和在凹槽1221处的阻挡绝缘层131还是能够保证最终各自所需的厚度(t1和w1)。其中，第一特定厚度t1与第一初始厚度(t1+t0)相差第一预设厚度t0，第三特定厚度w1与第三初始厚度(w1+w0)相差第二预设厚度w0。
84.在本实施例中，层间绝缘层121和阻挡绝缘层131的结晶度不同，导致两者的刻蚀速率不同。研究发现，层间绝缘层121和阻挡绝缘层131的刻蚀比大于1。理论上，层间绝缘层121和阻挡绝缘层131的刻蚀比为2～3:1，而实际研究发现刻蚀比更小。
85.其中，第二预设厚度w0小于所述第一预设厚度t0的二分之一。当第一预设厚度t0为3nm时，第二预设厚度w0则小于1.5nm。实际研究发现，当层间绝缘层121的刻蚀深度为1.5nm时，阻挡绝缘层131损失(刻蚀)的厚度为1nm，因此第二预设厚度w0可以为1nm，进而沟道孔130的刻蚀工艺窗口可以增加2nm。
86.请参见图3中的步骤s800和图4d。
87.步骤s800：在所述凹槽1221内填充栅极导体层123，所述栅极导体层123的厚度等于所述第二特定厚度t2，所述第二特定厚度t2与所述第二初始厚度(t2
‑
t0)相差所述第一预设厚度t0。
88.在本实施例中，步骤s800与第一实施例中的步骤s7相同，在此不再赘述。
89.本发明第二实施例提供的半导体器件的制备方法中，一方面在刻蚀沟道孔130之前，通过减小层间介质层122增加层间绝缘层121，来减小晶圆应力且降低沟道孔130的刻蚀难度。后续通过增加层间绝缘层121的部分去除工艺，使层间绝缘层121和层间介质层122保证最终所需厚度(t1和t2)。另一方面通过多沉积第二预设厚度w0的阻挡绝缘层131，且在层间绝缘层121的部分去除工艺过程中，同时去除多沉积的阻挡绝缘层131，使阻挡绝缘层131与栅极导体层123接触处的厚度保证最终所需厚度(w1)。由于阻挡绝缘层131可以多沉积第二预设厚度w0，因此沟道孔130的直径可以扩大2倍的w0，即沟道孔130的刻蚀工艺窗口可以
增加2w0。
90.以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。