半导体结构的制作方法

1.本发明实施例涉及半导体结构及其形成的方法，尤其涉及互连结构及其形成方法。


背景技术：

2.当今的集成芯片包含数百万个半导体装置，例如有源半导体装置(例如，晶体管)及/或无源半导体装置(例如，电阻器、二极管、电容器)。半导体装置在集成芯片上，通过在半导体装置上方形成的后段工艺(back
‑
end
‑
of
‑
the
‑
line，beol)金属互连层而电性互连，典型的集成芯片具有多层后段制金属互连层，包括与金属接触件(即导孔)垂直耦合在一起的不同尺寸的金属线。


技术实现要素：

3.本发明实施例的目的在于提出一种半导体结构，以解决上述至少一个问题。
4.本发明实施例提供了一种半导体结构，包括设置于半导体基板上的互连结构，互连结构包括：第一层间介电层，设置于半导体基板上方的第一高度；下层金属线，设置于半导体基板上方的第一高度，并沿着第一轴线横向延伸穿过第一层间介电层；第二层间介电层，设置于半导体基板上方的第二高度，第二层间介电层包括第一介电材料，且第二高度大于第一高度；第三层间介电层，设置于半导体基板上方的第三高度，第三高度大于第二高度；上层金属线，设置于半导体基板上方的第三高度，上层金属线沿着垂直于第一轴线的第二轴线横向延伸穿过第三层间电介质；导孔，设置于第二高度，导孔在下层金属线的上表面及上层金属线的下表面之间延伸，以电性耦合下层金属线至上层金属线：以及保护性介电结构，设置于第二高度，保护性介电结构包括沿着导孔的第一组相对侧壁设置的保护性介电材料，保护性介电材料不同于第一介电材料，且第一组侧壁与第一轴线平行。
5.本发明实施例提供了一种半导体结构，包括设置于半导体基板上的互连结构，互连结构包括：第一层间介电层，设置于半导体基板上方的第一高度；第一下层金属线及第二下层金属线，设置于半导体基板上方的第一高度且横向延伸穿过第一层间介电层，第一下层金属线在第一方向上平行于第二下层金属线延伸，且以在第一介电层横向中测量的第一距离与第二下层金属线间隔；第二层间介电层，设置于半导体基板上方的第二高度，第二层间介电层包括第一介电材料，且第二高度大于第一高度；第三层间介电层，设置于半导体基板上方的第三高度，第三高度高于第二高度；上层金属线，设置于半导体基板上方的第三高度，上层金属线在第二方向上横向延伸穿过第三层间介电层，且横跨第一下层金属线及第二下层金属线中的至少一者，第二方向与第一方向垂直；导孔，从上层金属线的下表面延伸至第一下层金属线的上表面；以及第一保护性介电结构，包括保护性介电材料，保护性介电材料在第一下层金属线及第二下层金属线最近相邻侧壁的最上部分之间横向分隔开，且沿着导孔的第一侧壁向上延伸，其中保护性介电材料不同与第一介电材料。
6.本发明实施例提供了一种半导体结构的形成方法，方法包括：沉积第一金属以在
第一层间介电层中形成第一金属层；在第一金属层上方形成包含第一介电材料的第二层间介电层；在第二层间介电层中形成第一凹槽及第二凹槽，第一凹槽及第二凹槽延伸穿过第二层间介电层进入第一层间介电层，且延伸至第一金属层的上表面之下；在第一凹槽及第二凹槽中分别形成第一保护性介电结构及第二保护性介电结构，其中第一保护性介电结构及第二保护性介电结构包括与第一介电材料不同的保护性介电材料；在第一保护性介电结构及第二保护性介电结构上形成第三层间介电层；在第三层间介电层中形成第一沟槽，第一沟槽延伸穿过第三层间介电层至第一层间介电层的顶部及第二层间介电层的顶部；在第二层间介电层中形成第三凹槽，第三凹槽延伸穿过第二层间介电层至第一金属层，其中第三凹槽设置于第一保护性介电结构及第二保护性介电结构之间；以及在第三凹槽及第一沟槽中沉积第二金属以分别形成第一导孔及第二金属层。
附图说明
7.以下将配合所附附图详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
8.图1a示出包含自对准互连结构的集成芯片的一些实施例的俯视布局图。
9.图1b示出在第一方向上的图1a中集成芯片的一些实施例的剖面图。
10.图1c示出在第二方向上的图1a中集成芯片的一些实施例的剖面图。
11.图1d示出包含自对准互连结构的集成芯片的一些实施例的俯视布局图。
12.图2示出图1a中集成芯片一部分的一些实施例的立体图。
13.图3示出包含自对准互连结构的集成芯片的一些实施例的剖面图。
14.图4示出图3中集成芯片的一些实施例的俯视布局图
15.图5a示出包含自对准互连结构的集成芯片的一些实施例的俯视布局图。
16.图5b示出在第一方向上图5a中集成芯片的一些实施例的剖面图。
17.图5c示出在第二方向上图5a中集成芯片的一些实施例的剖面图。
18.图6示出图5a中集成芯片一部分的一些实施例的立体图。
19.图7a
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图7b、图8a
‑
图8b、图9a
‑
9b、图10至图24示出用于形成包含自对准互连结构的集成芯片方法的一些实施例的一系列剖面图。
20.图25示出用于形成包含自对准互连结构的集成芯片方法的一些实施例的流程图。
21.附图标记如下：
22.100:集成芯片
23.102:半导体基板
24.104:装置结构
25.106:介电层
26.108:接触件
27.110:第一蚀刻停止层
28.112:第一层间介电层
29.113:第一沟槽
30.114:下层金属线
31.114a:第一下层金属线
32.114b:第二下层金属线
33.114c:第三下层金属线
34.114d:第四下层金属线
35.115:第一抗反射层
36.116:第二蚀刻停止层
37.117:第二抗反射层
38.118:第二层间介电层
39.119:第一光刻胶掩模
40.120:第三抗反射层
41.121:第一金属
42.122:第四抗反射层
43.124:第二光刻胶掩模
44.126:第一开口
45.128:保护性介电材料
46.130:保护性介电结构
47.130a:第一保护性介电结构
48.130b:第二保护性介电结构
49.130c:保护性介电结构
50.130d:保护性介电结构
51.130e:保护性介电结构
52.130f:保护性介电结构
53.130g:保护性介电结构
54.130h:保护性介电结构
55.130i:保护性介电结构
56.130j:保护性介电结构
57.132:第三层间介电层
58.134:第五抗反射层
59.136:第六抗反射层
60.138:第三光刻胶掩模
61.140:第二沟槽
62.142:第七抗反射层
63.144:第八抗反射层
64.146:第四光刻胶掩模
65.148:导孔开口
66.150:导孔
67.150a:第一导孔
68.150b:第二导孔
69.152:上层金属线
70.152a:第一上层金属线
71.152b:第二上层金属线
72.154:自对准互连结构
73.156:长度
74.158:宽度
75.159:宽度
76.160:宽度
77.160b:第一宽度
78.160c:第二宽度
79.162:距离
80.162b:第一宽度
81.162c:第二宽度
82.164:第一高度
83.166:第二高度
84.168:第一轴线
85.170:第二方向
86.172:未对准导孔
87.174:未对准导孔
88.176:第三高度
89.300:集成芯片
90.500:集成芯片
91.700:剖面图
92.750:剖面图
93.800:剖面图
94.850:剖面图
95.900:剖面图
96.950:剖面图
97.1000:剖面图
98.1100:剖面图
99.1200:剖面图
100.1300:剖面图
101.1400:剖面图
102.1500:剖面图
103.1600:剖面图
104.1700:剖面图
105.1800:剖面图
106.1900:剖面图
107.2000:剖面图
108.2100:剖面图
109.2200:剖面图
110.2300:剖面图
111.2400:剖面图
112.2500:方法
具体实施方式
113.以下公开提供了许多的实施例或范例，用于实施所提供的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
114.再者，其中可能用到与空间相对用词，例如“在
……
之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
115.许多集成芯片包括设置在半导体基板上的半导体装置。半导体装置通常通过设置在半导体基板上的互连结构彼此连接。互连结构可包括多条下层金属线，且多条下层金属线通过第一层间介电层横向分隔。多条上层金属线可以设置在下层金属线上，并通过第二层间介电层横向间分隔。导电接触件可将下层金属线耦合至半导体基板上的半导体装置，且导电导孔可延伸穿过第二层间介电层以垂直耦合至下层金属线及上层金属线。如此，互连结构可以将装置彼此耦合以实现预定的电路状态，例如微处理器、特定应用集成电路(application specific integrated circuit，asic)、储存设备、图像感测器设备等。
116.由于在制造过程中发生的未对准，会出现一些互连结构的挑战。具体来说，为了制造这种互连结构，会形成下层金属线，并在下层金属线上方形成第二层间介电层。接着，在第二层间介电层上图案化掩模，并在掩模就位时进行蚀刻以形成导孔开口，导孔开口向下延伸穿过第二层间介电层至下层金属线的上表面。然后在这些导孔开口中沉积金属，以建立互连结构中的导孔。理想上，每个导孔将在其相应下层金属线的正上方，从而使导孔的侧壁完全位处下层金属线的上表面上(例如，导孔的侧壁不会超出下层金属线的外边缘)。但是，由于在工艺过程中掩模轻微的未对准，事实上导孔开口可能会从其理想的位置上稍微错开，实际的导孔开口可能具有横向延伸超过下层金属线的外侧壁的边缘(并在旁向下延伸)。因此，当随后在导孔开口中形成金属时，金属也可能横向延伸超过下层金属线的外侧壁(并在旁向下延伸)，从而减小了相邻下层金属线之间的有效距离/间距。在某些情况下，此金属会在原先将彼此隔离的两条相邻下层金属线之间形成非预期的导电“桥”，而这种“桥”会导致对最终芯片有害的(或致命的)非预期短路。在其他情况下，此金属可仅因减小两条相邻的下层金属线之间的距离，从而允许两条相邻的下层金属线之间的漏电流的增加，这可能导致性能降低及/或引起长期可靠性的问题。
117.因此，本公开的各个实施例有关于一种包括用于提高集成芯片可靠性的自对准互连结构的集成芯片，以及用于形成自对准互连结构的方法。上述自对准互连结构可包括第一层间介电(层间介电)层内的多条下层金属线，第二层间介电层内的多条上层金属线及设置在多条下层金属线与多条上层金属线之间的多个导孔。保护性介电结构可进一步电性隔离导孔及下层相邻金属线，以限制漏电流并限制在导孔和相邻金属线之间发生不必要的短路。因此，自对准互连结构提高了集成芯片的性能和可靠性。
118.图1a示出了包括自对准互连结构的集成芯片100的一些实施例的俯视布局图，图1b
‑
图1c示出了与图1a一些实施例一致的集成芯片100及自对准互连结构154的剖面图。上述集成芯片也可以被称为半导体结构。
119.同时参见图1a、图1b及图1c，可以看到自对准互连结构154包括设置在半导体基板102上方的多层金属层及多层介电层。更具体来说，第一层间介电层112可以设置在半导体基板102上方的第一高度164。多条下层金属线114，例如金属－1线，可以在第一高度164延伸穿过第一层间介电层112。多条下层金属线114可包括在与第一轴线168平行的第一方向上延伸的第一下层金属线114a、第二下层金属线114b及第三下层金属线114c。第二层间介电层118可以设置于半导体基板102上大于第一高度164的第二高度166。第三层间介电层132可设置于半导体基板102上大于第二高度166的第三高度176。多条上层金属线152，例如金属－2线，可以在第三高度176延伸穿过第三层间介电层132。多条上金属线152可包括第一上层金属线152a及第二上层金属线152b，上述两者在平行于第二轴线170的第二方向上延伸，且第二轴线垂直于第一轴线168。接触件(例如108)可延伸穿过介电层106以将下层金属线114连接至装置结构104，且导孔(例如150a、150b)可将下层金属线114电性连接至上层金属线152。例如，第一导孔150a可将第一下层金属线114a连接至第一上层金属线152a，且第二导孔150b可以将第二下层金属线114b连接至第二上层金属线152b。导孔(例如150a，150b)可设置在第二高度166并且可延伸穿过第二层间介电层118。也可存在第一蚀刻停止层110和第二蚀刻停止层116。
120.本公开的一些方面注意到，如果诸如第一导孔150a的导孔未对准，则可能出现问题。例如，如果第一导孔150a在图1b中往右侧未对准(参见172)，则未对准导孔172(或“虎齿”(tiger tooth))可能导致第一金属线114a及/或第一上层金属线152a相对于第二下层金属线114b及/或第二上层金属线152b的漏电流增加，或可能甚至导致例如，在第一下层金属线114a与第二下层金属线114b之间形成未预期的导电桥。类似地，如果第一导孔150a在图1b往左侧未对准(参见174)，则未对准导孔172(或“虎齿”)可能导致第一下层金属线114a及/或第一上层金属线152a相对于第三下层金属线114c的漏电流增加，或可能甚至导致例如，在第一下层金属线114a与第三下层金属线114c之间形成未预期的导电桥。
121.因此，为了限制这种未对准的影响，自对准互连结构154包括保护性介电结构130。保护性介电结构130可设置在第二高度166，并可延伸穿过第二层间介电层118进入第一层间介电层112的顶部。当从上方看时，图1a
‑
图1c中的保护性介电结构130包括“条纹”布局，且有助于限制导孔的未对准。保护性介电结构130的材料对于用于形成第一导孔150a及第二导孔150b的开口的蚀刻剂，可具有较第一层间介电层112及第二层间介电层118的蚀刻速率低的蚀刻速率。因此，具有沿着第一导孔150a及第二导孔150b侧壁设置的保护性介电结构130，可消除过度蚀刻区域，因此，可降低在电性隔离的导孔与下层金属线之间发生漏电
或短路的可能性。结果而言，可提高集成电路的整体性能和可靠性。
122.在图1a
‑
图1c的实施例中，保护性介电结构130可以设置在第一导孔150a的两个相对侧(见图1b)，而不是设置在第一导孔150a的此外两个侧(参见图1c)。因此，第一保护性介电结构130a与第二保护性介电结构130b可以在第一轴线168上对称于第一下层金属线114a。保护性介电结构130可在第一方向168上具长度156，并在第二方向170上具宽度160。保护性介电结构130的长度156可大于上层金属线152的宽度158，且可大于导孔的宽度159(例如150a、150b)。使保护性介电结构130的长度156大于导孔的宽度确保导孔的外侧壁沿着导孔的宽度159被保护性介电结构130完全覆盖。保护性介电结构130的宽度160可大于相邻的下层金属线(例如114a、114b)之间的距离162。使保护性介电结构130的宽度160大于距离162有助于减少过度蚀刻区域及/或“虎齿”发生的机会。
123.在一些实施例中，半导体基板102包括硅、任何iii
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v族化合物半导体、任何其他合适的材料或上述的任意组合。在一些实施例中，装置结构104包括晶体管装置。在一些实施例中，介电层106包括氧化硅、氮化硅、低介电常数电介质或上述的任意组合。在一些实施例中，接触件108包括铜、钴、钨、铝、钛或上述的任意组合。
124.在一些实施例中，第一蚀刻停止层110及第二蚀刻停止层116包括碳化硅、氧化硅、碳氧化硅、氮化硅、氮化碳硅、氮氧化硅、氮氧化碳硅、氮氧化铝、氧化铝、任何其他合适的材料或上述的任意组合。第一蚀刻停止层110及第二蚀刻停止层116可具有约10至1000埃的厚度。
125.在一些实施例中，第一层间介电层112、第二层间介电层118及第三层间介电层132中的任何一者包括第一介电材料。第一介电材料可以包括碳化硅、氧化硅、碳氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳氧化氮硅、任何其他合适的电介质、低介电常数电介质或上述的任意组合。第一层间介电层112、第二层间介电层118及第三层间介电层132可各自具有约30至800埃的厚度。
126.在一些实施例中，下层金属线114包括第一金属，且上层金属线152包括第二金属。第一金属及第二金属可各自包含钽、氮化钽、氮化钛、铜、铝、钴、钌、钼、铱、钨或上述的任意组合。下层金属线114和上层金属线152可以具有约10至1000埃的厚度。
127.在一些实施例中，保护性介电结构130包括保护性介电材料。保护性介电材料可包括氧化铪、锂铌氧化物、锂镍氧化物，氧化镁、氧化锰、氧化钼、氧化铌、氧化镍、氧化硅、碳氧化硅、碳氧化氮硅、碳化硅、氧化锡、锡硅氧化物、氧化锶、五氧化钽、氮氧化钽、氧化钨、氧化锌、氧化锆、一些其他金属氧化物或上述的任意组合。保护性介电结构130可以具有大约10至1000埃的厚度。
128.在一些实施例中，导孔(例如150a、150b)包括钽、氮化钽、氮化钛、铜、铝、钴、钌、钼、铱、钨或上述的任何组合。导孔150可以具有约10至1000埃的厚度。
129.应当理解，尽管图1a的俯视视角示出保护性介电结构在各个导孔的相对侧上是对称的，但其他实施例也是可能的。例如，在图1a中，设置在相邻下层金属线(上述金属线以规则的重复间距分隔，且通常彼此电性隔离)之间的保护性介电结构是特别有利的，因为它们可以限制可能由于未对准而产生的未预期的导电桥和漏电流。因此，在图1a中，保护性介电结构130a、130b、130d、130e及130f在这方面特别有利。相反，由于图1a中的保护性介电结构130c、130g、130h、130i及130j未将电性绝缘的最近的相邻下层金属线彼此分开，因此在其
他实施例中可以省略这些介电结构，例如图1d所示。因此，在图1d中，保护性介电结构可以在导孔的相对侧上是不对称的(例如，参见180)，及/或可以仅在一些导孔周围(例如，参见180、182)存在而在其他导孔(例如参见184)周围不存在。
130.图2示出自对准互连结构一部分的立体图，如图1a中的虚线矩形所示。第一下层金属线114a、第二下层金属线114b及第三下层金属线114c沿第一方向168上延伸穿过第一层间介电层112。第一上层金属线152a及第二上层金属线152b在在下层金属线上沿第二方向170延伸。第一导孔150a将第一下层金属线114a连接至第一上层金属线152a，且第二导孔150b将第二下层金属线114b连接至第二上层金属线152b。
131.保护性介电结构130可以设置在导孔的两个相对侧上，使第一保护性介电结构130a的侧壁与第一导孔150a的第一外侧壁相邻，且第二保护性介电结构130b的侧壁与第一导孔150a的第二外侧壁层相邻，上述第二外侧壁与第一外侧壁相对。在一些实施例中，保护性介电结构130延伸穿过第二层间介电层118并且穿过第二蚀刻停止层116进入第一层间介电层112。保护性介电结构130可在第一下层金属线114a的顶部及第二下层金属线114b的顶部，使第一下层金属线114a与第二下层金属横向隔离。保护性介电结构130的最下表面可以设置在第一导孔150a及/或第二导孔150b的最下表面之下且在多条下层金属线114的最上表面之下。保护性介电结构130可将第一导孔150a与第二下层金属线114b电性隔离。
132.图3示出了包括自对准互连结构的集成芯片300的一些实施例的剖面图。图3的剖面图可沿图4中的线c
‑
c'截取。第二保护性介电结构130b可以包括与第一保护性介电结构130a及第三保护性介电结构130c不同的宽度。例如，与第一导孔150a及第二导孔150b相邻的第二保护性介电结构130b的侧壁可设置在第一导孔150a和第二导孔150b下的下方金属线(例如，第二下层金属线114b和第三下层金属线114c)上。此外，与第一导孔150a及第二导孔150b相邻的第一保护性介电结构130a及第三保护性介电结构130c的内侧壁可以设置在相邻的金属线(例如，分别在第二下层金属线114b及第三下层金属线)上，而第一保护性介电结构130a及第三保护性介电结构130c与第一导孔150a或第二导孔150b不相邻的外侧壁可不设置在多条下层金属的相邻金属线上(例如，可以不设置在第一下层金属线114a和第四下层金属线114d上)。这样的配置导致第一保护性介电结构130a、第二保护性介电结构130b和第三保护性介电结构130c包括不同的宽度。
133.通过在下层金属线(例如114b、114c)的顶部上设置保护性介电结构130，上述下层金属线连接到导孔(例如150a、150b)并与相邻的下层金属线(例如114a、114d)隔离，消除了在保护性介电结构与连接至导孔的下层金属线之间存在间隙的可能性。因此，减小了在形成导孔开口时过度蚀刻到第一层间介电层112中的可能性。继而，减少了电性绝缘的导孔与多条下层金属线中的金属线之间发生不希望的漏电或短路的可能性，因此，增加了集成芯片300的可靠性。
134.图4示出了图3的集成芯片300的一些实施例的俯视布局图。第二保护性介电结构130b在两侧上与第一导孔150a及第二导孔150b相邻，而第一保护性介电结构130a及第三保护性介电结构130c仅在一侧上与导孔(例如150a、150b)相邻。与第一导孔150a或第二导孔150b相邻的第一保护性介电结构130a、第二保护性介电结构130b及第三保护性介电结构130c的侧壁(例如，第一保护性介电结构130a的内侧壁、第三保护性介电结构130c的内侧壁及第二保护性介电结构130b的侧壁)，形成在下方的下层金属线(例如114b、114c)的顶部
上。第一保护性介电结构130a、第二保护性介电结构130b及第三保护性介电结构130c不与第一导孔150a或第二导孔150b相邻的侧壁(例如，第一保护性介电结构130a和第三保护性介电结构130c的外侧壁)，形成在第一层间介电层112的顶部上，且与相邻的下层金属线(例如114a、114d)分隔开。结果，保护性介电结构130的内部(例如130b)的第一宽度160b大于保护性介电结构130的外部(例如130a、130c)的第二宽度160c。第一宽度160b大于第二下层金属线114b与第三下层金属线114c之间的宽度162b，但第二宽度160c不大于第一下层金属线114a和第二下层金属线114b之间的宽度162c，也不大于第三下层金属线114c和第四下层金属线114d之间的宽度162c。
135.图5a
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图5c及图6示出了包括保护性介电结构130的集成芯片500的另一实施例，上述保护性介电结构130从上方观察时包括有助于限制导孔未对准的“环形”布局。因此，在图5a
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图5c及图6中，保护性介电结构130是在所有侧面上横向围绕导孔150的介电材料的“环”，而不是如图1a
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图1d中表现为“条纹”的保护性介电结构130。因此，保护性介电结构130可以沿着与第一轴线168平行延伸的第一导孔150a的第一组相对侧壁，以及沿着与第二轴线170(即，垂直于第一轴线168)平行延伸的第一导孔150a的第二组相对侧壁设置。
136.图7a
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图7b、图8a
‑
图8b、图9a
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图9b、图10至图24示出了形成包括自对准互连结构154的集成芯片的方法的一些实施例的剖面图700
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2400。尽管图7a
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图7b、图8a
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图8b、图9a
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图9b、图10至图24作为方法被描述，但应当理解的是，图7a
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图7b、图8a
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图8b、图9a
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9b、图10至图24中公开的方法不限于此方法，而是可以作为独立于上述方法的结构而单独存在。
137.如图7a的剖面图700所示，在半导体基板102上形成第一蚀刻停止层110。在第一蚀刻停止层110上方形成第一层间介电层112。第一蚀刻停止层110和第一层间介电层112可以各别通过物理气相沉积、化学气相沉积、原子层沉积或旋涂工艺而形成，且可以在约150℃至500℃的温度下形成。
138.如图7b的剖面图750所示，在第一层间介电层112上形成第一抗反射涂层115，在第一抗反射层115上形成第二抗反射层117，在第二抗反射层117上形成第一光刻胶掩模119。可以通过化学气相沉积或旋涂工艺形成第一抗反射层115、第二抗反射层117及第一光刻胶掩模119。第一抗反射层115可以包括与第二抗反射层117不同的材料。第一抗反射层115和第二抗反射层117中的任一者可包括氧化硅、氮化硅、碳化硅、氧氮化硅、氧化铝、氧化钛、氧化钽、氟化镁、氟化镧、氟化铝、一些其他抗反射材料或上述的任意组合。第一光刻胶掩模119可以通过光刻工艺图案化。在一些实施例中，可以使用不同层数的抗反射层。
139.如图8a的剖面图800所示，在第一光刻胶掩模119就位时蚀刻第一抗反射层115及第二抗反射层117。也蚀刻第一层间介电层112和第一蚀刻停止层110以在第一层间介电层112中形成多个第一沟槽113，所述多个第一沟槽113被第一层间介电层112横向地彼此隔开。
140.图8a中所示出的蚀刻可包括电感耦合等离子体蚀刻、电容耦合等离子体蚀刻或远端等离子体蚀刻，且可以利用甲烷、氟甲烷、二氟甲烷、氟仿、八氟环丁烷、六氟
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1,3
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丁二烯、四氟甲烷、氢气、溴化氢、一氧化碳、二氧化碳、氧气、三氯化硼、氯气、氮气、氦气、氖气、氩气、任何其他合适的蚀刻剂或上述的任意组合。蚀刻可替代地或附加地包括湿式蚀刻工艺，上述湿式蚀刻工艺可利用氢氟酸、硝酸、乙酸、盐酸、磷酸、柠檬酸或上述的任意组合。蚀刻可以在压力为0.2至120毫托、温度为0至100摄氏度的环境中进行。蚀刻期间所利用的功
率可以为约50至3000瓦，且在蚀刻期间施加的偏电可为约0至1200伏。
141.如图8b的剖面图850所示，移除第一抗反射层115、第二抗反射层117及第一光刻胶掩模119。移除可以包括一道或多道蚀刻，例如感应耦合等离子体蚀刻，电容耦合等离子体蚀刻、远端等离子体蚀刻、各向同性化学蚀刻或可以利用氢氟酸、硝酸、乙酸、盐酸、磷酸、柠檬酸或上述的任意组合的湿式蚀刻工艺。
142.如图9a的剖面图900所示，在多条第一沟槽113中沉积第一金属121，以在多条第一沟槽113中并沿着第一层间介电层112的侧壁形成多条下层金属线114。多条下层金属线114中的金属线通过第一层间介电层112在横向上彼此分隔。第一金属121可以通过溅镀、电镀或另一种合适的金属沉积技术来沉积，且沉积可在约150℃至500℃的温度下发生。
143.如图9b的剖面图950所示，化学机械研磨第一金属121，以从第一层间介电层112的顶部移除第一金属121。
144.如图10的剖面图1000所示，第二蚀刻停止层116形成在第一层间介电层112上。第二层间介电层118形成在第二蚀刻停止层116上。第二蚀刻停止层116及第二层间介电层118可以通过物理气相沉积、化学气相沉积、原子层沉积或旋涂工艺形成，且可在约150℃至500℃的温度下形成。
145.如图11的剖面图1100所示，在第二层间介电层118上方形成第三抗反射层120。在第三抗反射层120上方形成第四抗反射层122。此外，第二光刻胶掩模124在第四抗反射层122上形成。第三抗反射层120、第四抗反射层122及第二光刻胶掩模124可以通过化学气相沉积或旋涂工艺而形成。第二光刻胶掩模124可包括在第一层间介电层112设置在多条下层金属线114的金属线之间的部分上对准的开口。第二光刻胶掩模124可以通过光刻工艺图案化。第三抗反射层120可以包括与第四抗反射层122不同的材料。第三抗反射层120及第四抗反射层122中的任何一者可包括氧化硅、氮化硅、碳化硅、氧氮化硅、氧化铝、氧化钛、氧化钽、氟化镁、氟化镧、氟化铝、一些其他抗反射材料或上述的任意组合。在一些实施例中，可以使用不同层数的抗反射层。
146.如在图12的剖面图1200中所示，在第二光刻胶掩模124就位时蚀刻第三抗反射层120及第四抗反射层122。也蚀刻第二层间介电层118、第二蚀刻停止层116及第一层间介电层112，以在第二层间介电层118中、第一层间介电层112上方和之中以及多条下层金属线114的金属线之间形成多个第一开口126(即，多个第一凹槽)。多个第一开口126的开口可以从多个下层金属线114的一条金属线上方延伸至多个下层金属线114的相邻金属线上方。
147.图12所示的蚀刻可以包括感应耦合等离子体蚀刻、电容耦合等离子体蚀刻或远端等离子体蚀刻，且可以利用甲烷、氟甲烷、二氟甲烷、氟仿、八氟环丁烷、六氟
‑
1,3
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丁二烯、四氟甲烷、氢气、溴化氢、一氧化碳、二氧化碳、氧气、三氯化硼、氯气、氮气、氦气、氖气、氩气、任何其他合适的蚀刻剂或上述的任意组合。蚀刻可替代地或附加地包括湿式蚀刻工艺，上述湿式蚀刻工艺可利用氢氟酸、硝酸、乙酸、盐酸、磷酸、柠檬酸或上述的任意组合。蚀刻可以在压力为0.2至120毫托、温度为0℃至100℃的环境中进行。蚀刻期间所利用的功率可为约50至3000瓦，且在蚀刻期间施加的偏压可为约0至1200伏。
148.如图13的剖面图1300所示，去除第三抗反射层120、第四抗反射层122和第二光刻胶掩模124。去除可以包括一道或多道蚀刻，例如感应耦合等离子体蚀刻、电容耦合等离子体蚀刻、远端等离子体蚀刻、各向同性化学蚀刻或可以利用氢氟酸、硝酸、乙酸、盐酸、磷酸、
柠檬酸或前述的任何组合的湿式蚀刻工艺。
149.如图14的剖面图1400所示，在第二层间介电层118上方和多个第一开口126中沉积保护性介电材料128，以在多个第一开口126中形成保护性介电结构130。保护性介电材料128可以通过物理气相沉积、化学气相沉积、原子层沉积或旋涂工艺形成，并可在150℃到400℃的温度下形成。
150.如图15的剖面图1500所示，在保护性介电材料128上执行化学机械研磨，以从第二层间介电层118的顶部去除保护性介电材料。结果，设置在多个第一开口126中的保护性介电结构130包括与第二层间介电层118的顶部平齐的顶表面。
151.如图16的剖面图1600所示，在第二层间介电层118上方及保护性介电结构130上方形成第三层间介电层132。第三层间介电层132可以通过物理气相沉积、化学气相沉积、原子层沉积或旋涂工艺而形成，且可在150℃至400℃的温度下形成。
152.如图17的剖面图1700所示，在第三层间介电层132上方形成第五抗反射层134。在第五抗反射层134上方形成第六抗反射层136。此外，第三光刻胶掩模138在第六抗反射层136上形成。第五抗反射层134、第六抗反射层136及第三光刻胶掩模138可通过化学气相沉积或旋涂工艺形成。第三光刻胶掩模138可包括在保护性介电结构130上方对准的开口。可以通过光刻工艺图案化第三光刻胶掩模138。第五抗反射层134可包括与第六抗反射层136不同的材料。第五抗反射层134及第六抗反射层136中的任何一者可包括氧化硅、氮化硅、碳化硅、氧氮化硅、氧化铝、氧化钛、氧化钽、氟化镁、氟化镧、氟化铝、一些其他抗反射材料或上述的任意组合。在一些实施例中，可以使用不同层数的抗反射层。
153.如图18的剖面图1800所示，在第三光刻胶掩模138就位时蚀刻第五抗反射层134及第六抗反射层136。也蚀刻第三层间介电层132以在第三层间介电层132中并在保护性介电结构130上方形成第二沟槽140。第二沟槽140可以具有约5至3000纳米的宽度。第二沟槽140的侧壁可以与水平方向成50至95度。
154.图18所示的蚀刻可以包括反应性离子蚀刻，例如感应耦合等离子体蚀刻或电容耦合等离子体蚀刻，且可利用甲烷、氟甲烷、二氟甲烷、氟仿、八氟环丁烷、六氟
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1,3
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丁二烯、四氟甲烷、氢气、溴化氢、一氧化碳、二氧化碳、氧气、三氯化硼、氯气、氮气、氦气、氖气、氩气、任何其他合适的蚀刻剂或上述的任意组合。蚀刻可替代地或附加地包括湿式蚀刻工艺，上述湿式蚀刻工艺可利用氢氟酸、硝酸、乙酸、盐酸、磷酸、柠檬酸或上述的任意组合。蚀刻可在压力为0.2至120毫托、温度为0至100摄氏度的环境中进行。蚀刻期间所利用的功率可以为约50至3000瓦，并且在蚀刻期间施加的偏电可为约0至1200伏。
155.如图19的剖面图1900所示，去除第五抗反射层134、第六抗反射层136及第三光刻胶掩模138。去除可以包括一道或多道蚀刻，例如感应耦合等离子体蚀刻、电容耦合等离子体蚀刻、远端等离子体蚀刻、各向同性化学蚀刻或可以利用氢氟酸、硝酸、乙酸、盐酸、磷酸、柠檬酸或上述的任意组合的湿式蚀刻工艺。
156.如图20的剖面图2000所示，在第三层间介电层132上方、第二沟槽140中及保护性介电结构130上方形成第七抗反射层142及第八抗反射层144。在第八抗反射层144上形成第四光刻胶掩模146。可通过化学气相沉积或旋涂工艺形成第七抗反射层142、第八抗反射层144和第四光刻胶掩模146。第四光刻胶掩模146可包括在第二层间介电层118设置在部分保护性介电结构130之间的部分上对准的开口。第四光刻胶掩模146可以通过光刻工艺图案
化。第七抗反射层142可以包括与第八抗反射层144不同的材料。第七抗反射层142和第八抗反射层144中的任何一者可以包括氧化硅、氮化硅、碳化硅、氧氮化硅、氧化铝、氧化钛、氧化钽、氟化镁、氟化镧、氟化铝、一些其他抗反射材料或上述的任意组合。在一些实施例中，可以使用不同层数的抗反射层。
157.如图21的剖面图2100中所示，在第四光刻胶掩模146就位时蚀刻第七抗反射层142及第八抗反射层144。此外，蚀刻第二层间介电层118位于部分保护性介电结构130之间的部分，以在保护性介电结构130之间的第二层间介电层118中及多条下层金属线114的金属线上方形成多个导孔开口148(即，多个第二凹槽)。多个导孔开口148的导孔开口可以具有约5至300纳米的宽度。多个导孔开口148的导孔开口的侧壁可以与水平方向测量成40至90度。
158.图21中所示的刻蚀可以包括感应耦合等离子体刻蚀、电容耦合等离子体刻蚀或远端等离子体刻蚀，并且可以利用甲烷、氟甲烷、二氟甲烷、氟仿、八氟环丁烷、六氟
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1,3
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丁二烯、四氟甲烷、氢气、溴化氢、一氧化碳、二氧化碳、氧气、三氯化硼、氯气、氮气、氦气、氖气、氩气、任何其他合适的蚀刻剂或上述的任意组合。蚀刻可替代地或附加地包括湿式蚀刻工艺，上述湿式蚀刻工艺可利用氢氟酸、硝酸、乙酸、盐酸、磷酸、柠檬酸或上述的任意组合。蚀刻可以在压力为0.2至120毫托、温度为0至100摄氏度的环境中进行。蚀刻期间所利用的功率可为约50至3000瓦，且在蚀刻期间施加的偏压可为约0至1200伏。
159.根据一些实施例，由于第四光刻胶掩模146中的未对准，蚀刻可能不会去除存在于部分保护性介电结构130之间的所有第二层间介电层118和第二蚀刻停止层116。
160.可理解的是，在形成多个导孔开口148的蚀刻期间，第二层间介电层118和第二蚀刻停止层116具有比保护性介电结构130更高的蚀刻速率。因此，即使发生第四光刻胶掩模146的未对准，导孔开口148将不会横向延伸越过下方的金属线的侧壁，因为保护性介电结构130在下方的金属线的侧壁上延伸，并且保护性介电结构130的低蚀刻速率允许它在不去除大部分保护性介电结构130的情况下承受蚀刻。结果，可防止在形成导孔开口148时将第二层间介电层118过度蚀刻至第一层间介电层112中，从而防止导孔150的未对准。通过防止导孔150的未对准，可防止不理想的导孔形成(例如，“虎齿”)。进而，可降低在多条下层金属线114的电性隔离的金属线之间发生不理想的漏电或短路的可能性，从而提高了集成芯片的性能和可靠性。
161.如果，例如在保护性介电结构130未就位时发生第四光刻胶掩模146的未对准，则形成导孔开口125的蚀刻可横向延伸超过下方的下层金属线的侧壁，并垂直延伸进入第一层间介电层112，从而导致未对准的导孔(例如，图1b的174、172)可能会不当地使电性隔离的下层金属线短路。因此，保护性介电结构130被实施在集成芯片中以防止这种不理想的情况发生，从而提高了集成芯片的性能和可靠性。
162.如图22的剖面图2200所示，去除第七抗反射层142和第八抗反射层144。去除可以包括一道或多道蚀刻，例如感应耦合等离子体蚀刻、电容耦合等离子体蚀刻、远端等离子体蚀刻、各向同性化学蚀刻或可以利用氢氟酸、硝酸、乙酸、盐酸、磷酸、柠檬酸或上述的任意组合的湿式蚀刻工艺。
163.如图23的剖面图2300所示，第二金属151沉积在多个导孔开口148中和第二沟槽140中，以分别形成多个导孔150和上层金属线152。第二金属可以通过溅镀、电镀或其他合适的金属沉积技术而形成，且沉积可在150℃至400℃的温度下发生。
164.在一些实施例中，多个导孔沿着一个侧壁与保护性介电结构130接触。在其他实施例中，多个导孔可以沿着两个侧壁与保护性介电结构130接触或者可不与保护性介电结构130接触，取决于在通过蚀刻形成多个导孔开口148之后，一部分的第二层间介电层118是否保留在多个导孔开口148中。在形成多个导孔150之后，可通过保护性介电结构130将多个导孔150的侧壁与第二层间介电层分开。
165.如图24的剖面图2400所示，在上层金属线152上执行化学机械研磨，以使上层金属线152的顶部与第三层间介电层132的顶部平齐。
166.同样，通过在导孔150周围、导孔150之间以及多条下层金属线114的金属线之间形成保护性介电结构130(其在导孔开口148蚀刻期间具有比第二层间介电层118低的蚀刻速率)，可防止未对准的导孔(例如，图1b的174、172)的形成。结果，可减小在电性隔离的导孔与下层金属线之间发生不理想的漏电流或短路的可能性。继而，可提高集成电路的整体可靠性。
167.图25示出了用于形成包括自对准互连结构的集成芯片的方法2500的一些实施例的流程图。
168.尽管以下将方法2500示出和描述为一系列动作或事件，但是应当理解，这样的动作或事件的示出顺序不应以限制性的意义来解释。例如，除了本公开示出及/或描述的那些动作或事件之外，某些动作可以不同的顺序发生及/或与其他动作或事件同时发生。此外，实施本公开描述的一个或多个方面或实施例可以不需要所有示出的动作。此外，本公开描述的一个或多个动作可以在一个或多个单独的动作及/或阶段中执行。
169.在2502中，沉积第一金属(例如121)，以在第一层间介电层(例如112)中形成第一金属层(例如114)。参见例如图9a。
170.在2504中，在第一金属层(例如114)上方形成第二层间介电层(例如118)。参见例如图10。
171.在2506中，执行第一蚀刻进入第二层间介电层(例如118)，以在第二层间介电层中形成第一凹槽及第二凹槽(例如126)。参见例如图12。
172.在2508中，在第一凹槽(例如126)中形成第一保护性介电结构(例如130)，并在第二凹槽(例如126)中形成第二保护性介电结构(例如130)。参见，例如图14及图15。
173.在2510中，在第一保护性介电结构上及第二保护性介电结构(例如130)上形成第三层间介电层(例如132)。参见例如图16。
174.在2512中，执行第二蚀刻进入第三层间介电层(例如132)，以在第三层间介电层中形成第一沟槽(例如140)。参见例如图18。
175.在2514中，执行第三蚀刻进入第二层间介电层(例如118)，以在第二层间介电层中形成在第一保护性介电结构及第二保护性介电结构(例如130)之间延伸的第三凹陷(例如148)。参见例如图21。
176.在2516中，沉积第二金属(例如151)于第三凹槽中及第一沟槽中，以分别形成第一导孔(例如150)及第二金属层(例如152)。参见例如第23图。
177.简而言之，本公开的各种实施例涉及一种用于提高集成芯片可靠性的包括自对准互连结构的集成芯片以及用于形成上述自对准互连结构的方法。
178.根据一些实施例，半导体结构，包括设置于半导体基板上的互连结构，互连结构包
括：第一层间介电层，设置于半导体基板上方的第一高度；下层金属线，设置于半导体基板上方的第一高度，并沿着第一轴线横向延伸穿过第一层间介电层；第二层间介电层，设置于半导体基板上方的第二高度，第二层间介电层包括第一介电材料，且第二高度大于第一高度；第三层间介电层，设置于半导体基板上方的第三高度，第三高度大于第二高度；上层金属线，设置于半导体基板上方的第三高度，上层金属线沿着垂直于第一轴线的第二轴线横向延伸穿过第三层间电介质；导孔，设置于第二高度，导孔在下层金属线的上表面及上层金属线的下表面之间延伸，以电性耦合下层金属线至上层金属线：以及保护性介电结构，设置于第二高度，保护性介电结构包括沿着导孔的第一组相对侧壁设置的保护性介电材料，保护性介电材料不同于第一介电材料，且第一组侧壁与第一轴线平行。
179.根据一些实施例，其中第二层间介电层沿着导孔的第二组相对侧壁延伸，第二组侧壁与第一轴线垂直。
180.根据一些实施例，其中保护性介电结构延伸进第一层间介电层的上表面。
181.根据一些实施例，其中保护性介电结构沿着导孔的第二组相对侧壁延伸，第二组侧壁与第一轴线垂直。
182.根据一些实施例，其中保护性介电结构的最低表面设置于导孔的最低表面之下及下层金属线的上表面之下。
183.根据一些实施例，其中保护性介电结构以第一长度平行于第一轴线延伸，上层金属线以第一宽度平行于第一轴线延伸，且第一长度大于第一宽度。
184.根据一些实施例，半导体结构包括设置于半导体基板上的互连结构，互连结构包括：第一层间介电层，设置于半导体基板上方的第一高度；第一下层金属线及第二下层金属线，设置于半导体基板上方的第一高度且横向延伸穿过第一层间介电层，第一下层金属线在第一方向上平行于第二下层金属线延伸，且以在第一介电层横向中测量的第一距离与第二下层金属线间隔；第二层间介电层，设置于半导体基板上方的第二高度，第二层间介电层包括第一介电材料，且第二高度大于第一高度；第三层间介电层，设置于半导体基板上方的第三高度，第三高度高于第二高度；上层金属线，设置于半导体基板上方的第三高度，上层金属线在第二方向上横向延伸穿过第三层间介电层，且横跨第一下层金属线及第二下层金属线中的至少一者，第二方向与第一方向垂直；导孔，从上层金属线的下表面延伸至第一下层金属线的上表面；以及第一保护性介电结构，包括保护性介电材料，上述保护性介电材料在第一下层金属线及第二下层金属线最近相邻侧壁的最上部分之间横向分隔开，且沿着导孔的第一侧壁向上延伸，其中保护性介电材料不同与第一介电材料。
185.根据一些实施例，其中第一保护性介电结构延伸进第一层间介电层的上表面。
186.根据一些实施例，其中第一保护性介电结构具有第一宽度，第一宽度沿第二方向从第一保护性介电结构最靠近导孔的内侧壁测量至第一保护性介电结构的外侧壁，且其中第一宽度大于第一距离。
187.根据一些实施例，其中第一保护性介电结构具有沿着第一方向测量的第一长度，其中导孔具有沿着第一方向测量的第二长度，且其中第一长度大于第二长度。
188.根据一些实施例，其中第一保护性介电结构的第一侧壁设置于第一下层金属线上，且与第一侧壁相对的第二侧壁设置于第二下层金属线上，以使第一保护性介电结构横跨一距离，上述距离分隔第一下层金属线及第二下层金属线。
189.根据一些实施例，其中第一保护性介电结构的第一侧壁设置于第一下层金属线上，且与第一侧壁相对的第二侧壁设置于第一层间介电层上并与第二下层金属线横向分隔。
190.根据一些实施例，其中第一保护性介电结构围绕导孔，以使第一保护性介电结构从上方观察时，在导孔周围具有环形的布局。
191.根据一些实施例，半导体结构还包括第二保护性介电结构，位于导孔的第二侧壁上，其中第一及第二保护性介电结构对称于第一下层金属线所延伸的中心轴线。
192.根据一些实施例，其中第二保护性介电结构具有设置于第一下层金属线上的第一侧壁，以使第二保护性介电结构的下表面在第一下层金属线的上表面的正上方。
193.根据一些实施例，半导体结构的形成方法包括：沉积第一金属以在第一层间介电层中形成第一金属层；在第一金属层上方形成包含第一介电材料的第二层间介电层；在第二层间介电层中形成第一凹槽及第二凹槽，第一凹槽及第二凹槽延伸穿过第二层间介电层进入第一层间介电层，且延伸至第一金属层的上表面之下；在第一凹槽及第二凹槽中分别形成第一保护性介电结构及第二保护性介电结构，其中第一保护性介电结构及第二保护性介电结构包括与第一介电材料不同的保护性介电材料；在第一保护性介电结构及第二保护性介电结构上形成第三层间介电层；在第三层间介电层中形成第一沟槽，第一沟槽延伸穿过第三层间介电层至第一层间介电层的顶部及第二层间介电层的顶部；在第二层间介电层中形成第三凹槽，第三凹槽延伸穿过第二层间介电层至第一金属层，其中第三凹槽设置于第一保护性介电结构及第二保护性介电结构之间；以及在第三凹槽及第一沟槽中沉积第二金属以分别形成第一导孔及第二金属层。
194.根据一些实施例，其中形成第一导孔造成第一导孔的第一侧壁通过第一保护性介电结构与第二层间介电层横向分隔，且第一导孔与第一侧壁相对的第二侧壁通过第二保护性介电结构与第二层间介电层横向分隔。
195.根据一些实施例，其中第一凹槽从第一金属层的第一部分上方延伸至第一金属层分隔的第二部分上方，第二部分通过第一层间介电层与第一部分横向分隔。
196.根据一些实施例，其中在第二层间介电层中形成第三凹槽包括执行进入第二层间介电层的蚀刻，其中第一介电材料在蚀刻期间具有高于保护性介电材料的蚀刻速率。
197.根据一些实施例，其中在形成第一保护性介电结构及第二保护性介电结构之后，第一保护性介电结构与第二保护性介电结构包括低于第一金属层顶表面的底表面。
198.以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可更易理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的或优势。在本发明所属技术领域中技术人员也应理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。