三维存储单元阵列、半导体器件及其制造方法与流程

1.本公開涉及存储单元阵列、包括所述存储单元阵列的半导体器件及其制造方法。


背景技术：

2.半导体存储器用于电子应用中的集成电路中，例如包括收音机、电视、手机和个人计算设备中。半导体存储器包括两种主要类别。一种是易失性存储器；另一种是非易失性存储器。易失性存储器包括随机存取存储器(random access memory，ram)，随机存取存储器还可细分为两种子类别：静态随机存取存储器(static random access memory，sram)及动态随机存取存储器(dynamic random access memory，dram)。
3.sram和dram均是易失性的，因为它们在不通电时会丢失它们所存储的信息。相反，非易失性存储器则可保持存储在它们中的数据。


技术实现要素：

4.根据本公开一些实施例，一种三维存储单元阵列，包括：垂直堆叠的多个第一导电线，沿着第一方向延伸；垂直堆叠的多个第二导电线，沿着所述第一方向延伸且设置在沿着第二方向距所述多个第一导电线一距离处，所述第二方向与所述第一方向正交；多个第一台阶梯段，设置在堆叠的所述多个第一导电线的沿着所述第一方向的相对的端处；以及多个第二台阶梯段，设置在堆叠的所述多个第二导电线的沿着所述第一方向的相对的端处，其中所述多个第一台阶梯段及所述多个第二台阶梯段包括沿着所述第一方向交替设置的多个着陆焊盘与多个连接线，沿着所述第二方向，所述多个着陆焊盘比所述多个连接线宽，沿着所述第二方向，所述多个第一台阶梯段的所述多个着陆焊盘面对所述多个第二台阶梯段的所述多个连接线，且沿着所述第二方向，所述多个第二台阶梯段的所述多个着陆焊盘面对所述多个第一台阶梯段的所述多个连接线。
5.根据本公开一些实施例，一种半导体器件，包括：驱动电路系统，以及三维排列的多个存储单元，连接到所述驱动电路系统，其中所述三维排列的多个存储单元包括：多个第一栅极线，垂直堆叠在彼此上；多个第一存储单元层，沿着所述多个第一栅极线的堆叠方向延伸且接触所述多个第一栅极线；多个第一源极及汲极线，沿着所述多个第一栅极线的所述堆叠方向延伸且通过所述多个第一存储单元层中的至少一个层而沿着第一方向与所述多个第一栅极线隔开；多个第一连接线，被设置成在所述多个第一栅极线的沿着第二方向的相对的侧处与所述多个第一栅极线接触；多个第一着陆焊盘，被设置成沿着所述第二方向与所述多个第一连接线接触且沿着所述第一方向比所述多个第一连接线宽；多个第二存储单元层，沿着所述多个第一栅极线的所述堆叠方向延伸且设置在所述多个第一源极及汲极线的相对于所述多个第一存储单元层而言沿着所述第一方向相对的侧处；多个第二栅极线，垂直堆叠在彼此上且设置在所述多个第二存储单元层的相对于所述多个第一栅极线而言相对的侧处；多个第二连接线，被设置成在所述多个第二栅极线的沿着所述第二方向的相对的侧处与所述多个第二栅极线接触；以及多个第二着陆焊盘，被设置成沿着所述第二
方向与所述多个第二连接线接触且沿着所述第一方向与所述多个第一着陆焊盘同宽，其中沿着所述第二方向，所述多个第二连接线比所述多个第一连接线短，所述多个第一着陆焊盘被设置成沿着所述第二方向位于与所述多个第二着陆焊盘不同的水平高度处，且所述堆叠方向、所述第一方向及所述第二方向是正交的方向。
6.根据本公开一些实施例，一种半导体器件的制造方法，包括：在半导体衬底之上的多层堆叠中交替地堆叠多个介电层与多个导电层；以及将所述多层堆叠依序地图案化，以形成具有中心区及在所述中心区的相对的侧处沿着第一方向延伸的一对阶梯的多层结构，所述一对阶梯包括多个台阶梯段，其中所述多个导电层的多个顶表面被与所述多个台阶梯段的多个台阶对应地暴露出，所述多个台阶梯段包括沿着所述第一方向交替地设置的多个连接线与多个着陆焊盘，沿着与所述第一方向垂直的第二方向所述多个连接线比所述多个着陆焊盘窄，且对于相邻的台阶梯段，台阶梯段的所述多个着陆焊盘沿着所述第二方向设置在所述相邻的台阶梯段的多个连接线之间。
附图说明
7.结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
8.图1是根据本公开一些实施例在半导体器件的制造工艺期间形成的结构的示意性剖视图。
9.图2到图28是根据本公开一些实施例在半导体器件的制造工艺期间形成的结构的示意性透视图。
10.图29a及图29b是根据本公开一些实施例的阶梯梯段的示意性透视图。
11.图30a到图30g是根据本公开一些实施例的半导体器件的示意性俯视图。
具体实施方式
12.以下公开提供用于实施所提供主题的不同特征的许多不同实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而并不旨在进行限制。举例而言，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且还可包括其中在第一特征与第二特征之间可形成附加特征以使得第一特征与第二特征可能不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复是出于简明及清晰的目的，而并非自身指示所论述的各种实施例和/或配置之间的关系。
13.此外，为易于说明起见，本文中可使用例如“在
…
下方(beneath)”、“在
…
下方(below)”、“下部的(lower)”、“在
…
上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所说明的一个元件或特征与另一(其它)元件或特征之间的关系。除图中所绘示的取向之外，所述空间相对性用语还旨在囊括器件在使用或操作中的不同取向。装置可具有其它取向(旋转90度或处于其它取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
14.图1到图28是示出根据本公开一些实施例的半导体器件d10的制造工艺的示意图。
在图1中，提供半导体衬底100。在一些实施例中，半导体衬底100包含一种或多种半导体材料，所述半导体材料可为元素半导体材料、化合物半导体材料、或半导体合金。举例而言，元素半导体材料可包括si或ge。化合物半导体材料及半导体合金可分别包括sige、sic、iii
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v族半导体、ii
‑
vi族半导体、或半导体氧化物材料。举例而言，半导体氧化物材料可为三元或更高元(例如，四元等等)的半导体氧化物中的一种或多种，例如氧化铟镓锌(indium gallium zinc oxide，igzo)、氧化铟锌(indium zinc oxide，izo)、或氧化铟锡(indium tin oxide，ito)。在一些实施例中，半导体衬底100可为绝缘体上半导体(semiconductor
‑
on
‑
insulator)，包括设置在一对半导体层之间的至少一个介电材料层(例如，隐埋氧化物层)。图1还示出可在半导体衬底100之上形成的电路。举例而言，在图1中示出形成在半导体衬底100中的两个晶体管110及两个晶体管120。晶体管110包括被半导体衬底100的一部分隔开的一对源极及漏极区112、114，半导体衬底100的所述一部分起到晶体管110的沟道区的作用。栅极结构116设置在源极及漏极区112、114之间的沟道区上。在一些实施例中，可使用例如n型材料或p型材料对源极及漏极区112、114进行掺杂。在一些实施例中，晶体管120也包括一对源极及漏极区122、124，可视需要使用n型材料或p型材料对源极及漏极区122、124进行掺杂。在一些实施例中，使用与源极及漏极区112、114具有相反的导电类型的材料对源极及漏极区122、124进行掺杂。
15.在一些实施例中，源极及漏极区122、124可嵌置在具有不同成分的区126中。举例而言，区126可使用与源极及漏极区122、124具有相反的导电类型的材料进行掺杂，或者区126可包含与源极及漏极区122、124相同的掺质，但是具有不同的浓度。举例而言，源极及漏极区122、124可使用p型材料进行掺杂，而区126可使用n型材料进行掺杂。在一些实施例中，在源极及漏极区122、124之间的区126上设置栅极结构128。应注意，本公开不限制晶体管110、120的架构。举例而言，晶体管110、120可为平面场效应晶体管(planar field effect transistor)、鳍型场效应晶体管(fin field effect transistor)、栅极全围绕晶体管(gate all around transistor)、或具有不同的栅极接触件方案(例如，前栅极、后栅极、双栅极、交交错等等)的相似物。尽管在图1中示出在半导体衬底100之上形成晶体管，然而也可形成其他有源器件(例如，二极管或相似物)和/或无源器件(例如，电容器、电阻器、或相似物)作为功能电路的一部分。
16.在半导体衬底100上形成层间介电质(interlayer dielectric，ild)132。在一些实施例中，层间介电质132在晶体管110、120以及可在半导体衬底100上形成的其他器件上延伸。在一些实施例中，接触插塞134延伸穿过ild132以电耦合到在半导体衬底100上形成的器件，例如耦合到晶体管110、120的源极/漏极区112、114、122、124及栅极结构116、128。在一些实施例中，在半导体衬底100之上(例如在ild132上)形成内连结构in的下部内连层级140、150。在一些实施例中，内连结构in的内连层级140、150包括ild 142、152及设置在对应的ild 142、152上的导电图案144、154。举例而言，最底层级140包括ild 142及导电图案144，导电图案144延伸穿过ild 142以着陆在接触插塞134上，从而建立与在半导体衬底100上形成的器件(例如，晶体管110、120)的电连接。也就是说，在半导体衬底100上形成的器件可通过内连结构in进行内连以形成一个或多个功能电路。在一些实施例中，通过内连结构in形成的功能电路可包括逻辑电路、存储电路、读出放大器(sense amplifier)、控制器、输入/输出电路、图像传感器电路、相似物、或它们的组合。尽管图1示出在半导体衬底100之上
形成晶体管，但是也可形成其他有源器件(例如，二极管或相似物)和/或无源器件(例如，电容器、电阻器、或相似物)作为功能电路的一部分。可在内连层级140上堆叠附加内连层级(例如，内连层级150)。当形成有附加内连层级时，所述附加内连层级包括其本身的ild 152及导电图案154。应注意，尽管在图1中示出一个附加内连层级150，然而本公开不限于此。在一些替代实施例中，根据布线和设计要求而定，可形成比图1所示更多或更少的附加内连层级。
17.在一些实施例中，ild 132、142、152可包含低介电常数(low
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k)介电材料。低介电常数介电材料的实例包括干凝胶(xerogel)、气凝胶(aerogel)、非晶氟化碳(amorphous fluorinated carbon)、帕利灵(parylene)、双苯并环丁烯(bis
‑
benzocyclobutene，bcb)、弗莱尔(flare)、氢倍半硅氧烷(hydrogen silsesquioxane，hsq)、氟化氧化硅(fluorinated silicon oxide，siof)、或它们的组合。在一些实施例中，ild 132、142、152可通过可流动化学气相沉积(flowable chemical vapor deposition，fcvd)、化学气相沉积(cvd)、高密度等离子体化学气相沉积(hdpcvd)、亚常压化学气相沉积(sub
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atmosphere chemical vapor deposition，sacvd)、旋涂、溅镀(sputtering)、或其他合适的方法制作成合适的厚度。在一些实施例中，内连层级的ild(例如，内连层级140的ild 142)可在多个步骤中形成且可由包含相同的或不同的介电材料的两个或更多个层构成。在一些实施例中，导电图案144、154可包含铝、钛、铜、镍、钨、和/或它们的合金，且可通过一系列的沉积(例如，cvd、镀覆、或其他合适的工艺)及平坦化步骤(例如，化学机械抛光)制成。在一些实施例中，内连结构in的内连层级140、150可通过镶嵌、双镶嵌、或其他合适的工艺形成。ild 132、142、152之间的边界的位置(以相对于半导体衬底100的水平高度计)可依赖于为形成内连结构in而遵循的工艺。为简明及清晰起见，在以下图式中，将结构(例如图1所示的结构)示意性地示出为单个层。
18.参照图1及图2，在半导体衬底100之上形成多层堆叠200。多层堆叠200包括交替的导电材料层(有时称为导电层)220、240、260与介电层210、230、250、270。导电层220、240、260可被视为在由x方向及y方向界定的平面(例如，xy平面)中延伸且可沿着z方向与介电层210、230、250、270交替堆叠，其中方向x、y、与z形成笛卡尔坐标(cartesian coordinate)的正交集。导电层220、240、260可包含导电材料，例如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、它们的组合、或相似物。介电层210、230、250、270可包含绝缘材料，例如氧化硅、氮化硅、氮氧化硅、它们的组合、或相似物。导电层220、240、260及介电层210、230、250、270可各自使用例如化学气相沉积(cvd)、原子层沉积(ald)、物理气相沉积(pvd)、等离子体增强型化学气相沉积(pecvd)、或相似工艺形成。在一些实施例中，可首先在介电层210、230、250、270之间形成牺牲材料层(未示出)，且可通过使用导电材料置换最初形成的牺牲材料来形成导电层220、240、260。尽管图2示出多层堆叠200包括特定数目的导电层及介电层，然而在其他实施例中，可包括不同数目的导电层及介电层。
19.在一些实施例中，在多层堆叠200的最上介电层210之上形成光刻胶掩模310。光刻胶掩模310可包括正型光刻胶或负型光刻胶，且可通过例如一系列的沉积(例如，旋涂)、曝光、及显影步骤形成。在一些实施例中，将光刻胶掩模310图案化以暴露出最上介电层210的一些区。在一些实施例中，光刻胶掩模310具有中心区312，中心区312具有实质上矩形形状，其中矩形臂314、316沿着y方向从中心区312的相对的侧突出。在下文中，字母“b”将用来表
示在光刻胶掩模310或多层堆叠200的沿着y方向比以字母“a”表示的对应元件(例如，臂314a)远的一侧上形成的元件(例如，臂314b)。当共同提及这些元件(例如，臂314)时，则可省略字母“a”与“b”。在一些实施例中，最上介电层210在光刻胶掩模310的相对的侧处在臂314、316未延伸到的区域中被暴露出。
20.参照图3，使用光刻胶掩模310作为掩模来刻蚀最上介电层210的暴露部分及导电层220的对应的下伏的区。刻蚀可为任何可接受的刻蚀工艺，例如湿式刻蚀或干式刻蚀、反应性离子刻蚀(reactive ion etch，rie)、中性束刻蚀(neutral beam etch，nbe)、相似工艺、或它们的组合。刻蚀可为各向异性的。在刻蚀之后，经修剪的介电层210及导电层220可保留在光刻胶掩模310下方的介电层230上，而介电层230可在形成台阶s1之处暴露出。由于导电层220与介电层210、230具有不同的材料成分，因而用于移除这些层的暴露部分的刻蚀剂可为不同的。在一些实施例中，当刻蚀介电层210时导电层220充当刻蚀停止层，且当刻蚀导电层220时介电层230充当刻蚀停止层。因此，介电层210的部分及导电层220的部分可被选择性地移除而不会移除其下方的层230、240、250、260、270，且台阶s1可沿着z方向延伸到期望的深度。作为另外一种选择，可使用定时刻蚀工艺，在台阶s1达到期望的深度后停止刻蚀。
21.参照图4，沿着y方向修剪光刻胶掩模310以暴露出介电层210的附加的区。可使用可接受的光刻技术修剪光刻胶掩模310。作为修剪的结果，介电层210的顶表面可首先在台阶s1与光刻胶掩模310之间的区中暴露出，而介电层230的顶表面可对应于台阶s1暴露出。在图5中，使用经修剪的光刻胶掩模310作为掩模来刻蚀介电层210、230的暴露部分及导电层220、240的对应的下伏的区。刻蚀可为任何可接受的刻蚀工艺，例如湿式刻蚀或干式刻蚀、反应性离子刻蚀(rie)、中性束刻蚀(nbe)、相似工艺、或它们的组合。刻蚀可为各向异性的。刻蚀可使台阶s1沿着z方向扩展，同时沿着y方向在台阶s1旁边形成台阶s2。由于导电层220、240与介电层210、230具有不同的材料成分，因而用于移除这些层的暴露部分的刻蚀剂可为不同的。在一些实施例中，当刻蚀将要形成台阶s2的介电层210时导电层220充当刻蚀停止层，且当刻蚀导电层220以形成台阶s2时介电层230充当刻蚀停止层。相似地，当移除介电层230的一些部分以沿着z方向扩展台阶s1时导电层240充当刻蚀停止层，且当移除导电层240的一些部分时介电层250充当刻蚀停止层。因此，导电层220、240的一些部分及介电层210、230的一些部分可被选择性地移除而不移除下伏的层250、260、270，使得台阶s2可沿着z方向形成到期望的深度且台阶s1也可扩展到期望的深度。台阶s1沿着z方向的深度大于台阶s2的深度。在一些实施例中，可与沿着z方向扩展台阶s1同时地形成台阶s2。也就是说，介电层210可与介电层230同时刻蚀，且导电层220可与导电层240同时刻蚀。在所得结构中，介电层230对应于台阶s2暴露出，且介电层250对应于台阶s1暴露出。
22.参照图5及图6，再次重复进行前面参照图4及图5所述的工艺，以获得多层结构202。简要地说，沿着y方向进一步修剪光刻胶掩模310，以暴露出介电层210的附加部分。光刻胶掩模310可使用可接受的光刻技术进行修剪。作为修剪的结果，介电层210的顶表面可首先在台阶s2与光刻胶掩模310之间的区中暴露出，而介电层230的顶表面对应于台阶s2暴露出且介电层250的顶表面可对应于台阶s1暴露出。然后，移除介电层210、230、250的暴露部分，例如通过使用光刻胶掩模310作为掩模的刻蚀工艺来移除。刻蚀可为任何可接受的刻蚀工艺，例如通过湿式刻蚀或干式刻蚀、反应性离子刻蚀(rie)、中性束刻蚀(nbe)、相似工
艺、或它们的组合。刻蚀可为各向异性的。作为刻蚀的结果，可移除与原来的台阶s1对应的层250、260、270，且原来的台阶s2可扩展到层250、260、270且可为图6所示结构的台阶s1。在最后的刻蚀之后，与(新的)台阶s1对应地暴露出介电层250，与(新的)台阶s2对应地暴露出介电层230，且与(新的)台阶s3对应地保留下光刻胶掩模310。
23.在图7中，沿着y方向进一步修剪光刻胶掩模310，以暴露出与台阶s3对应的介电层210的附加部分。光刻胶掩模310可使用可接受的光刻技术进行修剪。作为修剪的结果，介电层210的顶表面可首先在台阶s2与光刻胶掩模310之间的区中暴露出，而介电层250的顶表面对应于台阶s2暴露出且介电层250的顶表面对应于台阶s1暴露出。在光刻胶掩模310的进一步修剪之后，臂314、316可被完全移除，而光刻胶掩模310的中心区312则保留在多层结构202的单元区cr上。
24.参照图7及图8，可移除介电层210、230、250的暴露部分，例如通过使用光刻胶掩模310作为掩模的刻蚀工艺移除。刻蚀可为任何可接受的刻蚀工艺，例如通过湿式刻蚀或干式刻蚀、反应性离子刻蚀(rie)、中性束刻蚀(nbe)、相似工艺、或它们的组合。刻蚀可为各向异性的。刻蚀可沿着z方向扩展台阶s1、s2、及s3。在刻蚀介电层210、230、250期间，下伏的导电层220、240、260可用作刻蚀停止层。在一些实施例中，可随后移除光刻胶掩模310，例如经由剥离(stripping)或灰化(ashing)来移除，以暴露出介电层210的剩余部分(例如，如图8中所示)。一旦导电层220、240、260被暴露出，便在保留有原来的层210、220、230、240、250、260、270的单元区cr的相对的侧处形成包括各组台阶s1、s2、s3的阶梯280。阶梯280包括在单元区cr的沿着y方向的相对的侧处在台阶区sr中形成的各自台阶s1、s2、s3。在台阶s1处，暴露出导电层260的顶表面。在台阶s2处，暴露出导电层240的顶表面。在台阶s3处，暴露出导电层220的顶表面。在单元区cr中暴露出介电层210的顶表面。在多层结构202中，形成矩形台阶s1到s3的前体梯段281、283、285。相邻的前体梯段281、283、285的台阶s1到s3可具有矩形形状，且可沿着y方向形成在不同的水平高度处。举例而言，前体梯段281、285的台阶s1到s3可相对于前体梯段283的对应的台阶s1到s3而言沿着y方向突出。显然，尽管已将阶梯280阐述为包括三个台阶s1、s2、s3，但本公开不限于此。根据布线和生产要求而定，通过在图2的多层堆叠200中堆叠足够数目的层且通过将图3到图6中所述的光刻胶修剪/层刻蚀工艺序列重复足够次数，可形成包括由任意所期望数目的台阶形成的阶梯280的多层结构202。
25.在图9中，可首先将多层结构202包封在ild 302中，且然后可在介电层210及ild 302上形成光刻胶掩模330。ild 302可被形成为一开始隐埋整个多层结构202，且可随后执行平坦化工艺直到暴露出最上介电层210。随后可在平坦化ild 302上形成光刻胶掩模330。光刻胶掩模330可包括上覆在单元区cr上的矩形中心区332及在中心区332的相对的侧处沿着y方向延伸的臂334、336、338。臂334、336、338包括交替排列的较厚部分与较薄部分。
26.参照图9及图10，将光刻胶掩模330的图案转移到多层结构202，例如通过一个或多个刻蚀步骤进行转移。在刻蚀多层结构202之后，ild 302的一些部分可保留在台阶s1到s3的梯段282、284、286上，而位于梯段282、284、286之间的ild 302的部分则可在刻蚀步骤期间被移除以形成沟槽291、293。在图案化之后，移除光刻胶掩模330，且在半导体衬底100之上形成ild 305以填充位于梯段282、284、286之间的沟槽291、293。
27.尽管在图2到图10中示出某一工艺来形成包括阶梯280的多层结构205，然而本公
开不限于此，且可遵循一些替代工艺。举例而言，参照图11a到图11c，光刻胶掩模330可直接形成在多层堆叠200上，且可通过将光刻胶掩模330的图案转移到多层堆叠200而从多层堆叠200形成多层结构206。可随后例如通过依序地修剪光刻胶掩模330并进行刻蚀来将多层结构206图案化，以获得阶梯280的形状(例如，图10中所示)。将多层结构205包封在ild 305(例如，图10中所示)中便会得到图10的结构。
28.在下文中，将参照图10、图29a、及图29b阐述根据本公开一些实施例的多层结构205及其阶梯280的等方面。图29a及图29b是根据本公开一些实施例的梯段282a、284a、286a的示意性透视图。在一些实施例中，多层结构205在台阶区sr中具有位于单元区cr的相对的侧处的台阶s1、s2、s3的梯段282、284、286。也就是说，在每一阶梯280中形成台阶s1、s2、s3的多个梯段282、284、286。因此，举例而言，阶梯280a包括梯段282a、284a、及286a，且阶梯280b包括梯段282b、284b、286b。在一些实施例中，台阶s1、s2、s3的梯段282、284、286沿着y方向延伸，且通过沟槽291、293沿着x方向彼此隔开。在一些实施例中，梯段282、284、286的台阶s1、s2、s3被形成为使得较细的连接线(例如，连接线221a、241a、261a)与较宽的着陆焊盘(例如，着陆焊盘222a、242a、262a)沿着y方向交替设置，其中连接线的宽度及着陆焊盘的宽度是沿着x方向测量的。以导电层220为例，导电层220已被图案化成仅延伸到台阶s3。对应于梯段282，导电层220已被图案化成形成从单元区cr一直延伸到着陆焊盘222的连接线221。对应于梯段284，导电层220已被图案化成形成从单元区cr一直延伸到着陆焊盘224的连接线223。对应于梯段286，导电层220已被图案化成形成从单元区cr一直延伸到着陆焊盘226的连接线225。连接线221、223、225的顶表面及着陆焊盘222、224、226的顶表面在台阶s3处暴露出。在一些实施例中，连接线221、223、225可沿着x方向具有比对应的着陆焊盘222、224、226的宽度w222、w224、w226小的宽度w221、w223、w225。在一些实施例中，着陆焊盘的宽度(例如，着陆焊盘222a的宽度w222a)对与着陆焊盘附接的连接线的宽度(例如，连接线221a的宽度w221a)的比率可大于1，例如一直到约1000。在一些实施例中，着陆焊盘(例如，222、224、226)的宽度及连接线(例如，221、223、225)的宽度可独立地介于1纳米到1000纳米的范围内。
29.在一些实施例中，可将多层结构205的层230、240、250、260图案化成具有与上覆的层的对应部分相同的形状。以梯段282a为例，对应于台阶s3a，下伏的层230、240、250、260、270被图案化成具有与导电层220相同的形状。举例而言，在连接线221a之下依序地堆叠由介电层230形成的隔离线231a、由导电层240形成的连接线241a、由介电层250形成的隔离线251a、由导电层260形成的连接线261a、及由介电层270形成的隔离线271a。相似地，在着陆焊盘222a下方可依序堆叠由介电层230形成的隔离焊盘232a、由导电层240形成的着陆焊盘242a、由介电层250形成的隔离焊盘252a、由导电层260形成的着陆焊盘262a、及由介电层270形成的隔离焊盘272a。对应于导电层220及介电层230未延伸到的台阶s2，连接线241a的顶表面及着陆焊盘242a的顶表面被暴露出。在连接线241a(其顶表面在台阶s2a处暴露出)下方，依序地堆叠隔离线251a、连接线261a、及隔离线271a，且在着陆焊盘242a(其顶表面在台阶s2a处暴露出)下方，依序地堆叠隔离焊盘252a、着陆焊盘262a、及隔离焊盘272a。对应于导电层240及介电层250未延伸到的台阶s1a，连接线261a的顶表面及着陆焊盘262a的顶表面被暴露出。堆叠在台阶s1a的连接线261a和着陆焊盘262a下方的分别是隔离线271a和隔离焊盘272a。其他的梯段284a、286a(以及在单元区cr的与梯段286b相对的侧上形成的梯
段)具有与刚刚针对梯段282a所述的结构相似的结构。在一些实施例中，沿着z方向更靠近半导体衬底100的层(例如，导电层260)可包括与着陆焊盘(例如，262a)交替设置的多条连接线(例如，连接线261a)，即使只有沿着y方向更远离单元区cr的连接线可被上覆的层暴露出。另一方面，沿着z方向堆叠得更高的层(例如，更靠近阶梯280的顶部、更靠近介电层210的层，例如(举例而言)导电层220)可包括比下伏的层更少的连接线(例如，221a)及着陆焊盘(例如，222a)。在一些实施例中，梯段的着陆焊盘(例如，梯段282的着陆焊盘222、242、262)可沿着x方向具有相同的宽度(例如，w222)且梯段的导电线(例如，梯段282的连接线221、241、261)可沿着x方向具有相同的宽度(例如，w221)。相似地，梯段的导电线(例如，梯段282的导电线221、241、261)可沿着y方向具有相同的长度(例如，l221)。也就是说，属于同一导电层(例如，240或260)的着陆焊盘(例如，242或262)及导电线(例如，241或261)可具有相同的尺寸。在一些实施例中，梯段284、286可具有与上面针对梯段282所述的结构相似的结构。简要地说，在梯段284中，连接线223、243、263沿着z方向与隔离线233、253、273交替堆叠，且连接线223、243、263和隔离线233、253、273沿着y方向分别与着陆焊盘224、244、264和隔离焊盘234、254、274交替。相似地，在梯段286中，连接线225、245、265沿着z方向与隔离线235、255、275交替堆叠，且连接线225、245、265和隔离线235、255、275沿着y方向分别与着陆焊盘226、246、266和隔离焊盘236、256、276交替。
30.在一些实施例中，台阶s1到s3的相邻梯段的连接线可沿着梯段的延伸方向(例如，y方向)具有不同的长度。举例而言，梯段282a的连接线221a的长度l221a可大于梯段284a的连接线223a的长度l223a。相似地，梯段286a的连接线225a的长度l225a可又大于连接线223a的长度l223a。也就是说，梯段282a的着陆焊盘(例如，着陆焊盘222a、242a、262a)及梯段286a的着陆焊盘(例如，着陆焊盘226a、246a、266a)可沿着y方向比梯段284a的着陆焊盘(例如，着陆焊盘224a、244a、264a)距单元区cr更远。也就是说，相邻梯段的着陆焊盘(例如，梯段282的着陆焊盘222、242、262及梯段284的着陆焊盘224、244、264)可相对于梯段的延伸方向(例如，对于梯段282、284来说是y方向)而言设置成交错的配置形式。在一些实施例中，长度l221a对长度l223a的比率与长度l225a对长度l223a的比率可独立地最大到约1000。在一些实施例中，连接线的长度(例如，l221、l223、l225)可独立地介于1纳米到1000纳米的范围内。在一些实施例中，台阶s1到s3的非连续梯段(例如，282及286)可具有相同的形状。举例而言，梯段282及286的连接线221、225的宽度w221a、w225a可相同、着陆焊盘的宽度w222a、w226a可相同、及连接线221、225的长度l221a、l225a可相同。然而，本公开不限于此，且在一些替代实施例中，非连续梯段(例如，282、286)可具有不同的形状(例如，不同的宽度w221、w225a或w222a、w226a等等)。在一些实施例中，同一梯段的台阶s1到s3的连接线可沿着y方向具有不同的长度。举例而言，在梯段284中，台阶s3处的连接线223及243沿着y方向具有比台阶s2处的连接线243(或台阶s1处的连接线263)的长度l243短的长度l223。这样一来，着陆焊盘224、244、264可相对于相邻梯段282、286的着陆焊盘222、242、262、226、246、266设置成交错的配置形式。在一些实施例中，长度l243可实质上等于长度l221。
31.在图12到图24中，为了清晰与简明起见，仅示出多层结构205的单元区cr，同时省略了阶梯280。在一些实施例中，在多层结构205的单元区cr中形成沟槽410，如图12所示。沟槽410可在多层结构205的所有层210、220、230、240、250、260、270上延伸。举例而言，在沟槽410的底部可暴露出内连层级150，同时沿着沟槽410的侧壁暴露出导电层220、240、260的一
些部分及介电层210、230、250、270的一些部分。在一些实施例中，沟槽410是在沿着x方向位于阶梯280(例如，在图11c中示出)的梯段282与梯段284的位置之间的水平高度处形成在单元区cr中。在一些实施例中，可使用一个或多个可接受的刻蚀工艺形成沟槽410，例如湿式刻蚀或干式刻蚀、反应性离子刻蚀(rie)、中性束刻蚀(nbe)、相似工艺、或它们的组合。在一些实施例中，可使用一个或多个辅助掩模(例如，光刻胶掩模、硬掩膜等，未示出)来界定沟槽410的形状。
32.在一些实施例中，在开制出沟槽410之后，分别由导电层220、240、260形成垂直堆叠的栅极线227、247、267。栅极线227、247、267通过由介电层230、270形成的隔离线237、257彼此隔开。此外，在栅极线227顶上由介电层210形成隔离线217，且在栅级线267与内连层级150之间由介电层270形成隔离线277。栅极线227、247、267在沿着y方向的相对的端处连接到梯段282(例如，在图11c中示出)。举例而言，参照图12及图29a，栅极线227的相对的端连接到连接线221，栅极线247的相对的端连接到连接线241，且栅极线267的相对的端连接到连接线261。
33.在图13中，在多层结构205上依序地形成存储毯覆层422a、沟道毯覆层424a、顶盖毯覆层426a及隔离毯覆层430a，这些层共形地设置在沟槽410中。举例而言，存储毯覆层422a在介电层210上延伸且沿着沟槽410的侧壁以及在沟槽410的底部上延伸，从而接触导电层220、240、260。沟道毯覆层424a、顶盖毯覆层426a、及隔离毯覆层430a依序地共形堆叠在存储毯覆层422a上。
34.存储毯覆层422a可具有能够储存数据位的材料，例如能够通过在存储毯覆层422a两端施加适当的电压差而在两个不同的极化方向之间切换的材料。举例而言，存储毯覆层422a的极化可由于因施加电压差产生的电场而改变。在一些实施例中，存储毯覆层422a可为一层高介电常数(high
‑
k)介电材料层，例如铪(hf)系介电材料或相似材料。在一些实施例中，存储毯覆层422a包含铁电材料，例如氧化铪、氧化铪锆、掺杂硅的氧化铪、或相似材料。在其他实施例中，存储毯覆层422a可为在两个siox层之间包括一层sinx的多层结构(例如，ono结构)。在再一些实施例中，存储毯覆层422a可包含不同的铁电材料或不同类型的存储材料。存储毯覆层422a可通过cvd、pvd、ald、pecvd、或相似工艺沉积成沿着沟槽410的侧壁及底表面延伸。在沉积存储毯覆层422a之后，可视需要执行退火步骤以获得存储毯覆层422a的期望的晶格结构(crystalline lattice structure)。
35.在一些实施例中，沟道毯覆层424a包含适合于提供薄膜晶体管的沟道区的材料。举例而言，沟道毯覆层424a包含半导体氧化物材料。在一些实施例中，沟道毯覆层424a包含三元或更高元的(例如，四元的等等)半导体氧化物材料，例如氧化铟镓锌(igzo)、氧化铟锌(izo)、或氧化铟锡(ito)。在一些实施例中，沟道毯覆层424a包含含铟材料，例如in
x
ga
y
zn
z
mo，其中m可为ti、al、ag、si、sn、或相似材料。系数x、y与z可各自为介于0与1之间的任何值。在一些实施例中，沟道毯覆层424a的材料可通过合适的技术沉积，例如通过cvd、ald、pvd、pecvd、外延、或相似工艺。
36.在一些实施例中，顶盖毯覆层426a包含高介电常数介电材料。举例而言，顶盖毯覆层426a的材料具有大于约4、大于约12、大于约16、或甚至大于约20的介电常数。举例而言，顶盖毯覆层426a的材料可包含金属氧化物，例如zro2、gd2o3、hfo2、batio3、al2o3、lao2、tio2、ta2o5、y2o3、sto、bto、bazro、hfzro、hflao、hftao、hftio、或它们的组合。在一些替代实施例
中，顶盖毯覆层426a可视需要包含硅酸盐，例如hfsio、hfsion、lasio、alsio、或它们的组合。在一些实施例中，顶盖毯覆层426a包含与存储毯覆层422a不同的材料。在一些实施例中，顶盖毯覆层426a的材料具有比存储毯覆层422a的材料大的介电常数。在一些实施例中，顶盖毯覆层426a的介电常数越高，在写入操作期间施加的电压差就会越影响存储毯覆层422a的极化。然而，本公开不限于此。在一些替代实施例中，顶盖毯覆层426a的材料可具有实质上等于或甚至低于存储毯覆层422a的材料的介电常数。在一些实施例中，可对存储毯覆层422a的运行可靠性要求与顶盖毯覆层426a的刻蚀性能要求加以平衡地选择顶盖毯覆层426a的材料。在一些实施例中，形成顶盖毯覆层426a的方法包括执行至少一种合适的沉积技术，例如cvd、pecvd、金属氧化物化学气相沉积(metal oxide mocvd)、ald、远程等离子体原子层沉积(rpald)、等离子体增强型原子层沉积(peald)、分子束沉积(mbd)、或相似工艺。
37.在一些实施例中，隔离毯覆层430a包含例如氧化硅、氮化硅、氮氧化硅、碳氮化硅、氮碳氧化硅、或任何其他合适的介电材料(例如，介电聚合物或相似物)，这些材料可通过cvd、pvd、ald、pecvd、旋涂、或相似工艺进行沉积。在一些实施例中，存储毯覆层422a、沟道毯覆层424a、顶盖毯覆层426a及隔离毯覆层430a的组合厚度可使得沟槽410的中心区保留不被填充，同时堆叠的层422a、424a、426a、430a在沟槽410的侧壁及底部上延伸。
38.参照图13及图14，例如使用光刻与刻蚀的组合来移除在沟槽410的底部处延伸的隔离毯覆层430a的部分，由此形成隔离毯覆层430b。刻蚀可为任何可接受的刻蚀工艺，例如湿式刻蚀或干式刻蚀、反应性离子刻蚀(rie)、中性束刻蚀(nbe)、相似工艺、或它们的组合。刻蚀可为各向异性的。可使用沿着沟槽410的侧壁及在多层结构205上保留下来的隔离毯覆层430b作为刻蚀掩模来依序地刻蚀透位于沟槽410的底部处的顶盖毯覆层426a、沟道毯覆层424a、及存储毯覆层422a。刻蚀可为任何可接受的刻蚀工艺，例如湿式刻蚀或干式刻蚀、反应性离子刻蚀(rie)、中性束刻蚀(nbe)、相似工艺、或它们的组合。刻蚀可为各向异性的。这样一来，层422b、424b、426b的在沟槽410的相对的侧壁上延伸的部分可彼此隔开，由此为正在形成的存储阵列的单元提供隔离。
39.参照图14及图15，在沟槽410中沉积附加的介电材料。在一些实施例中，附加的介电材料的材料可从前面针对隔离毯覆层430a所论述的相同选项中选择。在一些实施例中，附加的介电材料可具有隔离毯覆层430b的相同成分。在一些实施例中，在提供附加的介电材料之后，隔离毯覆层430c可填充沟槽410。
40.参照图15及图16，移除隔离毯覆层430c的一些部分、顶盖毯覆层426b的一些部分、沟道毯覆层424b的一些部分及存储毯覆层422b的一些部分，直到暴露出介电层210。举例而言，可执行平坦化工艺，例如化学机械抛光、回蚀工艺、相似工艺、或它们的组合。在移除工艺之后，在多层结构205的层210、220、230、240、250、260、270之间在隔离层430的相对的侧壁处依序地设置存储层422、沟道层424和顶盖层426。在一些实施例中，在沟槽410的同一侧壁上形成的存储层422、沟道层424、及顶盖层426可统称为存储单元层420。
41.在图17中，可重复进行参照图12到图16所述的步骤，以在多层结构205中例如在沿着x方向位于图10的梯段284与梯段286的位置之间的水平高度处形成附加的存储层422、沟道层424、顶盖层426及隔离层430。在一些实施例中，如果要形成多个存储单元堆叠，则可将图12到图16的工艺执行两次或更多次，从而在不同的工艺步骤期间形成在相邻的沟槽(例
如，图12的沟槽410)上形成的存储单元层420。举例而言，如果要形成四个沟槽，则可通过第一次执行例如图12到图16中所述的一系列工艺来使第一沟槽及第三沟槽的存储单元层420一起形成，且然后可通过再次执行例如图12到图16中所述的一系列工艺来形成第二沟槽及第四沟槽的存储单元层420。在一些实施例中，通过在不同的工艺步骤期间形成相邻的沟槽410的存储单元层420，可减小在相邻的沟槽410(例如，图12中所示)的最靠近的侧壁处形成的存储单元层420之间沿着x方向的距离d420，从而降低在开制沟槽410时多层结构205的崩塌风险。
42.在一些实施例中，通过重复进行图12到图16的工艺，由导电层220、240、260形成附加的栅极线228、229、248、249、268、269。栅极线228、248、268垂直堆叠，且相对于堆叠的栅极线227、247、267而言沿着x方向设置得更远。栅极线228、248、268沿着z方向与隔离线238、258、278交替堆叠，且栅极线229、249、269沿着z方向与隔离线239、259、279交替堆叠。在一些实施例中，栅极线227、247、267接触在原来的沟槽410(例如，图12中所示)的一个侧壁上形成的存储单元层420，同时栅极线228、248、268接触在原来的沟槽410的相对的侧壁上形成的存储单元层420。此外，栅极线228、248、268可在也沿着x方向的相对的侧处接触在附加的沟槽的侧壁上形成的存储单元层420，同时栅极线229、249、269接触在附加的沟槽的沿着x方向的相对的侧壁上形成的存储单元层420。相似于前面针对栅极线227、247、267所述，栅极线228、248、268在沿着y方向的相对的端处接触梯段284(例如，图10中所示)，且栅极线229、249、269在沿着y方向的相对的端处接触梯段286(例如，图10中所示)。
43.在图18中，通过移除存储层422的一些部分、沟道层424的一些部分、顶盖层426的一些部分及隔离层430的一些部分而穿过存储单元层420及隔离层430形成隔离沟槽440。在一些实施例中，隔离沟槽440沿着x方向延伸以将在沟槽410(例如，图12中所示)的同一侧壁处形成的存储单元层420分隔成属于不同存储器单元堆叠的多个部分。隔离沟槽440可通过例如光刻与刻蚀的组合来形成。
44.参照图18或图19，在隔离沟槽440中沉积介电材料432a来填充隔离沟槽440。介电材料432a可包含例如氧化硅、氮化硅、氮氧化硅、或相似物，所述介电材料可通过cvd、pvd、ald、pecvd、或相似工艺沉积。介电材料432a可被形成为最初在介电层210的顶表面之上延伸，覆盖存储单元层420。在沉积之后，可执行平坦化工艺(例如，化学机械抛光、回蚀、或相似工艺)以移除介电材料432a的多余部分。在所得结构中，隔离插塞432保留在隔离沟槽440的位置处，如例如图20所示。介电层210的顶表面、隔离插塞432的顶表面、存储单元层420的顶表面、及隔离层430的顶表面可沿着z方向实质上齐平(例如，在工艺变化范围内齐平)。在一些实施例中，隔离插塞432的材料包括与隔离层430相同的材料。然而，本公开不限于此，且在一些替代实施例中，隔离插塞432可包含与隔离层430不同的材料。在一些实施例中，隔离插塞432与隔离层430的材料可被选择成使得隔离插塞432与隔离层430可相对于彼此进行选择性刻蚀。举例而言，在一些实施例中，隔离层430包含氧化物且隔离插塞432包含氮化物。在一些替代实施例中，隔离层430包含氮化物且隔离插塞432包含氧化物。其他材料也是可能的。在一些实施例中，隔离层430与隔离插塞432可将其中上下叠置地垂直设置有存储单元的存储单元堆叠彼此隔离。
45.在图21中，在上部介电层210上设置图案化掩模m1。图案化掩模m1包括开口，所述开口用于界定在隔离插塞432(例如，图20中所示)的沿着y方向的相对的侧处源极及漏极沟
槽450的位置。在一些实施例中，源极及漏极沟槽450是通过在多层结构205的沿着z方向的整个厚度上移除隔离层430的部分和顶盖层426的部分而形成。在一些实施例中，也移除沟道层424的部分来形成源极及漏极沟槽450，使得存储层422在源极及漏极沟槽450的沿着x方向面对的侧壁(例如，在yz平面中延伸的侧壁)处暴露出。也就是说，源极及漏极沟槽450可从一存储单元堆叠的存储层422延伸到在同一沟槽410(例如，图12中所示)内形成的沿着x方向相对的存储单元堆叠的存储层422。在一些替代实施例中，沟道层424可保留在原处，且源极及漏极沟槽450可在相对的各对沟道层424之间延伸。
46.在图22中，在图案化掩模m1上形成衬垫毯覆层452a，以对源极及漏极沟槽450的侧壁进行衬垫。在一些实施例中，衬垫毯覆层452a沿着源极及漏极沟槽450的侧壁形成，且可进一步覆盖源极及漏极沟槽450的底部。在一些实施例中，衬垫毯覆层452a可包含导电材料，例如氮化钛。衬垫毯覆层452a可通过例如溅镀工艺、物理气相沉积(pvd)工艺、或相似工艺形成。参照图22及图23，在衬垫毯覆层452a上形成导电材料454a以填充源极及漏极沟槽450。在一些实施例中，导电材料454a可最初覆盖多层结构205。在一些实施例中，导电材料454a可通过合适的沉积工艺、镀覆工艺、或相似工艺形成。镀覆工艺为例如电镀、无电镀覆、浸镀、或相似工艺。在一些实施例中，衬垫毯覆层452a在形成导电材料454a期间可充当晶种层。可执行移除工艺，例如化学机械抛光、回蚀、或它们的组合，以移除导电材料454a的一些部分及衬垫毯覆层452a的一些部分以及图案化掩模m1，直到再次暴露出介电层210的顶表面。
47.在移除工艺之后，由衬垫层452环绕的源极及漏极插塞454仍然保留在源极及漏极沟槽450中，如例如图24所示。具有对应的衬垫层452的源极及漏极插塞454可统称为源极及漏极线456。在一些实施例中，源极及漏极插塞454可包含金属材料，例如铝、钛、铜、镍、钨、和/或它们的合金。在一些实施例中，衬垫层452可为源极及漏极插塞454的材料充当扩散阻障层(diffusion barrier layer)。在一些实施例中，衬垫层452可改善源极及漏极插塞454与周围元件的粘合。在一些实施例中，源极及漏极插塞454可使单元区cr的存储单元(例如，mc1到mc3)的晶体管制作完成。设置在栅极线229、249、269的堆叠的同一侧上的存储单元mc1到mc3沿着z方向彼此垂直堆叠以形成存储单元堆叠。在存储单元堆叠内，存储单元mc1到mc3可共享相同的源极及漏极线，同时与不同的栅极线229、249、269接触。举例而言，存储单元mc1包括栅极线229，而下伏的存储单元mc2包括栅极线249且存储单元mc3包括栅极线269。因此，可通过对对应的栅极线229、249或269施加期望的电压来对存储单元mc1到mc3相对于彼此进行选择性寻址。在一些实施例中，一些栅极线可在各存储单元之间共享。举例而言，栅极线228在存储单元mc4、mc5及mc6之间共享。可通过在对共享的栅极线228施加电压的同时对对应的源极及漏极线456施加电压来对存储单元mc4、mc5及mc6选择性地寻址。位于存储单元mc4、mc5及mc6之下的存储单元可通过对各自的栅极线228、248、268施加电压来进行选择性寻址。换句话说，多层结构205可为三维存储阵列。
48.在图25中，在多层结构205及ild 355上依序形成刻蚀停止层510及ild 520，以覆盖介电层210的顶表面。在一些实施例中，刻蚀停止层510可包含介电材料，例如氮化硅。在一些实施例中，刻蚀停止层510也可充当钝化层，以防止污染物(例如，蒸汽，氢或相似物)扩散到单元区域中。在一些实施例中，刻蚀停止层510与ild 520包含不同的材料，例如可相对于彼此及相对于ild 355进行选择性刻蚀的材料。
49.在图26中，穿过ild 510、520、及305形成介层孔(via hole)530、540、550，例如通过一个或多个可接受的刻蚀工艺(例如湿式刻蚀或干式刻蚀、反应性离子刻蚀(rie)、中性束刻蚀(nbe)、相似工艺、或它们的组合)来形成。刻蚀可为各向异性的。可使用一个或多个辅助掩模(未示出)来界定介层孔530、540、550的位置。在一些实施例中，介层孔530在台阶区sr中延伸穿过ild 510、520、305以在介层孔530的底部暴露出台阶s1到s3的最顶着陆焊盘的顶表面的一些部分。举例而言，与台阶s1a对应地形成在梯段282a上的介层孔530在其底部处暴露出着陆焊盘262a的顶表面的一部分，以此类推。着陆在不同台阶s1到s3上的介层孔530沿着z方向可具有不同的长度。举例而言，着陆在台阶s1上的介层孔530比着陆在台阶s2上的介层孔530长，且着陆在台阶s2上的介层孔530比着陆在台阶s3上的介层孔530长。介层孔540在台阶区sr中形成在介层孔530旁边，延伸跨过ild 510、520、及305而到达内连层级150或者，一般来说，以在介层孔540的底部暴露出与存储阵列的存储单元的驱动电路系统电连接的导电图案。驱动电路系统(例如，驱动晶体管)可形成在半导体衬底100上(例如，图1的晶体管110、120)，或者可形成在内连结构in(例如，图1中所示)的其中一个内连层级中。也就是说，驱动电路系统可包括生产线前段工艺(front
‑
end
‑
of
‑
line，feol)晶体管、生产线后段工艺(back
‑
end
‑
of
‑
line，beol)晶体管、或它们的组合。在一些实施例中，对于每一介层孔530具有一个介层孔540。介层孔540可为介层孔530、540、550中最长的。介层孔550形成在单元区cr中，延伸跨过ild 510、520，且在介层孔550的底部暴露出源极及漏极线456的顶表面的一些部分。在一些实施例中，介层孔550比介层孔530及介层孔540二者短。
50.参照图26及图27，使用导电材料填充介层孔530、540、550，以分别形成接触通孔610、620、及630。在一些实施例中，导电材料包括金属材料，例如铝、钛、铜、镍、钨、和/或它们的合金。在一些实施例中，接触通孔610、620、630可通过对介层孔530、540、550进行过度填充且然后移除多余的导电材料(例如经由化学机械抛光、回蚀、或相似工艺)来形成。
51.图30a是根据本公开一些实施例图28所示结构的示意性俯视图。为了清晰与简明起见，在图30a的视图中省略了若干元件。参照图28及图30a，在ild 520上形成有桥接图案712、714、716和位及信号线720，以与接触通孔610、620、630电接触。更具体地说，桥接图案712、714、716分别对应于梯段282、284、286形成，以建立着陆在阶梯280上的接触通孔610与连接到驱动晶体管的对应的接触通孔620之间的电接触。举例而言，在对应的梯段282a中形成三个桥接图案712a，梯段282a的每一台阶s1a到s3a一个桥接图案712a。以台阶s1a为例，桥接图案712a的一端设置在着陆在着陆焊盘262a的接触通孔610上，且同一桥接图案712a的另一端设置在相邻的接触通孔620上。因此，桥接图案712a在着陆焊盘262a(且因此栅极线267)与指定的驱动晶体管之间建立电接触。在一些实施例中，可在形成在单元区cr的相对的端处的两个阶梯280上形成接触通孔610。另一方面，位及信号线720与接触通孔630接触以建立与源极及漏极线456的电接触。
52.在一些实施例中，垂直堆叠的栅极线(例如栅极线227、247、267)在相对的端处连接到一对梯段282a、282b。在一些实施例中，由接合到对应的着陆焊盘222、242、262的连接线221、241、261形成梯段282的台阶s1到s3，其中连接线221、241、261及着陆焊盘222、242、262由与栅极线227、247、267相同的导电层220、240、260形成。在一些实施例中，垂直堆叠的元件可沿着x方向具有相同的宽度。在一些实施例中，着陆焊盘(例如，着陆焊盘222)沿着x方向比相关联的连接线(例如，连接线221)及栅极线(例如，栅极线227)宽。也就是说，着陆
焊盘222的宽度w222a可比连接线221a的宽度w221a及栅极线227的宽度w227大。在一些实施例中，栅极线227(例如，栅极线227、247、267的堆叠中的最顶栅极线)在每一侧接合到一条连接线221及一个着陆焊盘222，而下部栅极线(例如，中部栅极线247)则在每一侧与更多对(例如，两对)交替的连接线(例如，241)与着陆焊盘(例如，242)接合。在一些实施例中，连接线221、241、261的宽度w221、w241、或w261可实质上等于栅极线227、247、267的宽度w227、w247、w267。
53.在一些实施例中，堆叠的栅极线(例如，垂直堆叠的栅极线227、247、267)及对应的梯段(例如，282a及282b)可被视为沿着y方向延伸，实质上平行于相邻的栅极线堆叠(例如，包括栅极线228、248、268的堆叠及包括栅极线229、249、269的堆叠)及对应的梯段(例如，284a、284b及286a、286b)。栅极线堆叠及对应的梯段可沿着x方向分布，例如以介于1nm到1000nm的范围内的节距px分布。在一些实施例中，可将节距px作为着陆焊盘(例如，222、224、226)的宽度(例如，w222、w224、w226)的函数进行选择。举例而言，着陆焊盘的宽度(例如，w222a)对将与着陆焊盘相关联的栅极线(例如，着陆焊盘222a的栅极线227)和相邻堆叠的栅极线(例如，栅极线228、248、268)隔开的节距px的比率可介于1到1000的范围内。节距px是与连接线(例如，221、241)或栅极线(例如，227、228)对应地而不是与着陆焊盘(例如，222)对应地测量。在一些实施例中，相邻梯段(例如，282、284)的着陆焊盘(例如，222、224)沿着y方向以交错的配置形式形成，使得梯段(例如，282b)的着陆焊盘(例如，222b)沿着x方向面朝相邻梯段(例如，284b)的连接线(例如，243b)。这样一来，相邻梯段(例如，282b、284b)之间的节距px可减小，从而减小存储单元阵列的总的占用面积。
54.在一些实施例中，桥接图案712、714、716相对于对应的梯段282、284、286的延伸方向(例如，y方向)倾斜。以梯段286a为例，梯段286a的延伸方向(例如，y方向)与相关联的桥接图案716a的延伸方向d1之间的倾斜角度α可介于0度到90度的范围内。在一些实施例中，桥接图案(例如，716a)的延伸方向(例如，d1)被视为将接触通孔610与桥接图案的接触区域的中心接合到接触通孔620与桥接图案的接触区域的中心的方向。在一些实施例中，桥接图案712、714、716的延伸方向(例如，d1、d2)可独立地变化。如图30a中所示，在一些实施例中，位于单元区cr的相对的侧处的桥接图案(例如，716a及716b)可具有会聚的延伸方向(d1及d2)。在一些实施例中，桥接图案的倾斜角度(例如，图30a中的α及β)是相对于梯段(例如，286a及286b)的指向单元区cr的延伸方向来测量的。因此，举例而言，与梯段286a的桥接图案716a相关的角度α是在延伸方向d1与正y方向之间测量，而与梯段286b的桥接图案716b相关的角度β是在延伸方向d2与负y方向之间测量。
55.图30b是根据本公开一些实施例的半导体器件d12的示意性俯视图。半导体器件d12具有与图28的半导体器件d10相似的结构且按照与前面针对图28的半导体器件d10所述的工艺相似的工艺形成。在一些实施例中，半导体器件d12与半导体器件d10之间的区别在于，着陆焊盘(例如222、242、262)的占用面积的形状是矩形的(例如，正方形的)，而不是圆形的。在一些实施例中，本公开不受着陆焊盘(例如，222、242、262)的占用面积的形状限制，只要着陆焊盘比相邻的连接线(例如，221、241、261)宽即可。因此，举例而言，在一些替代实施例中，着陆焊盘的占用面积可具有与圆形或矩形不同的形状，例如为椭圆形、多边形(例如，五边形、六边形、七边形、八边形、梯形、菱形等等)等等。半导体器件d10与d12的其他方面可相同。
56.图30c是根据本公开一些实施例的半导体器件d14的示意性俯视图。半导体器件d14具有与图28的半导体器件d10相似的结构且按照与前面针对图28的半导体器件d10所述的工艺相似的工艺形成。在一些实施例中，半导体器件d14与半导体器件d10之间的区别在于，栅极线(例如，227、247、267)沿着x方向具有与相关联的连接线(例如，221、241、261)不同的宽度(例如，w227、w247、w267)。举例而言，连接线(例如，221或241或261)的宽度(例如，w221或w241或w261)对相关联的栅极线(例如，227或247或267)的宽度(例如，w227或w247或w267)的比率可介于1到1000的范围内。举例而言，连接线的宽度(例如，w221、w241、w261)及栅极线的宽度(例如，w227、w247、w267)可独立地介于1nm到1000nm的范围内。半导体器件d14与d10的其他方面可相同。
57.图30d是根据本公开一些实施例的半导体器件d16的示意性俯视图。半导体器件d16具有与图30c的半导体器件d14相似的结构且可按照与前面针对图28的半导体器件d10所述的工艺相似的工艺形成。在一些实施例中，半导体器件d14与半导体器件d16之间的区别在于，着陆焊盘(例如，222、242、262)的占用面积的形状为矩形的(例如，正方形的)，而不是圆形的。在一些实施例中，本公开不受着陆焊盘(例如，222、242、262)的占用面积的形状限制，只要着陆焊盘比相邻的连接线(例如，221、241、261)宽即可。因此，举例而言，在一些替代实施例中，着陆焊盘的占用面积可具有与圆形或矩形不同的形状，例如为椭圆形、多边形(例如，五边形、六边形、七边形、八边形、梯形、菱形等等)等等。半导体器件d14与d16的其他方面可相同。
58.图30e是根据本公开一些实施例的半导体器件d18的示意性俯视图。半导体器件d18具有与图28的半导体器件d10相似的结构且按照前面针对图28的半导体器件d10所述的工艺相似的工艺形成。在一些实施例中，半导体器件d18与半导体器件d10之间的区别在于，接触通孔610、620及桥接图案712、714、716形成在栅极线227到229、247到249、267到269的单个侧上。举例而言，接触通孔610及620全部形成在梯段282a、284a、286a的侧上。以梯段282a及282b为例，接触通孔可到达梯段282a的着陆焊盘222a、242a、262a，而在着陆焊盘222b、242b、及262b上可不形成接触通孔610。相似地，接触通孔620及桥接图案712a仅形成在梯段282a的侧上。以相似的方式，栅极线228、248、268与仅形成在梯段284a的侧上的接触通孔610、620及桥接图案714接触，且栅极线229、249、269与仅形成在梯段286a的侧上的接触通孔610、620及桥接图案716接触。在一些实施例中，通过形成较少的接触通孔610、620及桥接图案712、714、716，可简化制造工艺且可减少制造成本。半导体器件d18与d10的其他方面可相同。
59.图30f是根据本公开一些实施例的半导体器件d20的示意性俯视图。半导体器件d20具有与图30e的半导体器件d18相似的结构且可按照与前面针对图28的半导体器件d10所述的工艺相似的工艺形成。在一些实施例中，半导体器件d20与半导体器件d18之间的区别在于，接触通孔610、620及桥接图案712、714、716形成在栅极线227到229、247到249、267到269的交替的侧上。举例而言，栅极线227、247、267与在梯段282a的着陆焊盘222a、242a、262a上形成的接触通孔610接触，而在梯段282的着陆焊盘222b、242b、262b上可不形成接触通孔610。相似地，对于梯段282，接触通孔620及桥接图案712可仅形成在梯段282a的侧上，而在梯段282b的侧上可不形成接触通孔620及桥接图案712。栅极线228、248、268在单元区cr的相对于栅极线227、247、267而言的相对的侧处进行接触，且栅极线229、249、269在单元
区cr的相对于栅极线228、248、268而言的相对的侧处(例如，在与栅极线227、247、267相同的侧处)进行接触。也就是说，与栅极线228、248、268接触的接触通孔610、620及桥接图案714仅形成在梯段284b上，而与栅极线229、249、269接触的接触通孔610、620及桥接图案716则仅形成在梯段286a上。在一些实施例中，通过在单元区cr的交替的侧上形成接触通孔610、620及桥接图案712、714、716，沿着x方向对栅极线(例如，227及228)进行分隔的节距px可进一步减小。半导体器件d20与d18的其他方面可相同。
60.图30g是根据本公开一些实施例的半导体器件d22的示意性俯视图。半导体器件d22具有与图30f的半导体器件d20相似的结构且可按照与前面针对图28的半导体器件d10所述的工艺相似的工艺形成。在一些实施例中，半导体器件d22与半导体器件d20之间的区别在于，对于垂直堆叠的栅极线(例如，栅极线227、247、267)，接触通孔610、620及桥接图案712、714、716是在单元区cr的交替的侧上形成。因此，举例而言，对于栅极线227、247、267，最顶栅极线227与在梯段282a的着陆焊盘222a处形成的接触通孔610、620及桥接图案712a接触，而在梯段282b的着陆焊盘222b上不形成接触通孔610。堆叠中的下一栅极线247与在梯段282b的着陆焊盘242b处形成的接触通孔610、620及桥接图案712b接触。沿着堆叠继续前进，栅极线267与在梯段282a的着陆焊盘262a处形成的接触通孔610、620及桥接图案712a接触。也就是说，梯段282的连续台阶(例如，s1与s2或s2与s3)的接触通孔610、620及桥接图案712形成在单元区cr的相对的侧处。在一些实施例中，对于沿着x方向的相邻栅极线堆叠而言，单元区cr的为某一台阶(例如，台阶s1)形成接触通孔610、620和桥接图案712、714、716的侧可不相同。因此，举例而言，对于台阶s1，栅极线267在单元区cr的梯段282a的侧上进行接触，而沿着x方向的下一栅极线即栅极线268则在单元区cr的梯段284b的侧上进行接触，且再下一栅极线269再次在单元区cr的梯段286a的侧上进行接触。这样一来，沿着x方向的相邻栅极线堆叠(例如，堆叠的栅极线227、247、267，堆叠的栅极线228、248、268，及堆叠的栅极线229、249、269)的相同的台阶(例如，台阶s1、s2或s3)在单元区cr的相对的侧处进行接触。也就是说，如果堆叠的栅极线227、247、267与台阶s1a、s2b、及s3a对应地进行接触，则堆叠的栅极线228、248、268与台阶s1b、s2a、及s3b对应地进行接触，且堆叠的栅极线229、249、269与台阶s1a、s2b、及s3a对应地进行接触。在一些实施例中，接触通孔610、620与桥接图案712、714、716之间的距离可增加，从而能够进一步减小相邻栅极线堆叠(例如，栅极线227、247、267及栅极线228、248、268)沿着x方向的节距px。在一些实施例中，由于接触通孔610、620及桥接图案712、714、716在单元区cr的给定侧上形成在每隔一个台阶s1到s3上，因而连接线(例如，连接线221、241、261)沿着y方向的长度(例如，长度l221、l241、l261)也可缩短，从而进一步减小半导体器件d22的存储单元阵列需要的占用面积。半导体器件d22与d20的其他方面可相同。
61.根据本公开的一些实施例，一种三维存储单元阵列，包括：垂直堆叠的多个第一导电线，沿着第一方向延伸；垂直堆叠的多个第二导电线，沿着所述第一方向延伸且设置在沿着第二方向距所述多个第一导电线一距离处，所述第二方向与所述第一方向正交；多个第一台阶梯段，设置在堆叠的所述多个第一导电线的沿着所述第一方向的相对的端处；以及多个第二台阶梯段，设置在堆叠的所述多个第二导电线的沿着所述第一方向的相对的端处，其中所述多个第一台阶梯段及所述多个第二台阶梯段包括沿着所述第一方向交替设置的多个着陆焊盘与多个连接线，沿着所述第二方向，所述多个着陆焊盘比所述多个连接线
宽，沿着所述第二方向，所述多个第一台阶梯段的所述多个着陆焊盘面对所述多个第二台阶梯段的所述多个连接线，且沿着所述第二方向，所述多个第二台阶梯段的所述多个着陆焊盘面对所述多个第一台阶梯段的所述多个连接线。
62.在一些实施例中，所述导电线沿着所述第二方向的宽度对所述多个连接线沿着所述第二方向的宽度的比介于1到1000的范围内。在一些实施例中，所述导电线沿着所述第二方向的所述宽度大于所述多个连接线沿着所述第二方向的所述宽度。在一些实施例中，所述多个着陆焊盘沿着所述第二方向的宽度对所述多个连接线沿着所述第二方向的宽度的比介于1到1000的范围内。在一些实施例中，所述多个第一导电线包括上部导电线及下部导电线，所述上部导电线堆叠在所述下部导电在线，且在所述下部导电线的每一端处连接的连接线及着陆焊盘比在所述上部导电线的每一端处连接的连接线及着陆焊盘多了至少一个。在一些实施例中，直接连接到所述多个第一导电线的所述相对的端的所述多个第一台阶梯段的多个连接线沿着所述第一方向的长度大于直接连接到所述多个第二导电线的所述相对的端的所述多个第二台阶梯段的多个连接线沿着所述第一方向的长度。在一些实施例中，所述多个第一台阶梯段的所述多个着陆焊盘沿着所述第二方向的宽度对所述多个第一导电线与所述多个第二导电线之间沿着所述第二方向的距离的比介于1到1000的范围内。
63.根据本公开的一些实施例，一种半导体器件，包括：驱动电路系统，以及三维排列的多个存储单元，连接到所述驱动电路系统，其中所述三维排列的多个存储单元包括：多个第一栅极线，垂直堆叠在彼此上；多个第一存储单元层，沿着所述多个第一栅极线的堆叠方向延伸且接触所述多个第一栅极线；多个第一源极及汲极线，沿着所述多个第一栅极线的所述堆叠方向延伸且通过所述多个第一存储单元层中的至少一个层而沿着第一方向与所述多个第一栅极线隔开；多个第一连接线，被设置成在所述多个第一栅极线的沿着第二方向的相对的侧处与所述多个第一栅极线接触；多个第一着陆焊盘，被设置成沿着所述第二方向与所述多个第一连接线接触且沿着所述第一方向比所述多个第一连接线宽；多个第二存储单元层，沿着所述多个第一栅极线的所述堆叠方向延伸且设置在所述多个第一源极及汲极线的相对于所述多个第一存储单元层而言沿着所述第一方向相对的侧处；多个第二栅极线，垂直堆叠在彼此上且设置在所述多个第二存储单元层的相对于所述多个第一栅极线而言相对的侧处；多个第二连接线，被设置成在所述多个第二栅极线的沿着所述第二方向的相对的侧处与所述多个第二栅极线接触；以及多个第二着陆焊盘，被设置成沿着所述第二方向与所述多个第二连接线接触且沿着所述第一方向与所述多个第一着陆焊盘同宽，其中沿着所述第二方向，所述多个第二连接线比所述多个第一连接线短，所述多个第一着陆焊盘被设置成沿着所述第二方向位于与所述多个第二着陆焊盘不同的水平高度处，且所述堆叠方向、所述第一方向及所述第二方向是正交的方向。
64.在一些实施例中，所述的半导体器件，还包括：多个第一隔离线，与所述多个第一栅极线交替地堆叠；多个第二隔离线，与所述多个第二栅极线交替地堆叠；多个第三隔离线，与所述多个第一连接线交替地堆叠；多个第四隔离线，与所述多个第二连接线交替地堆叠；多个第一隔离焊盘，与所述多个第一着陆焊盘交替地堆叠；以及多个第二隔离焊盘，与所述多个第二着陆焊盘交替地堆叠。在一些实施例中，所述的半导体器件，还包括：多个第三连接线，被设置成沿着所述第二方向与少于全部的所述多个第一着陆焊盘接触；多个第
三着陆焊盘，被设置成沿着所述第二方向与所述多个第三连接线接触，其中所述多个第三着陆焊盘沿着所述第一方向与所述多个第一着陆焊盘同宽；多个第四连接线，被设置成沿着所述第二方向与少于全部的所述多个第二着陆焊盘接触；以及多个第四着陆焊盘，被设置成沿着所述第二方向与所述多个第四连接线接触，其中所述多个第四着陆焊盘沿着所述第一方向与所述多个第一着陆焊盘同宽，其中沿着所述第二方向，所述多个第四连接线比所述多个第二连接线长。在一些实施例中，所述的半导体器件，还包括：第一接触通孔，在一端处接触所述多个第一着陆焊盘中的最顶部焊盘；第二接触通孔，在一端处接触所述多个第二着陆焊盘中的最顶部焊盘；第三接触通孔，在一端处接触所述多个第三着陆焊盘中的最顶部焊盘；以及第四接触通孔，在一端处接触所述多个第四着陆焊盘中的最顶部焊盘。在一些实施例中，所述第一接触通孔及所述第二接触通孔形成在所述多个第一栅极线及所述多个第二栅极线的相对于所述第二方向而言的相对的侧处。在一些实施例中，所述第三接触通孔与所述第一接触通孔形成在所述多个第一栅极线的同一侧，且所述第四接触通孔与所述第二接触通孔形成在所述多个第二栅极线的同一侧。在一些实施例中，所述第三接触通孔与所述第二接触通孔形成在所述多个第一栅极线的同一侧，且所述第四接触通孔与所述第一接触通孔形成在所述多个第二栅极线的同一侧。在一些实施例中，所述的半导体器件，还包括：第五接触通孔，在一端处接触所述驱动电路系统；以及桥接图案，将所述第五接触通孔的另一端连接到所述第一接触通孔的另一端，其中所述桥接图案的延伸方向相对于所述第一方向及所述第二方向倾斜。
65.根据本公开的一些实施例，一种半导体器件的制造方法，包括：在半导体衬底之上的多层堆叠中交替地堆叠多个介电层与多个导电层；以及将所述多层堆叠依序地图案化，以形成具有中心区及在所述中心区的相对的侧处沿着第一方向延伸的一对阶梯的多层结构，所述一对阶梯包括多个台阶梯段，其中所述多个导电层的多个顶表面被与所述多个台阶梯段的多个台阶对应地暴露出，所述多个台阶梯段包括沿着所述第一方向交替地设置的多个连接线与多个着陆焊盘，沿着与所述第一方向垂直的第二方向所述多个连接线比所述多个着陆焊盘窄，且对于相邻的台阶梯段，台阶梯段的所述多个着陆焊盘沿着所述第二方向设置在所述相邻的台阶梯段的多个连接线之间。
66.在一些实施例中，形成所述多层结构包括：在所述多层堆叠之上形成光刻胶掩模；蚀刻移除被所述光刻胶掩模暴露出的部分的所述多层堆叠，以形成具有所述中心区及在所述中心区的相对的侧处沿着所述第一方向延伸的多个臂的前体多层结构，其中所述前体多层结构的所述多个臂具有沿着所述第一方向交替地设置的较细的区与较宽的区；以及从所述前体多层结构的所述多个臂依序移除各个层，以形成所述多个台阶梯段。在一些实施例中，形成所述多层结构包括：在所述多层堆叠上提供第一掩模；将所述第一掩模的图案转移到所述多层堆叠，以形成前体多层结构，所述前体多层结构具有所述中心区及形成在所述中心区的沿着所述第一方向的相对的侧处的多个前体阶梯；在所述前体多层结构的所述中心区的相对的侧处在所述前体阶梯之上提供第二掩模，所述第二掩模具有沿着所述第一方向交替地设置的较细的区与较宽的区；以及将所述第二掩模的图案转移到所述前体阶梯，以形成所述多个连接线及所述多个着陆焊盘。在一些实施例中，所述的半导体器件的制造方法，还包括：在形成所述第二掩模之前将所述前体多层结构包封在层间介电质中，其中所述第二掩模形成在所述层间介电质上。在一些实施例中，所述的半导体器件的制造方法，还
包括：在所述多层结构的所述中心区中开出多个沟槽，以形成沿着所述第一方向在相对的端处连接到所述台阶梯段的多个导电线，以及在所述中心区的所述多个沟槽中依序地形成多个存储单元层，其中所述多个存储单元层沿着所述多个沟槽的侧壁接触所述多个导电线。
67.以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，可容易地使用本公开作为设计或修改其他工艺和结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神和范围，而且可在不背离本公开的精神和范围的条件下在本文中作出各种改变、代替和变更。
68.[符号的说明]
[0069]
100：半导体衬底
[0070]
110、120：晶体管
[0071]
112、114、122、124：源极及漏极区
[0072]
116、128：栅极结构
[0073]
126：区
[0074]
132、142、152、302、305、355、520：层间介电(ild)
[0075]
134：接触插塞
[0076]
140、150：内连层级
[0077]
144、154：导电图案
[0078]
200：多层堆叠
[0079]
202、205、206：多层结构
[0080]
210：介电层/最上介电层/层
[0081]
217、233、235、237、238、239、253、255、257、258、259、273、275、277、278、279、231a、251a、271a：隔离线
[0082]
220、240、260：导电材料层/导电层/层/刻蚀停止层
[0083]
221、241、261：连接线/导电线
[0084]
222、224、226、242、244、246、262、264、266、222a、222b、224a、226a、242a、242b、244a、246a、252a、262a、262b、264a、266a：着陆焊盘
[0085]
223、225、243、245、263、265、221a、223a、225a、241a、243b、261a：连接线
[0086]
227、228、229、247、248、249、267、268、269：栅极线
[0087]
230、250：介电层/层/刻蚀停止层
[0088]
234、236、254、256、274、276、232a、252a、272a：隔离焊盘
[0089]
270：介电层/层
[0090]
280、280a、280b：阶梯
[0091]
281、283、285：前体梯段
[0092]
282、284、286、282a、282b、284a、284b、286a、286b：梯段
[0093]
291、293、410：沟槽
[0094]
310、330：光刻胶掩模
[0095]
312、332：中心区
[0096]
314、316、334、336、338、314a、314b、316a、316b：矩形臂/臂
[0097]
410：沟槽
[0098]
420：存储单元层
[0099]
422：存储层
[0100]
422a、422b：存储毯覆层/层
[0101]
424：沟道层
[0102]
424a、424b：沟道毯覆层/层
[0103]
426：顶盖层
[0104]
426a、426b：顶盖毯覆层/层
[0105]
430：隔离层
[0106]
430a、430b、430c：隔离毯覆层/层
[0107]
432：隔离插塞
[0108]
432a：介电材料
[0109]
440：隔离沟槽
[0110]
450：源极及漏极沟槽
[0111]
452：衬垫层/扩散阻障层
[0112]
452a：衬垫毯覆层
[0113]
454：源极及漏极插塞
[0114]
454a：导电材料
[0115]
456：源极及漏极线
[0116]
510：刻蚀停止层/钝化层/层间介电(ild)
[0117]
530、540、550：介层孔
[0118]
610、620、630：接触通孔
[0119]
712、714、716、712a、712b、716a、716b：桥接图案
[0120]
720：位及信号线
[0121]
α、β：角度
[0122]
cr：单元区
[0123]
d1、d2：延伸方向
[0124]
d10、d12、d14、d16、d18、d20、d22：半导体器件
[0125]
d420：距离
[0126]
in：内连结构
[0127]
l221、l223、l225、l241、l243、l261、l221a、l223a、l225a：长度
[0128]
m1：图案化掩模
[0129]
mc1、mc2、mc3、mc4、mc5、mc6：存储单元
[0130]
px：节距
[0131]
s1、s2、s3、s1a、s1b、s2a、s2b、s3a、s3b：台阶
[0132]
sr：台阶区
[0133]
w221、w222、w223、w224、w225、w226、w227、w241、w247、w261、w267、w221a、w222a、
w225a、w226a：宽度
[0134]
x、y、z：方向