制造半导体器件的方法与流程

1.本技术的实施例涉及制造半导体器件的方法。


背景技术：

2.随着半导体工业为了追求更高的器件密度、更高的性能和更低的成本而进入纳米技术工艺节点，制造和设计问题带来的挑战导致了三维设计的发展，诸如多栅极场效应晶体管(fet)，包括鳍式fet(finfet)和全环栅(gaa)fet。在finfet中，栅电极与沟道区域的三个侧面相邻，其中栅极介电层介于其间。finfet的栅电极包括通过栅极替换技术形成的一层或多层金属材料。


技术实现要素：

3.本技术的一些实施例提供了一种制造半导体器件的方法，包括：在衬底上方形成牺牲栅极结构，所述牺牲栅极结构包括牺牲栅电极；在所述牺牲栅极结构上方形成第一介电层；在所述第一介电层上方形成第二介电层；平坦化所述第二介电层和所述第一介电层并且使所述第二介电层和所述第一介电层凹进，从而使得所述牺牲栅极结构的上部暴露，而所述牺牲栅极结构的下部嵌入在所述第一介电层中；在所述暴露的牺牲栅极结构上方和所述第一介电层上方形成第三介电层；在所述第三介电层上方形成第四介电层；平坦化所述第四介电层和所述第三介电层，从而使得所述牺牲栅电极暴露，并且所述第三介电层的一部分保留在所述凹进的第一介电层上；以及去除所述牺牲栅电极。
4.本技术的另一些实施例提供了一种制造半导体器件的方法，包括：在衬底上方形成牺牲栅极结构，其中，所述牺牲栅极结构的每个包括牺牲栅电极，并且所述牺牲栅极结构的每个的上部暴露，而所述牺牲栅极结构的每个的下部嵌入在第一介电层中；在所述暴露的牺牲栅极结构上方和所述第一介电层上方形成第二介电层；在所述第二介电层上方形成第三介电层；平坦化所述第三介电层和所述第二介电层，从而使得所述牺牲栅电极暴露，并且所述第二介电层的一部分保留在所述凹进的第一介电层上；以及从所述牺牲栅极结构的每个中去除所述牺牲栅电极，从而形成栅极间隔，其中，粗糙图案区域处的凹陷量为1nm至5nm，其中在所述粗糙图案区域中，相邻牺牲栅极结构之间的距离为50nm或更大。
5.本技术的又一些实施例提供了一种制造半导体器件的方法，包括：在衬底上方形成下面的结构，其中，所述下面的结构的每个的上部暴露，而所述下面的结构的每个的下部嵌入在第一介电层中；在所述暴露的下面的结构上方和所述第一介电层上方形成第二介电层；在所述第二介电层上方形成第三介电层；以及平坦化所述第三介电层和所述第二介电层，从而使得所述下面的结构暴露，并且所述第二介电层的一部分保留在所述凹进的第一介电层上，其中，平坦化所述第三介电层和所述第二介电层包括：第一化学机械抛光(cmp)工艺，用于蚀刻所述第三介电层；第二化学机械抛光工艺，用于蚀刻所述第二介电层，当所述下面的结构的一部分暴露时结束；以及第三化学机械抛光工艺，用于使所述第二介电层和所述下面的结构凹进。
附图说明
6.当结合附图进行阅读时，从以下详细描述可最佳理解本发明。需要强调，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
7.图1示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
8.图2示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
9.图3示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
10.图4示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
11.图5示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
12.图6示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
13.图7示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
14.图8示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
15.图9示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
16.图10示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
17.图11示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
18.图12示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
19.图13示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
20.图14示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
21.图15示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
22.图16示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
23.图17a、图17b、图17c和图17d示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段。
24.图18a、图18b、图18c、图18d和图18e示出了根据本发明的实施例的用于制造半导
体器件的顺序工艺的各个阶段。
25.图19a、图19b、图19c和图19d示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段中的一个。
26.图20a、图20b和图20c示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段中的一个。
27.图21a、图21b和图21c示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段中的一个。
28.图22a、图22b和图22c示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段中的一个。
29.图23a、图23b和图23c示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段。
30.图24a、图24b和图24c示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段。
具体实施方式
31.应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于器件的工艺条件和/或期望的特性。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各个部件。
32.而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由
…
制成”可以表示“包括”或“由
…
组成”。
33.在栅极替换技术中，首先在沟道区域上方形成随后利用金属栅极结构替换的包括牺牲栅电极的牺牲栅极结构(例如，由多晶硅制成)。在栅极替换技术中，采用各种平坦化操作(诸如化学机械抛光工艺)以平坦化介电层、多晶硅层和/或金属层。此外，在一些finfet器件中，在栅极替换工艺以形成金属栅极结构之后，使金属栅极结构的上部凹进，并且在凹进的栅极结构上方形成覆盖绝缘层，以确保金属栅电极和相邻导电接触件之间的隔离。在本发明中，提供了抑制cmp操作中的凹陷问题并且以改善覆盖绝缘层的隔离特性的方法。
34.图1至图16示出了根据本发明的实施例的用于制造fet器件的顺序工艺。应该理解，对于该方法的其它实施例，可以在图1至图16所示的工艺之前、期间和之后提供额外的操作，并且可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。
35.如图1所示，将杂质离子(掺杂剂)12注入至硅衬底10中以形成阱区域。实施离子注入以防止穿通效应。
36.在一个实施例中，衬底10至少在其表面部分上包括单晶半导体层。衬底10可以包
括单晶半导体材料，诸如但不限于si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb和inp。在该实施例中，衬底10由si制成。
37.衬底10可以在其表面区域中包括一个或多个缓冲层(未示出)。缓冲层可以用于将晶格常数从衬底的晶格常数逐渐改变为源极/漏极区域的晶格常数。缓冲层可以由外延生长的单晶半导体材料形成，诸如但不限于si、ge、gesn、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb、gan、gap和inp。在特定实施例中，衬底10包括在硅衬底10上外延生长的硅锗(sige)缓冲层。sige缓冲层的锗浓度可以从最底部缓冲层的30原子％的锗增加至最顶部缓冲层的70原子％的锗。
38.衬底10可以包括已经适当掺杂有杂质(例如，p型或n型导电性)的各个区域。掺杂剂12是例如用于n型fin fet的硼(bf2)以及用于p型fin fet的磷。
39.在图2中，在衬底10上方形成掩模层15。在一些实施例中，掩模层15包括第一掩模层15a和第二掩模层15b。在一些实施例中，第一掩模层15a由氮化硅制成，并且第二掩模层15b由氧化硅制成。在其它实施例中，第一掩模层15a由氧化硅制成，并且第二掩模层15b由氮化硅(sin)制成。第一掩模层和第二掩模层通过包括低压cvd(lpcvd)和等离子体增强cvd(pecvd)的化学汽相沉积(cvd)、物理汽相沉积(pvd)、原子层沉积(ald)或其它合适的工艺来形成。通过使用包括光刻和蚀刻的图案化操作将掩模层15图案化为掩模图案。
40.下一步，如图3所示，通过使用图案化的掩模层15将衬底10图案化为在x方向上延伸的鳍结构20。在图3中，两个鳍结构20布置在y方向上。但是，鳍结构的数量不限于两个，并且可以小至一个和三个或更多。在一些实施例中，在鳍结构20的两侧上形成一个或多个伪鳍结构，以改善图案化操作中的图案保真度。
41.鳍结构20可以通过任何合适的方法来图案化。例如，鳍结构可以使用包括双重图案化工艺或多重图案化工艺的一种或多种光刻工艺来图案化。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件可以用于图案化鳍结构。
42.在形成鳍结构之后，在衬底上方形成包括一层或多层绝缘材料的绝缘材料层，使得鳍结构完全嵌入在绝缘层中。用于绝缘层的绝缘材料可以包括通过lpcvd(低压化学汽相沉积)、等离子体cvd或可流动cvd形成的氧化硅、氮化硅、氮氧化硅(sion)、siocn、sicn、氟掺杂的硅酸盐玻璃(fsg)或低k介电材料。可以在形成绝缘层之后实施退火操作。然后，实施诸如化学机械抛光(cmp)方法和/或回蚀方法的平坦化操作，从而使得鳍结构20的上表面从绝缘材料层30暴露，如图4所示。
43.在一些实施例中，在形成绝缘材料层30之前，在图3的结构上方形成一个或多个衬垫层22，如图4所示。衬垫层22包括氮化硅、sion、sicn、siocn和氧化硅中的一种或多种。
44.然后，如图5所示，使绝缘材料层30凹进以形成隔离绝缘层30，使得鳍结构20的上部暴露。利用该操作，鳍结构20通过也称为浅沟槽隔离(sti)的隔离绝缘层30彼此电隔离。鳍结构的下部11嵌入在隔离绝缘层30中。
45.在形成隔离绝缘层30之后，形成牺牲栅极介电层42，如图6所示。牺牲栅极介电层42包括一层或多层绝缘材料，诸如基于氧化硅的材料。在一个实施例中，使用通过cvd形成
的氧化硅。在一些实施例中，牺牲栅极介电层42的厚度在约1nm至约5nm的范围内。
46.图7示出了在暴露的鳍结构20上方形成牺牲栅极结构40之后的结构。牺牲栅极结构包括牺牲栅电极44和牺牲栅极介电层42。在鳍结构的将成为沟道区域的部分上形成牺牲栅极结构40。牺牲栅极结构40通过首先在鳍结构上方毯式沉积牺牲栅极介电层42来形成。然后在牺牲栅极介电层上和鳍结构上方毯式沉积牺牲栅电极层，从而使得鳍结构完全嵌入在牺牲栅电极层中。牺牲栅电极层包括硅，诸如多晶硅或非晶硅。在一些实施例中，牺牲栅电极层经受平坦化操作。牺牲栅极介电层和牺牲栅电极层使用包括lpcvd和pecvd的cvd、pvd、ald或其它合适的工艺来沉积。随后，在牺牲栅电极层上方形成掩模层。掩模层包括焊盘sin层46和氧化硅掩模层48。
47.下一步，对掩模层实施图案化操作，并且将牺牲栅电极层图案化为牺牲栅极结构40，如图7所示。牺牲栅极结构40的图案化操作将在下面更详细解释。
48.在一些实施例中，牺牲栅极结构40包括牺牲栅极介电层42、牺牲栅电极层44(例如，多晶硅)、焊盘sin层46和氧化硅掩模层48。通过图案化牺牲栅极结构40，鳍结构20的上部在牺牲栅极结构40的相对侧上部分暴露，从而限定源极/漏极(s/d)区域，如图7所示。在本发明中，源极和漏极可互换使用，并且它们的结构基本相同。在图7中，形成一个牺牲栅极结构，但是牺牲栅极结构的数量不限于一个。在一些实施例中，两个或更多个牺牲栅极结构布置在x方向上。在某些实施例中，在牺牲栅极结构的两侧上形成一个或多个伪牺牲栅极结构以改善图案保真度。
49.在形成牺牲栅极结构40之后，通过使用cvd或其它合适的方法共形形成用于侧壁间隔件45的绝缘材料的毯式层45，如图8所示。毯式层45以共形的方式沉积，使得其形成为在垂直表面上具有基本相等的厚度，诸如牺牲栅极结构的侧壁、水平表面和顶部。在一些实施例中，将毯式层45沉积至约2nm至约10nm范围内的厚度。在一个实施例中，毯式层45的绝缘材料是基于氮化硅的材料，诸如sin、sion、siocn或sicn和它们的组合。
50.此外，如图9所示，在牺牲栅极结构的相对侧壁上形成侧壁间隔件45，并且随后，在隔离绝缘层30的上表面下方使s/d区域的鳍结构向下凹进。在形成毯式层45之后，使用例如反应性离子蚀刻(rie)对毯式层45实施各向异性蚀刻。在各向异性蚀刻工艺期间，从水平表面去除大部分绝缘材料，在诸如牺牲栅极结构的侧壁和暴露的鳍结构的侧壁的垂直表面上留下介电间隔件层。掩模层48可以从侧壁间隔件暴露。在一些实施例中，随后可以实施各向同性蚀刻以从暴露的鳍结构20的s/d区域的上部去除绝缘材料。
51.随后，通过使用干蚀刻和/或湿蚀刻，在隔离绝缘层30的上表面下方使s/d区域的鳍结构向下凹进。如图9所示，形成在暴露的鳍结构(鳍侧壁)的s/d区域上的侧壁间隔件45部分保留。但是，在其它实施例中，完全去除形成在暴露的鳍结构的s/d区域上的侧壁间隔件45。在gaa fet的情况下，在使s/d区域凹进之后形成内部间隔件。
52.随后，如图10所示，形成源极/漏极(s/d)外延层50。s/d外延层50包括一层或多层用于n沟道fet的si、sip、sic和sicp或用于p沟道fet的si、sige、ge、gesn和sigesn。s/d层50通过使用cvd、ald或分子束外延(mbe)的外延生长方法来形成。
53.如图10所示，s/d外延层分别从凹进的鳍结构生长。在一些实施例中，生长的外延层在隔离绝缘层之上合并并且形成空隙52。
54.随后，形成绝缘衬垫层60作为蚀刻停止层，并且然后形成层间介电(ild)层65，如
图11所示。绝缘衬垫层60由基于氮化硅的材料(诸如sin)制成，并且在随后蚀刻操作中用作接触蚀刻停止层。用于ild层65的材料包括包含si、o、c和/或h的化合物，诸如氧化硅、sicoh和sioc。诸如聚合物的有机材料可以用于ild层65。在形成ild层65之后，实施诸如cmp的平坦化操作，使得牺牲栅电极层44的顶部暴露，如图11所示。
55.下一步，如图12所示，去除牺牲栅电极层44和牺牲栅极介电层42，从而在栅极间隔49中暴露鳍结构。在去除牺牲栅极结构期间，ild层65保护s/d结构50。可以使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极结构。当牺牲栅电极层44是多晶硅并且ild层65是氧化硅时，诸如tmah溶液的湿蚀刻剂可以用于选择性去除牺牲栅电极层54。之后，使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极介电层42。
56.在去除牺牲栅极结构之后，在暴露的鳍结构20周围形成栅极介电层82，并且在栅极介电层82上形成栅电极层88，如图13所示。
57.在某些实施例中，栅极介电层82包括一层或多层介电材料，诸如氧化硅、氮化硅或高k介电材料、其它合适的介电材料和/或它们的组合。高k介电材料的实例包括hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、氧化钛、二氧化铪
‑
氧化铝(hfo2‑
al2o3)合金、其它合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层82包括形成在沟道层和介电材料之间的界面层。
58.栅极介电层82可以通过cvd、ald或任何合适的方法来形成。在一个实施例中，栅极介电层82使用高度共形的沉积工艺(诸如ald)来形成，以确保在沟道区域上形成具有均匀厚度的栅极介电层。在一些实施例中，栅极介电层82的厚度在约1nm至约6nm的范围内。
59.在栅极介电层82上形成栅电极层88。栅电极88包括一层或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、tin、wn、tial、tialn、tacn、tac、tasin、金属合金、其它合适的材料和/或它们的组合。
60.栅电极层88可以通过cvd、ald、电镀或其它合适的方法来形成。在ild层65的上表面上方也沉积栅电极层。然后，通过使用例如cmp平坦化形成在ild层65上方的栅极介电层和栅电极层，直至露出ild层65的顶面。
61.在平坦化操作之后，使栅电极层88凹进并且在凹进的栅电极88上方形成栅极覆盖绝缘层90，如图13所示。在一些实施例中，栅极覆盖绝缘层90包括一层或多层基于氮化硅的材料，诸如sin。栅极覆盖绝缘层90可以通过沉积绝缘材料以及随后的平坦化操作来形成。
62.在本发明的某些实施例中，一个或多个功函调整层(未示出)介于栅极介电层82和栅电极88之间。功函调整层由导电材料制成，诸如tin、tan、taalc、tic、tac、co、al、tial、hfti、tisi、tasi或tialc的单层或两种或多种这些材料的多层。对于n沟道fet，tan、taalc、tin、tic、co、tial、hfti、tisi和tasi中的一种或多种用作功函调整层，并且对于p沟道fet，wn、wcn、w、ru、co、tin或tisin中的一种或多种用作功函调整层。功函调整层可以通过ald、pvd、cvd、电子束蒸发或其它合适的工艺来形成。此外，可以针对可以使用不同金属层的n沟道fet和p沟道fet分别形成功函调整层。
63.随后，通过使用干蚀刻在ild层65中形成接触孔110，如图14所示。在一些实施例中，蚀刻s/d外延层50的上部。
64.在s/d外延层50上方形成硅化物层120，如图15所示。硅化物层包括wsi、cosi、nisi、tisi、mosi和tasi中的一种或多种。然后，在接触孔中形成导电材料130，如图16所示
的。导电材料130包括co、ni、w、ti、ta、cu、al、tin和tan中的一种或多种。
65.应该理解，finfet经过进一步cmos工艺以形成各个部件，诸如接触件/通孔、互连金属层、介电层、钝化层等。
66.图17a至图18e示出根据本发明的实施例的图11至图12的详细的顺序工艺的各个视图。应该理解，对于该方法的其它实施例，可以在图17a至图18e所示的工艺之前、期间和之后提供额外的操作，并且可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。利用上面实施例所解释的材料、工艺、方法、尺寸和/或配置可以应用于以下实施例，并且可以省略它们的详细描述。
67.在形成对应于图10的一个或多个牺牲栅极结构之后，形成第一介电层62以完全覆盖牺牲栅极结构，并且在第一介电层62上方进一步形成由与第一介电层62不同的材料制成的第二介电层64，如图17a所示。在一些实施例中，如图17a所示，牺牲栅极结构包括对应于短沟道fet的精细图案(例如，栅极长度lg≤20nm)和对应于长沟道fet的粗糙或较大图案(例如，50nm≤lg≤500nm)。此外，在一些实施例中，相邻牺牲栅极结构之间的间隔在与精细图案相同的宽度和精细图案的宽度的约2
‑
5倍之间变化，在50nm和约500nm之间。
68.在一些实施例中，第一介电层62由基于氧化硅的材料制成，诸如氧化硅、sion和sioc。在一些实施例中，第二介电层64由基于氮化硅的材料制成，诸如氮化硅、sion和sicn。在一些实施例中，第二介电层64的厚度小于第一介电层62的厚度。第一介电层和第二介电层通过lpcvd、等离子体cvd、ald或任何其它合适的膜形成方法来形成。在一些实施例中，不形成第二介电层。
69.然后，如图17b所示，对第一介电层和第二介电层实施一个或多个平坦化操作，以暴露牺牲栅极结构的牺牲栅电极44(多晶硅层)。在一些实施例中，平坦化操作包括cmp操作。在平坦化操作期间，也去除硬掩模层46和48。
70.在一些实施例中，平坦化操作包括用于主要蚀刻第二介电层64的第一cmp工艺和随后用于蚀刻第一介电层62的第二cmp工艺，当牺牲栅电极的多晶硅层暴露时结束。
71.下一步，如图17c所示，通过一个或多个蚀刻(例如，等离子体干蚀刻)操作，使剩余的第一介电层62凹进以暴露牺牲栅极结构的上部。在一些实施例中，在平坦化操作之后，凹进的量d11是第一介电层62的原始深度d10的约10％至约30％，该凹进的量也从牺牲栅极结构的顶部测量。在一些实施例中，d10在约100nm至约200nm的范围内。在一些实施例中，d11在约10nm至约60nm的范围内，并且在其它实施例中在约20nm至约35nm的范围内。
72.随后，如图17d所示，形成第三介电层66以完全覆盖牺牲栅极结构，并且在第三介电层66上方进一步形成由与第三介电层66不同的材料制成的第四介电层68。
73.在一些实施例中，第三介电层66由基于氮化硅的材料制成，诸如氮化硅、sion和sicn。在一些实施例中，氮化硅层掺杂有一些杂质(扩散氮化硅膜)。在一些实施例中，第四介电层68由基于氧化硅的材料制成，诸如氧化硅、sion、teos和sioc。第三介电层和第四介电层通过lpcvd、等离子体cvd、ald、可流动cvd或任何其它合适的膜形成方法来形成。
74.在一些实施例中，沉积温度在约400℃至约600℃的范围内。
75.在一些实施例中，第三介电层66的厚度小于第四介电层68的厚度。
76.在一些实施例中，第三介电层66的厚度在约50nm至约100nm的范围内。在一些实施例中，第三介电层66的厚度是深度d11的深度的2
‑
3倍。当厚度小于该范围时，在随后平坦化
操作(cmp)之后的介电层的平坦度可能不足，并且当厚度大于该范围时，较低图案密度的一些图案可能出现凹陷问题，并且沉积和/或抛光时间可能增加，这将增加制造成本。在一些实施例中，第四介电层68的厚度在从约100nm至约200nm的范围内，以改善随后平坦化(cmp)工艺之后的平坦度。
77.然后，如图18a至图18c所示，对第一介电层和第二介电层实施平坦化操作以暴露牺牲栅极结构的牺牲栅电极44。在一些实施例中，平坦化操作包括以该顺序依次实施的第一cmp工艺、第二cmp工艺和第三cmp工艺。在第一cmp操作至第三cmp操作中，使用不同的浆料和/或cmp焊盘。
78.在第一cmp操作中，主要蚀刻第四介电层68。第一cmp操作通过采用终点检测技术在第三介电层66的表面处停止。在一些实施例中，对于所有区域，cmp头部的向下力在约大于0.1至高达约2psi的范围内相对较低，以检测终点并且在第三介电层66上停止以抑制凹陷问题。当下压力高于该范围时，凹陷问题可能出现在富含氧化物的区域中。在一些实施例中，第一cmp操作中使用的浆料包括含有ceo2的研磨剂，该研磨剂以高蚀刻速率(例如，30
‑
160nm/min)蚀刻氧化硅并且基本不蚀刻氮化硅。
79.在一些实施例中，在检测终点之后，实施额外的过抛光(过蚀刻)约10
‑
30秒。如图18a所示，在一些实施例中，由于第三介电层66的上表面的形貌，第四介电层的剩余部分保留。
80.第二cmp操作主要通过采用终点检测技术蚀刻第三介电层66并且在牺牲栅电极层44(多晶硅层)上停止。在一些实施例中，cmp头部的向下力在约大于零至高达约3psi的范围内相对较低。在一些实施例中，在检测终点之后，实施额外的过抛光约5
‑
15秒(或主要蚀刻时间的约3
‑
9％)。当过抛光时间太短时，第三介电层66可以保留在牺牲栅电极44上，并且当过抛光时间太长时，大间隔部分处的凹陷问题可能出现(见图18d)。在一些实施例中，在第二cmp操作中，以0.5nm至约2.5nm的量轻蚀刻牺牲栅电极层44。
81.在一些实施例中，第三cmp操作蚀刻第三介电层66和牺牲栅电极层44。第三cmp操作由时间控制。在一些实施例中，第三cmp操作的蚀刻时间在约5秒至约15秒的范围内。在一些实施例中，在第二cmp操作中，以0.5nm至约5nm的量蚀刻牺牲栅电极层44。在一些实施例中，在第三cmp工艺之后，剩余的第三介电层66在约15nm至约30nm的范围内。图18c的结构对应于图11的结构，并且ild层65包括第一介电层62和剩余的第三介电层66。在一些实施例中，在第三cmp中使用的浆料具有相对较高的氮化硅蚀刻速率(例如，20
‑
50nm/min)和相对较低的多晶硅蚀刻速率。在一些实施例中，剩余的第三介电层的厚度d12为牺牲栅极结构的从隔离绝缘层的上表面开始的高度d13的约10％至约30％，在一些实施例中为约90nm至约180nm。在一些实施例中，d12在约9nm至约54nm的范围内，并且在其他实施例中，在约20nm至约35nm的范围内。
82.在一些实施例中，在牺牲栅极结构之间的大间隔部分或粗糙图案部分中(相邻牺牲栅极结构之间的距离约为50nm或更大(例如，高达约500nm))，可以观察到凹陷，如图18d所示。在一些实施例中，从相邻牺牲栅极结构的顶部测量的凹陷量d20在约1nm至约5nm的范围内。在一些实施例中，剩余的第三介电层66的最大厚度(在例如密集图案处观察到)和最小厚度(在例如粗糙图案处观察到)之间的差在约2nm至约10nm的范围内。
83.在第一cmp工艺至第三cmp工艺中，具有高或中等硬度(例如，硬度>50(邵氏d))的
cmp焊盘用于高平坦化效率要求。当硬度小于约50时，抛光可能无法产生良好的平坦化效率，凹陷现象可能出现在低密度图案区域，并且由于凹陷效应，第一介电层62上的第三介电层66可以被去除，并且在随后工艺中不保护介电层62。此外，在第一cmp工艺至第三cmp工艺中，因为cmp工艺主要蚀刻氮化硅，所以cmp后清洁工艺包括预清洁工艺(例如，压板抛光)、超声波(兆频超声波)晶圆清洁工艺、刷调节工艺和ipa(异丙醇)清洁工艺。在一些实施例中，刷调节工艺包括第一步骤和第二步骤。在一些实施例中，第一步包括使用具有一种或多种螯合剂的酸溶液抛光操作以在抛光期间捕获金属离子，并且第二步包括使用碱溶液(例如，nh4oh)以去除过量的有机物质。
84.在cmp操作之后，类似于图12，去除牺牲栅电极层44和牺牲栅极介电层42，以形成栅极间隔49，如图18e所示。
85.图17a至图18c的上面的平坦化操作可以应用于其它下面的结构的平坦化操作，诸如鳍结构、金属栅电极以及接触件和布线结构。
86.图19a至图22c示出了根据本发明的实施例的图12至图13的详细的顺序工艺的各个视图。应该理解，对于该方法的其它实施例，可以在图19a至图22c所示的工艺之前、期间和之后提供额外的操作，并且可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。利用上面实施例所解释的材料、工艺、方法、尺寸和/或配置可以应用于以下实施例，并且可以省略它们的详细描述。
87.图19a至图19d示出了在去除牺牲栅极结构(牺牲栅电极44和牺牲栅极介电层42)从而形成栅极间隔49之后的各个视图，如参考图12所描述。图19a是沿图19d的x1
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x1的截面图(平面图或投影图)，图19b是沿图19d的y1
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y1的截面图，并且图19c是沿图19d的y2
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y2的截面图。在一些实施例中，在形成ild层65之前形成用作蚀刻停止层的绝缘衬垫层60。在一些实施例中，绝缘衬垫层60包括氮化硅。
88.在一些实施例中，使栅极侧壁间隔件45的上部凹进，如图19b和图19c所示。在一些实施例中，在去除牺牲栅极介电层期间，使栅极侧壁间隔件45凹进，并且在其它实施例中，实施一个或多个干蚀刻和/或湿蚀刻操作以使栅极侧壁间隔件45凹进。在一些实施例中，在使栅极侧壁间隔件45凹进之后，最上表面仅由基于氮化硅的材料(例如，氮化硅)制成(层60和66)。
89.图20a、图20b和图20c是在形成金属栅极结构之后的栅极间隔的放大图。图20a对应于包括静态随机存取存储器(sram)单元的栅电极的短沟道fet(例如，4nm≤lg≤10nm)，图20b对应于包括逻辑电路的栅电极的中间沟道fet(例如，12nm≤lg≤20nm)，并且图20c对应于长沟道fet(50nm≤lg≤500nm)。
90.如图20a至图20c所示，在鳍结构20的沟道区域上形成界面层81，并且在界面层和栅极侧壁间隔件45的内壁上方形成栅极介电层82。在一些实施例中，在蚀刻停止层60和额外的介电层66的上表面上方形成栅极介电层82。在一些实施例中，栅极介电层82通过ald工艺来形成，以在高高宽比结构上方共形形成层。在一些实施例中，栅极间隔49的高宽比(高度/底部直径或面积)在约7至约25的范围内。
91.然后，在栅极介电层82上方形成阻挡层83。在一些实施例中，阻挡层83包括一层或多层的ta、tan、ti、tin或tisin。在一些实施例中，阻挡层的厚度在约1nm至约3nm的范围内。在一些实施例中，不形成阻挡层83。在一些实施例中，阻挡层83的底部处的厚度比侧处的厚
度厚。在一些实施例中，阻挡层83的底部处的厚度是侧处的厚度的约0.5倍至三倍。
92.此外，在阻挡层83上方形成一个或多个第一功函调整材料(wfm)层。在一些实施例中，第一wfm层84是p型wfm材料，诸如wn、wcn、w、ru、co、tin或tisin。在一些实施例中，第一wfm层的厚度在约0.5nm至约10nm的范围内，并且在其它实施例中在约1nm至约2nm的范围内。在一些实施例中，第一wfm层84的底部处的厚度是侧处的厚度的约0.8倍至两倍。当第一wfm层由tin制成时，tin层由包括ticl4和nh3的源气体形成。在一些实施例中，tin层包含cl作为杂质。在一些实施例中，tin层中的ti浓度在约10原子％至约80原子％的范围内。当ti浓度太小时，tin层的电阻增加，并且当ti浓度太高时，ti扩散可能引起各种问题(例如，穿通)。
93.此外，在第一wfm层84上方形成一个或多个第二wfm层85。在一些实施例中，第二wfm层85是n型wfm材料，诸如tial、tisial、tialc、taal或taalc。在一些实施例中，第二wfm层的厚度在约0.5nm至约6nm的范围内，并且在其它实施例中在约2nm至约5nm的范围内。在一些实施例中，第二wfm层85的底部处的厚度与侧处的厚度相同或是侧处的厚度的三倍。在形成wfm层之后，在wfm层上方形成主体金属层86。在一些实施例中，在形成主体金属层之前，在wfm层上方形成胶层(未示出)。在一些实施例中，胶层包括ta、wcn、tan、ti、tin或tisin中的一种或多种。主体金属层86包括w、ta、sn、nb、ru、co或mo。在某些实施例中，使用w。在一些实施例中，主体金属层86通过使用金属卤化物(氯化物)气体(例如，wcl5、tacl5、sncl4、nbcl5或mocl4)的ald工艺来形成。在一些实施例中，主体金属层86包括无氟金属，例如，由作为源气体的wcl5形成的无氟w。在一些实施例中，在n型fet中，不形成第一wfm层(p型材料层)。
94.在一些实施例中，如图20a所示，第二wfm层85完全填充栅极间隔，并且在栅极间隔中没有形成主体金属层(例如，w层)。此外，在一些实施例中，导电层在栅极间隔中共形形成，并且因此不完全填充长沟道fet的栅极间隔，如图20b所示。在这种情况下，形成一个或多个绝缘层89以填充栅极间隔的剩余间隔，如图20c所示。绝缘层89通过一个或多个沉积和cmp操作来形成。在一些实施例中，绝缘层89包括氮化硅。
95.然后，如图21a至图21c所示，通过一个或多个蚀刻操作使导电层的形成在栅极间隔中的上部凹进。在一些实施例中，在蚀刻操作中，也蚀刻侧壁间隔件45的上部和/或栅极介电层82的上部。在一些实施例中，wfm层的顶部低于栅极介电层82的顶部。在其它实施例中，主体金属层86的顶部高于wfm层中的任一个或两个的顶部。在长沟道fet中，基本不蚀刻绝缘层89，如图21c所示。
96.此外，如图22a至图22c所示，在凹进的导电层和凹进的栅极介电层82上方形成栅极覆盖绝缘层90。在一些实施例中，栅极覆盖绝缘层90包括氮化硅、sion和/或siocn或任何其它合适的材料。在如图22c所示的长沟道fet中，栅极覆盖绝缘层90填充栅极侧壁间隔件45和绝缘层89之间的间隔。在一些实施例中，栅电极的导电层83
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86和栅极介电层82具有u形截面。
97.图23a至图23c示出了根据本发明的实施例的用于形成栅极覆盖绝缘层90的图21a至图21c至图22a至图22c的详细顺序工艺的各个视图。应该理解，对于该方法的其它实施例，可以在图23a至图23c所示的工艺之前、期间和之后提供额外的操作，并且可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。利用上面实施例所解释的材料、工艺、
方法、尺寸和/或配置可以应用于以下实施例，并且可以省略它们的详细描述。
98.在形成凹槽之后，如图21a至图21c所示，在凹槽中以及ild层62和66上方形成用于栅极覆盖绝缘层的一个或多个绝缘层90l，如图23a所示。在一些实施例中，金属栅极结构包括对应于图22a的短沟道栅电极、对应于图22b的中间沟道栅电极和对应于图22c的长沟道栅电极。此外，在一些实施例中，在鳍结构的边缘部分(图23a至图23c中未示出)上方形成鳍端覆盖层92和94。
99.在一些实施例中，绝缘层90l包括通过lpcvd、等离子体cvd、ald或任何其它合适的膜形成方法形成的氮化硅、sion和/或siocn或任何其它合适的材料。
100.然后，如图23b和图23c所示，实施诸如cmp工艺的一个或多个平坦化操作以平坦化绝缘层90l，从而形成栅极覆盖绝缘层90。在一些实施例中，在平坦化操作期间，也去除保留在第一介电层62上的第三介电层66。在一些实施例中，第三介电层66’的残留保留在第一介电层62上。在一些实施例中，残留的第三介电层66’的厚度为约0.2nm至约0.5nm。
101.图24a至图24c示出根据本发明的实施例的用于形成源极/漏极接触件(和栅极接触件)的图14至图16的详细顺序工艺的各个视图。应该理解，对于该方法的其它实施例，可以在图24a至图24c所示的工艺之前、期间和之后提供额外的操作，并且可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。利用上面实施例所解释的材料、工艺、方法、尺寸和/或配置可以应用于以下实施例，并且可以省略它们的详细描述。
102.在形成栅极覆盖绝缘层90之后，在第一ild层65(62)和具有栅极覆盖绝缘层的金属栅极结构上方形成第二ild层100，如图24a所示。第二ild层100包括氧化硅、sioc、siocn或任何其它合适的介电材料。
103.然后，通过使用一个或多个光刻和蚀刻操作来形成源极/漏极接触开口110和栅极接触开口115，如图24b所示。在一些实施例中，也蚀刻源极/漏极外延层50的一部分和金属栅电极的一部分。
104.下一步，如图24c所示，在开口110和115中形成一个或多个导电层，并且实施平坦化操作以形成源极/漏极接触件130和栅极接触件135。
105.如图24b和图24c所示，即使源极/漏极开口位置没有与下面的结构完美对准，栅极覆盖绝缘层90仍可以将栅电极和源极/漏极接触件130电隔离。
106.本文描述的各个实施例或实例提供了优于现有技术的若干优势。在本发明的实施例中，因为在栅极替换工艺中使用的平坦化操作包括多个膜形成工艺和多个cmp操作，所以可以有效地抑制凹陷问题。
107.应该理解，不是所有优势都必须在此处讨论，没有特定的优势对于所有实施例或实例都是需要的，并且其它是实施例可以提供不同的优势。
108.根据发明的一个方面，在制造半导体器件的方法中，在衬底上方形成牺牲栅极结构。牺牲栅极结构包括牺牲栅电极。在牺牲栅极结构上方形成第一介电层。在第一介电层上方形成第二介电层。平坦化第二介电层和第一介电层并且使第二介电层和第一介电层凹进，使得牺牲栅极结构的上部暴露，而牺牲栅极结构的下部嵌入在第一介电层中。在暴露的牺牲栅极结构上方和第一介电层上方形成第三介电层。在第三介电层上方形成第四介电层。平坦化第四介电层和第三介电层，使得牺牲栅电极暴露，并且第三介电层的一部分保留在凹进的第一介电层上。去除牺牲栅电极。在以上和以下的一个或多个实施例中，第一介电
层包括基于氧化硅的材料，并且第二介电层包括与第一介电层不同的基于氮化硅的材料。在以上和以下的一个或多个实施例中，第三介电层包括基于氮化硅的材料，并且第四介电层包括与第三介电层不同的基于氧化硅的材料。在以上和以下的一个或多个实施例中，平坦化第二介电层和第一介电层并且使第二介电层和第一介电层凹进包括：第一化学机械抛光工艺(cmp)，用于蚀刻第二介电层；第二cmp工艺，用于蚀刻第一介电层，当牺牲栅电极暴露时结束；以及第三蚀刻工艺，用于使第一介电层凹进。在以上和以下的一个或多个实施例中，平坦化第四介电层和第三介电层包括：第一化学机械抛光(cmp)工艺，用于蚀刻第四介电层；第二cmp工艺，用于蚀刻第三介电层，当牺牲栅电极暴露时结束；以及第三cmp工艺，用于使第三介电层和牺牲栅电极凹进。在以上和以下的一个或多个实施例中，第一cmp工艺包括第一终点检测和在检测第一终点之后的第一过抛光，第二cmp工艺包括第二终点检测和在检测第二终点之后的第二过抛光，并且第三cmp工艺是时间控制的，而不使用终点检测。在以上和以下的一个或多个实施例中，实施第二过抛光5
‑
15秒。
109.根据本发明的另一实施例，在制造半导体器件的方法中，在衬底上方形成牺牲栅极结构。牺牲栅极结构的每个包括牺牲栅电极，并且牺牲栅极结构的每个的上部暴露，而牺牲栅极结构的每个的下部嵌入在第一介电层中。在暴露的牺牲栅极结构上方和第一介电层上方形成第二介电层。在第二介电层上方形成第三介电层。平坦化第三介电层和第二介电层，从而使得牺牲栅电极暴露，并且第二介电层的一部分保留在凹进的第一介电层上。从牺牲栅极结构的每个中去除牺牲栅电极，从而形成栅极间隔。粗糙图案区域处的凹陷量为1nm至5nm，其中在粗糙图案区域中，相邻牺牲栅极结构之间的距离为50nm或更大。在以上和以下的一个或多个实施例中，第二介电层包括基于氮化硅的材料，并且第三介电层包括与第二介电层不同的基于氧化硅的材料。在以上和以下的一个或多个实施例中，平坦化第三介电层和第二介电层包括：第一化学机械抛光(cmp)工艺，用于蚀刻第三介电层；第二cmp工艺，用于蚀刻第二介电层，当牺牲栅电极暴露时结束；以及第三cmp工艺，用于使第二介电层和牺牲栅电极凹进。在以上和以下的一个或多个实施例中，第一cmp工艺包括终点检测和在检测终点之后的第一过抛光，第二cmp工艺包括终点检测和在检测终点之后的第二过抛光，并且第三cmp工艺是时间控制的，而不使用终点检测。在以上和以下的一个或多个实施例中，实施第二过抛光5
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15秒。在以上和以下的一个或多个实施例中，第二cmp工艺包括将cmp头部的向下力设定为大于零且高达3psi。在以上和以下的一个或多个实施例中，第一cmp工艺包括使用包含ceo2的研磨剂。在以上和以下的一个或多个实施例中，第二cmp工艺也蚀刻牺牲栅电极。在以上和以下的一个或多个实施例中，此外，在栅极间隔的每个中形成栅极介电层，在栅极介电层上形成导电层，使栅极介电层和导电层凹进以形成凹进的栅电极，并且在凹进的栅电极的每个上形成栅极覆盖绝缘层。在以上和以下的一个或多个实施例中，在形成栅极覆盖绝缘层中，在凹进的栅电极的每个上和剩余的第三介电层上方形成第四介电层，并且实施平坦化操作以去除第四介电层和剩余的第三介电层的一部分以暴露凹进的第一介电层。
110.根据本发明的另一方面，在制造半导体器件的方法中，在衬底上方形成下面的结构。下面的结构的每个的上部暴露，而下面的结构的每个的下部嵌入在第一介电层中。在暴露的下面的结构上方和第一介电层上方形成第二介电层。在第二介电层上方形成第三介电层，并且平坦化第三介电层和第二介电层，从而使得下面的结构暴露，并且第二介电层的一
部分保留在凹进的第一介电层上。平坦化第三介电层和第二介电层包括：第一化学机械抛光(cmp)工艺，用于蚀刻第三介电层；第二cmp工艺，用于蚀刻第二介电层，当下面的结构的一部分暴露时结束；以及第三cmp工艺，用于使第二介电层和下面的结构凹进。在以上和以下的一个或多个实施例中，第一cmp工艺包括第一终点检测和在检测第一终点之后的第一过抛光，第二cmp工艺包括第二终点检测和在检测第二终点之后的第二过抛光，并且第三cmp工艺是时间控制的，而不使用终点检测。在以上和以下的一个或多个实施例中，实施第二过抛光5
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15秒。在以上和以下的一个或多个实施例中，第二介电层包括氮化硅，并且第三介电层包括氧化硅。在以上和以下的一个或多个实施例中，第一介电层包括氧化硅。
111.上面概述了若干实施例或实例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例或实例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。