半导体器件及其形成方法与流程

1.本技术的实施例涉及半导体器件及其形成方法。


背景技术：

2.半导体集成电路(ic)工业经历了指数级增长。ic材料和设计中的技术进步已经产生了多代ic，其中每一代都具有比上一代更小且更复杂的电路。在ic发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种缩小也增加了处理和制造ic的复杂性。


技术实现要素：

3.本技术的一些实施例提供了一种半导体器件，包括：衬底；半导体沟道，位于所述衬底上方；以及栅极结构，位于所述半导体沟道上方并且横向围绕所述半导体沟道，包括：第一介电层，位于所述半导体沟道上方；第一功函金属层，位于所述第一介电层上方；第一保护层，位于所述第一功函金属层上方；第二保护层，位于所述第一保护层上方；以及金属填充层，位于所述第二保护层上方。
4.本技术的另一些实施例提供了一种半导体器件，包括：第一栅极结构，包括：第一介电层，位于第一半导体沟道上方；第一功函金属层，位于所述第一介电层上方；第一保护层，位于所述第一功函金属层上方；第二保护层，位于所述第一保护层上方；以及第一金属填充层，位于所述第二保护层上方；以及第二栅极结构，包括：第二介电层，位于第二半导体沟道上方；第一阻挡层，位于所述第二介电层上方；第二功函金属层，位于所述第一阻挡层上方；第三保护层，位于所述第二功函金属层上方；以及第二金属填充层，位于所述第三保护层上方。
5.本技术的又一些实施例提供了一种形成半导体器件的方法，包括：在第一沟道上方形成第一介电层；在所述第一介电层上方形成第一功函金属层；在所述第一功函金属层上方形成第一保护层；在所述第一保护层上方形成第二保护层；以及在所述第二保护层上方形成第一金属填充层。
附图说明
6.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
7.图1a至图1c是根据本发明的实施例制造的ic器件的部分的示意性截面侧视图。
8.图2a至图10c是根据本发明的各个方面的处于制造的各个阶段的ic器件的各个实施例的视图。
9.图11是示出根据本发明的各个方面的制造半导体器件的方法的流程图。
10.图12a至图19f是根据本发明的各个方面的处于制造的各个阶段的ic器件的各个实施例的视图。
11.图20是示出根据本发明的各个方面的制造半导体器件的方法的流程图。
12.图21至图26是根据本发明的各个方面的用于制造半导体器件层的工艺的图。
13.图27a
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图27d示出根据本发明的实施例的半导体fet器件的各个视图。图27a是沿着x方向(源极
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漏极方向)的截面图，图27b是对应于图27a的y1
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y1的截面图，图27c是对应于图27a的y2
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y2的截面图以及图27d示出对应于图27a的y3
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y3的截面图。
具体实施方式
14.以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
15.此外，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
16.本发明总体上涉及半导体器件，并且更具体地涉及场效应晶体管(fet)，诸如平面fet、三维鳍线fet(finfet)或全环栅(gaa)器件。全环栅(gaa)晶体管结构可以通过任何合适的方法来图案化。例如，结构可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺来图案化。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件可以用于图案化gaa结构。
17.期望半导体器件的不同阈值电压(“vt”)以优化具有广泛不同功能要求的电路元件的性能。常规器件中的阈值电压可以通过增加栅电极的不同功函金属的厚度来调节。但是，随着器件缩小工艺的继续，增加不同功函金属的厚度可能变得不可行和/或可能导致各种制造困难。在先进技术节点中，由于栅极长度尺寸缩小，通过利用光刻图案化改变功函金属膜的厚度来多次vt调节的栅极填充窗口变得困难。这样的栅极填充窗口挑战可能导致较高的栅极电阻，这是不期望的。
18.除此之外，引入了利用较薄的金属栅极(5
‑
15埃或更小)多重图案化的较薄的n型功函(“nwf”)金属沉积，例如10
‑
25埃的tialc。但是，较薄的nwf金属(诸如tialc)很容易被氧化。n型超低阈值电压(“ulvt”)和p型标准阈值电压(“svt”)器件对nwf金属氧化更敏感，由于nwf金属直接沉积在靠近si沟道的高k(“hk”)介电层上，这导致不期望的大vt漂移。因此，在实施例中引入额外的保护层以防止金属氧化。
19.实施例包括用于增强vt调节的至少四种技术。第一，图案化多个较薄的金属栅极层(例如，第一金属栅极层和第二金属栅极层)。第二，通过ai控制的原子层蚀刻(ale)工艺，选择性去除多个较薄的金属栅极层，在hk介电层上蚀刻停止。第三，利用多个保护层实施较薄的第三功函(“wf”)金属(例如，tialc，tin)沉积。第四，添加金属氮化物胶层沉积以通过化学汽相沉积(“cvd”)增强钨栅极填充。
20.本文公开的栅极堆叠结构改善了栅极填充窗口、实现了较低的栅极电阻并且改善了利用光刻图案化的多次调节的可靠性。因此，也改善了器件性能增益。通过在hk介电层和胶以及金属填充层之间选择性沉积额外的保护层来实现多次vt调节。通过减少hk介电层的损耗来进一步改善可靠性。
21.图1a示出了根据本发明的实施例制造的ic器件10的部分的示意性截面侧视图，其中ic器件10包括全环栅(gaa)器件20n、20p。在一些实施例中，gaa器件20n、20p可以至少包括nfet或pfet。例如，根据一些实施例，gaa器件20n是nfet，并且gaa器件20p是pfet。诸如ic器件10的集成电路器件经常包括基于它们在ic器件中的功能而具有不同阈值电压的晶体管。例如，输入/输出(io)晶体管通常具有最高阈值电压，因为io晶体管需要高电流处理。核心逻辑晶体管通常具有最低阈值电压，以在较低工作功率下实现较高的开关速度。io晶体管的阈值电压和核心逻辑晶体管的阈值电压之间的第三阈值电压也可以用于某些其它功能晶体管，诸如静态随机存取存储器(sram)晶体管。ic器件10内的一些电路块可以包括两个或更多个不同阈值电压的两个或更多个nfet和/或pfet。
22.图1a中的ic器件10的截面图是沿x
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z平面截取的，其中x方向是水平方向，并且z方向是垂直方向。gaa器件20n、20p每个包括鳍结构32上方的沟道22a
‑
22c(交替地称为“纳米结构”)。沟道22a
‑
22c通过源极/漏极部件82横向邻接，并且由栅极结构200a/b/c、200d/e/f覆盖并且围绕。在以下描述中，为了简单起见，描述了栅极结构200a和栅极结构200f。栅极结构200a、200f基于施加在栅极结构200a、200f和源极/漏极部件82处的电压来控制通过沟道22a
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22c的电流的流动。阈值电压是在沟道22a
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22c中建立导电路径所需的最小电压(例如，栅极
‑
源极电压或源极
‑
栅极电压)。在制造各种晶体管(例如，io晶体管、核心逻辑晶体管和sram晶体管)期间，阈值电压调节最好在较低修改制造工艺的情况下通过在制造栅极结构200a、200f期间所应用的至少一种技术来实现，下面更详细描述。
23.在一些实施例中，鳍结构32包括硅、硅锗或另一合适的半导体材料。在一些实施例中，gaa器件20n是nfet，并且它的源极/漏极部件82包括磷硅(sip)。在一些实施例中，gaa器件20p是pfet，并且它的源极/漏极部件82包括硅锗(sige)。
24.沟道22a
‑
22c每个包括半导体材料，例如硅或硅化合物，诸如硅锗等。沟道22a
‑
22c是纳米结构(例如，具有在几纳米范围内的尺寸)，并且也可以每个具有细长的形状并且在x方向上延伸。在一些实施例中，沟道22a
‑
22c每个具有纳米线/纳米线(nw)形状、纳米片/纳米片(ns)形状、纳米管/纳米管(nt)形状或其它合适的纳米级形状。沟道22a
‑
22c的截面轮廓可以是矩形、圆形、正方形、环形、椭圆形、六边形或它们的组合。
25.在一些实施例中，沟道22a
‑
22c的长度(例如，在x方向上测量)可以彼此不同，例如由于在鳍蚀刻工艺期间逐渐变细。在一些实施例中，沟道22a的长度可以小于沟道22b的长度，沟道22b的长度可以小于沟道22c的长度。沟道22a
‑
22c每个可以不具有均匀的厚度，例如由于用于扩大沟道22a
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22c之间的间隔(例如，在z方向上测量)以增加栅极结构制造工艺
窗口的沟道修整工艺。例如，沟道22a
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22c的每个的中间部分可以薄于沟道22a
‑
22c的每个的两端。这种形状可以统称为“狗骨头”形状。
26.在一些实施例中，沟道22a
‑
22c之间(例如，沟道22b和沟道22a或沟道22c之间)的间隔在约8纳米(nm)和约12nm之间的范围内。在一些实施例中，沟道22a
‑
22c的每个的厚度(例如，在z方向上测量)在约5nm和约8nm之间的范围内。在一些实施例中，沟道22a
‑
22c的每个的宽度(例如，在y方向上测量，在图1a中未示出，垂直于x
‑
z平面)为至少约8nm。
27.栅极结构200a、200f分别设置在沟道22a
‑
22c上方和之间。在一些实施例中，栅极结构200a设置在沟道22a
‑
22c(它们是用于n型器件的硅沟道)上方和之间，并且栅极结构200f设置在例如用于p型器件的硅锗沟道上方和之间。
28.在沟道22a
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22c的暴露区域和鳍32的顶面上形成第一界面层(“il”)210，il 210可以是沟道22a
‑
22c的材料的氧化物。第一il 210促进栅极介电层220粘合至沟道22a
‑
22c。在一些实施例中，第一il 210具有约5埃(a)至约50埃(a)的厚度。在一些实施例中，第一il 210具有约10a的厚度。具有太薄厚度的第一il 210可能表现出空隙或不足的粘合性。太厚的第一il 210消耗栅极填充窗口，这与如以上描述的阈值电压调节、电阻和可靠性有关。
29.栅极介电层220包括高k栅极介电材料，其可以指具有比氧化硅的介电常数(k≈3.9)大的高介电常数的介电材料。示例性高k介电材料包括hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2、ta2o5或它们的组合。在一些实施例中，栅极介电层220具有约5a至约100a的厚度。在一些实施例中，栅极介电层220包括两个hk层，诸如包括例如具有偶极掺杂(例如，la、mg)的hfo2的第一高k介电层以及包括例如具有比hfo2更高k的材料的结晶的zro的第二高k介电层。也可以用包括其它合适材料的高k介电层的其它合适的组合代替。
30.栅极结构200a、200f还包括一个或多个功函金属层300、保护层结构270和胶层280，它们可以统称为功函金属层结构900。在大多数实施例中为nfet的gaa器件20n中，功函金属层结构900可以至少包括n型功函金属层、原位覆盖层和氧阻挡层。在一些实施例中，功函金属层结构900包括比描述的那些多或少的层。
31.栅极结构200a、200f也包括金属填充层290n、290p。金属填充层290n、290p可以包括导电材料，诸如钨、钴、钌、铱、钼、铜、铝或它们的组合。在沟道22a
‑
22c之间，金属填充层290n、290p由功函金属层结构900周向围绕(在截面图中)，然后功函金属层结构900由栅极介电层220周向围绕。在栅极结构200a、200f形成在沟道22a上方的最远离鳍32的部分中，在功函金属层结构900上方形成金属填充层290n、290p。功函金属层结构900包裹金属填充层290n、290p。栅极介电层220也包裹功函金属层结构900。
32.gaa器件20n、20p也包括设置在栅极介电层220的侧壁上的栅极间隔件41和内部间隔件74。内部间隔件74也设置在沟道22a
‑
22c之间。栅极间隔件41和内部间隔件74可以包括介电材料，例如低k材料，诸如siocn、sion、sin或sioc。
33.gaa器件20n、20p还包括在源极/漏极部件82上方形成的源极/漏极接触件120。源极/漏极接触件120可以包括导电材料，诸如钨、钴、钌、铱、钼、铜、铝或它们的组合。源极/漏极接触件120可以由诸如sin或tin的阻挡层(未示出)围绕，阻挡层有助于防止或减少材料从源极/漏极接触件120扩散以及扩散至源极/漏极接触件120中。也可以在源极/漏极部件82和源极/漏极接触件120之间形成硅化物层118，以便减小源极/漏极接触电阻。硅化物层118可以包含金属硅化物材料，诸如一些实施例中的硅化钴或一些其它实施例中的tisi。
34.gaa器件20n、20p还包括层间电介质(ild)130。ild 130在以上讨论的gaa器件20n、20p的各个组件之间(例如在栅极结构200a、200f和源极/漏极接触件120之间)提供电隔离。
35.图1a中突出显示的区域800、810分别在图1b和图1c中以放大图示出。图1b更详细示出了栅极结构200a，并且图1c更详细示出了栅极结构200f。在一些实施例中，栅极结构200a对应于超低vt、n型gaa fet。在一些实施例中，栅极结构200f对应于超低vt、p型gaa fet。
36.如图1b所示，栅极结构200a包括沟道22a上的第一il 210、栅极介电层220、第一wf金属层250和覆盖层260。在一些实施例中，沟道22a是用于gaa器件20n的si沟道，gaa器件20n是n型器件。在栅极结构200a中，保护层结构270包括第一保护层271、第二保护层272和第三保护层273，它们可以统称为保护层。保护层结构270将第一wf金属层250与胶层280和金属填充层290n隔离。包括三个保护层271、272、273防止氧化第一wf金属层250，并且避免gaa器件20n的阈值电压的不期望的漂移(增加)。在一些实施例中，保护层271、272、273的每个是或包括金属或导电金属氧化物。在一些实施例中，第一保护层271可以是si、ge、sige、al、ti、hf或其它合适的材料，其可以阻止氧扩散至wf金属层300中以防止氧化例如第一wf金属层250。在一些实施例中，第二保护层272和/或第三保护层273可以是或包括金属或导电金属氧化物，诸如ti、al、hf、ruo2、iro2等。在一些实施例中，第一保护层271以及第二保护层272和/或第三保护层273是或包括相同材料。在一些实施例中，第一保护层271以及第二保护层272和/或第三保护层273的材料不同。第一保护层271的厚度可以小于或等于第二保护层272和/或第三保护层273的厚度。
37.在一些实施例中，第一il 210包括衬底材料的至少一种元素，例如，硅。在一些实施例中，第一wf层250包括tialc、tial、taalc、taal等。在一些实施例中，覆盖层260包括tin、tisin、tan、wn、mon、wcn等。在一些实施例中，胶层280包括金属氮化物，诸如tin、tan、mon、wn等，用于更好的w粘合。在一些实施例中，金属填充层290n包括w、co、ru、ir、mo、cu、另一低电阻率金属等作为栅极填充材料。
38.如图1c所示，栅极结构200f包括沟道22a上的第一il 210、栅极介电层220、第一wf金属层250和覆盖层260。在一些实施例中，沟道22a是用于gaa器件20p的sige沟道，gaa器件20p是p型器件。在栅极结构200f中，保护层结构270包括第一保护层271，并且没有第二保护层272和第三保护层273。仅包括单个第一保护层271的保护层结构270将第一wf金属层250与胶层280和金属填充层290p隔离得少于栅极结构200a中包括的三层保护层结构270。包括单个第一保护层271防止较少氧化第一wf金属层250，允许gaa器件20p中的适度的vt漂移(减小)，这对于包括栅极结构200f的ulvt、p型gaa器件20p是理想的。类似于以上描述的，第一保护层271是或包括金属或导电金属氧化物。在一些实施例中，第一保护层271可以是si、ge、sige、al、ti、hf或其它合适的材料。
39.额外的第二功函层700通常包括一个或多个阻挡层。每个阻挡层可以包括ti、ta、w、mo、o、c、n、si等。在一些实施例中，每个阻挡层包括金属化合物，诸如tin、tan、wn、mon、wcn、tisin等。在一些实施例中，第二功函层700至少包括第一阻挡层和第二阻挡层(为了简单起见未单独示出)。在一些实施例中，第一阻挡层和第二阻挡层是或包括相同材料。在一些实施例中，第一阻挡层和第二阻挡层是或包括不同材料。在一些实施例中，第一阻挡层的厚度基本等于第二阻挡层的厚度(例如，相差＜1％)。在一些实施例中，第一阻挡层的厚度
与第二阻挡层的厚度不同。一个或多个阻挡层的每个可以具有在约5a至约20a的范围内的厚度。包含一个或多个阻挡层提供了额外的阈值电压调节灵活性。通常，每个额外的阻挡层增加阈值电压。因此，对于nfet，较高阈值电压的器件(例如，io晶体管器件)可以具有至少一个或多于两个的额外的阻挡层，而较低阈值电压的器件(例如，核心逻辑晶体管器件)可以具有很少或没有额外的阻挡层。对于pfet，较高阈值电压器件(例如，io晶体管器件)可以具有很少或没有额外的阻挡层，而较低阈值电压器件(例如，核心逻辑晶体管器件)可以具有至少一个或多于两个的额外的阻挡层。在前面的讨论中，阈值电压是按照幅度来描述的。作为实例，nfet io晶体管和pfet io晶体管按照幅度可以具有类似的阈值电压，但是极性相反，诸如对于nfet io晶体管为+1伏，并且对于pfet io晶体管为
‑
1伏。因此，因为每个额外的阻挡层以绝对值(例如，+0.1伏/层)增加阈值电压，所以这种增加赋予nfet晶体管阈值电压(幅度)的增加和pfet晶体管阈值电压(幅度)的减小。基于以上讨论，作为ulvt、n型gaa器件，包括栅极结构200a的gaa器件20n没有额外的阻挡层，从而不会导致阈值电压的不期望的增加。
40.如以上关于图1b的栅极结构200a所描述的，在一些实施例中，图1c的栅极结构200f的第一il 210包括衬底材料的至少一种元素，例如，硅。在一些实施例中，第一wf层250包括tialc、tial、taalc、taal等。在一些实施例中，覆盖层260包括tin、tisin、tan、wn、mon、wcn等。在一些实施例中，胶层280包括金属氮化物，诸如tin、tan、mon、wn等，用于更好的w粘合。在一些实施例中，金属填充层290n包括w、co、ru、ir、mo、cu、另一低电阻率金属等作为栅极填充材料。
41.关于制造gaa器件的额外的细节在2018年12月25日发布的题为“半导体器件及其制造方法”的美国专利第10164012号中以及在2019年7月23日发布的题为“制造半导体器件的方法和半导体器件”的美国专利第10361278号中公开，每个专利的公开内容通过引用整体并入本文。
42.下面以美国专利第10361278号为例来介绍关于制造gaa器件的额外的细节。
43.图27a
‑
图27d示出根据本发明的实施例的半导体fet器件的各个视图。图27a是沿着x方向(源极
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漏极方向)的截面图，图27b是对应于图27a的y1
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y1的截面图，图27c是对应于图27a的y2
‑
y2的截面图以及图27d示出对应于图27a的y3
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y3的截面图。
44.如图27a
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图27d所示，半导体布线2725设置在半导体衬底2710上方，并且沿着z方向(衬底2710的主表面的法线方向)垂直地进行布置。在一些实施例中，衬底2710包括至少位于其表面部分上的单晶半导体层。衬底2710可以包括单晶半导体材料，例如但不限于si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb和inp。在特定实施例中，衬底2710由晶体硅制成。
45.衬底2710可以在其表面区域中包括一个或多个缓冲层(未示出)。缓冲层可以用来将衬底的晶格常数逐渐地改变为源极/漏极区的晶格常数。缓冲层可以由外延生长的单晶半导体材料形成，例如但不限于si、ge、gesn、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb、gan和inp。在特定实施例中，衬底2710包括在硅衬底2710上外延生长的硅锗(sige)缓冲层。sige缓冲层的锗浓度可以从最底部缓冲层的30％的锗原子比增加到最顶部缓冲层的70％的锗原子比。
46.如图27a
‑
图27c所示，半导体布线2725设置在衬底2710上方，半导体布线2725是沟
道层。在一些实施例中，半导体布线2725设置在从衬底2710凸出的鳍结构(未示出)上方。栅极介电层2782和栅电极层2784包裹在每个沟道层2725周围。在一些实施例中，栅极介电层2782包括界面层和高k介电层。栅极结构包括栅极介电层2782、栅电极层2784和侧壁间隔件2740。虽然图27a
‑
图27c示出了四条半导体布线2725，但是半导体布线2725的数量不限于四条，并且可以少至一条或多于四条，并且可以多达十条。
47.此外，源极/漏极外延层2750设置在衬底2710上方。源极/漏极外延层2750与沟道层2725直接接触，并且被内部间隔件区域2731和栅极介电层2782分隔开。在一些实施例中，每个内部间隔件区域2731均包括第一绝缘层2733和气隙2737。第一绝缘层2733共形地形成在内部间隔件区域2731的内表面上，内部间隔件区域2731包括相邻的两个半导体布线2725和栅极介电层2782的端部的部分。如图27a所示，内部间隔件区域2731的沿着x方向的横截面基本上为矩形。
48.层间介电(ild)层2770设置在s/d外延层2750上方，并且导电接触层2772设置在s/d外延层2750上，并且穿过ild层2770的导电插塞2775设置在导电接触层2772上方。导电接触层2772包括一层或多层导电材料。在一些实施例中，导电接触层2772包括硅化物层，例如wsi、nisi、tisi或cosi或其他合适的硅化物材料。
49.图11示出了流程图，该流程图示出了根据本发明的一个或多个方面的用于由工件形成ic器件或它的部分的方法1000。方法1000仅仅是实例，并且不旨在将本发明限制为方法1000中明确示出的内容。可以在方法1000之前、期间和之后提供额外的步骤，并且对于方法的额外的实施例，可以替换、消除或移动所描述的一些步骤。为了简单的原因，本文没有详细描述所有步骤。下面结合根据方法1000的实施例的处于制造的不同阶段的工件的局部截面图(图2a至图2b、图3a至图3b、图4a至图4c、图5a至图5c、图6a至图6c、图7a至图7c、图8a至图8c、图9a至图9c和图10a至图10c中所示)描述方法1000。为了避免疑问，在所有附图中，x方向垂直于y方向，并且z方向垂直于x方向和y方向。应该指出，因为可以将工件制造成半导体器件，所以根据上下文需要，工件可以称为半导体器件。
50.图2a至图10c是根据一些实施例的在制造纳米fet中的中间阶段的立体图和截面图。图2a、图3a、图4a、图5a、图6a、图7a、图8a、图9a和图10a示出了立体图。图2b、图3b、图4b、图5b、图6b、图7b、图8b、图9b和图10b示出了图2a、图3a和图4a所示的参考截面b
‑
b’(栅极切口)。图4c、图5c、图6c、图7c、图8c、图9c和图10c示出了图4a所示的参考截面c
‑
c’(沟道/鳍切口)。
51.在图2a和图2b中，提供衬底110。衬底110可以是半导体衬底，诸如块状半导体等，它可以是掺杂的(例如，利用p型或n型掺杂剂)或未掺杂的。衬底110的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。可以使用其它衬底，诸如单层、多层或梯度衬底。
52.进一步在图2a和图2b中，在第一半导体层21a
‑
21c(统称为第一半导体层21)和第二半导体层23a
‑
23c(统称为第二半导体层23)的交替层的衬底110上方形成多层堆叠件25或“晶格”。在一些实施例中，第一半导体层21可以由适合于n型纳米fet的第一半导体材料形成，诸如硅、碳化硅等，并且第二半导体层23可以由适合于p型纳米fet的第二半导体材料形成，诸如硅锗等。可以使用诸如化学汽相沉积(cvd)、原子层沉积(ald)、汽相外延(vpe)，
分子束外延(mbe)等的工艺外延生长多层堆叠件25的层的每个。
53.示出了第一半导体层21和第二半导体层23的每个的三层。在一些实施例中，多层堆叠件25可以包括一个或两个第一半导体层21和第二半导体层23的每个，或四个或更多个第一半导体层21和第二半导体层23的每个。虽然多层堆叠件25示出为包括作为最底层的第二半导体层23c，但是在一些实施例中，多层堆叠件25的最底层可以是第一半导体层21。
54.由于第一半导体材料和第二半导体材料之间的高蚀刻选择性，可以去除第二半导体材料的第二半导体层23，而不显著去除第一半导体材料的第一半导体层21，从而允许图案化第一半导体层21以形成纳米fet的沟道区域。在一些实施例中，去除第一半导体层21，并且图案化第二半导体层23以形成沟道区域。高蚀刻选择性允许去除第一半导体材料的第一半导体层21，而不显著去除第二半导体材料的第二半导体层23，从而允许图案化第二半导体层23以形成纳米fet的沟道区域。
55.在图3a和图3b中，在衬底110中形成鳍32，并且在多层堆叠件25中形成纳米结构22、24，对应于图11的步骤1100。在一些实施例中，纳米结构22、24和鳍32可以通过在多层堆叠件25和衬底110中蚀刻沟槽来形成。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(rie)、中性束蚀刻(nbe)等或它们的组合。蚀刻可以是各向异性的。第一纳米结构22a
‑
22c(以下也称为“沟道”)由第一半导体层21形成，并且第二纳米结构24a
‑
24c由第二半导体层23形成。相邻鳍32和纳米结构22、24之间的距离cd1可以为约18nm至约100nm。
56.鳍32和纳米结构22、24可以通过任何合适的方法来图案化。例如，包括双重图案或多重图案工艺的一种或多种光刻工艺可以用于形成鳍32和纳米结构22、24。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，允许间距小于使用单个、直接光刻工艺可获得的间距。作为一个多重图案化工艺的实例，可以在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件可以用于图案化鳍32。
57.图3a和图3b示出了具有锥形侧壁的鳍32，从而使得鳍32和/或纳米结构22、24的每个的宽度在朝向衬底110的方向上连续增加。在这样的实施例中，纳米结构22、24的每个可以具有不同宽度并且形状为梯形。在其它实施例中，侧壁基本垂直(非锥形的)，从而使得鳍32和纳米结构22、24的宽度基本类似，并且纳米结构22、24的每个形状为矩形。
58.在图3a和图3b中，形成与鳍32相邻的隔离区域36，其可以是浅沟槽隔离(sti)区域。隔离区域36可以通过在衬底110、鳍32和纳米结构22、24上方以及相邻鳍32和纳米结构22、24之间沉积绝缘材料来形成。绝缘材料可以是诸如氧化硅的氧化物、氮化物等或它们的组合，并且可以通过高密度等离子体cvd(hdp
‑
cvd)、可流动cvd(fcvd)等或它们的组合形成。在一些实施例中，可以首先沿衬底110、鳍32和纳米结构22、24的表面形成衬垫(未单独示出)。此后，可以在衬垫上方形成诸如以上讨论的那些的填充材料。
59.绝缘材料经历去除工艺，诸如化学机械抛光(cmp)、回蚀工艺、它们的组合等，以去除纳米结构22、24上方的过量绝缘材料。在去除工艺完成之后，纳米结构22、24的顶面可以暴露并且与绝缘材料齐平。
60.然后使绝缘材料凹进以形成隔离区域36。在凹进之后，纳米结构22、24和鳍32的上部可以从相邻的隔离区域36之间突出。隔离区域36可以具有如图所示的平坦的、凸的、凹的或它们的组合的顶面。在一些实施例中，通过可接受的蚀刻工艺使隔离区域36凹进，诸如使
用例如稀氢氟酸(dhf)的氧化物去除，其对绝缘材料是选择性的，并且使鳍32和纳米结构22、24基本保持不变。
61.图2a至图3b示出了形成鳍66和纳米结构55的一个实施例(例如，最后蚀刻)。在一些实施例中，在介电层中的沟槽中(例如，首先蚀刻)外延生长鳍32和/或纳米结构22、24。外延结构可以包括以上讨论的交替的半导体材料，诸如第一半导体材料和第二半导体材料。
62.进一步在图3a和图3b中，可以在鳍32、纳米结构22、24和/或隔离区域36中形成适当的阱(未单独示出)。使用掩模，可以在衬底110的p型区域中实施n型杂质注入，并且可以在衬底110的n型区域中实施p型杂质注入。示例性的n型杂质可以包括磷、砷、锑等。示例性的p型杂质可以包括硼、氟化硼、铟等。可以在注入之后实施退火以修复注入损坏并且激活p型和/或n型杂质。在一些实施例中，在外延生长鳍32和纳米结构22、24期间的原位掺杂可以避免不同的注入，但是可以一起使用原位和注入掺杂。
63.在图4a至图4c中，在鳍32和/或纳米结构22、24上方形成伪栅极结构40，对应于图11的步骤1200。在鳍32和/或纳米结构22、24上方形成伪栅极层45。伪栅极层45可以由相对于隔离区域36具有高蚀刻选择性的材料制成。伪栅极层45可以是导电、半导电或不导电的材料，并且可以选自包括非晶硅、多晶硅(poly硅)、多晶硅锗(poly
‑
sige)、金属氮化物、金属硅化物、金属氧化物和金属的组。伪栅极层45可以通过物理汽相沉积(pvd)、cvd、溅射沉积或用于沉积所选材料的其它技术来沉积。在伪栅极层45上方形成可以包括例如氮化硅、氮氧化硅等的掩模层47。在一些实施例中，在伪栅极层45和鳍32和/或纳米结构22、24之间的伪栅极层45之前形成栅极介电层(为了简单起见未示出)。
64.在掩模层47和伪栅极层45的侧壁上方形成间隔件层41。根据一些实施例，间隔件层41由绝缘材料制成，诸如氮化硅、氧化硅、碳氮化硅、氮氧化硅、碳氮氧化硅等，并且可以具有包括多个介电层的单层结构或多层结构。间隔件层41可以通过在掩模层47和伪栅极层45上方沉积间隔件材料层(未示出)来形成。根据一些实施例，使用各向异性蚀刻工艺去除间隔件材料层的在伪栅极结构40之间的部分。
65.图4a至图4c示出了用于形成间隔件层41的一种工艺。在一些实施例中，在去除伪栅极层45之后交替或额外形成间隔件层41。在这样的实施例中，去除伪栅极层45，留下开口，并且间隔件层41可以通过沿开口的侧壁共形涂覆间隔件层41的材料来形成。然后，在形成有源栅极(诸如任何栅极结构200a
‑
200f)之前，可以从开口的对应于最上部沟道(例如，沟道22a)的顶面的底部去除共形涂覆的材料。
66.在图5a至图5c中，实施蚀刻工艺以蚀刻突出鳍32和/或纳米结构22、24的未由伪栅极结构40覆盖的部分，产生所示的结构。凹进可以是各向异性的，从而使得鳍32的直接位于伪栅极结构40和间隔件层41下面的部分受到保护，并且不被蚀刻。根据一些实施例，如图所示，凹进的鳍32的顶面可以与隔离区域36的顶面基本共面。根据一些其它实施例，凹进的鳍32的顶面可以低于隔离区域36的顶面。
67.图6a至图6c和图7a至图7c示出了内部间隔件74的形成，对应于图11的步骤1300。实施选择性蚀刻工艺以使纳米结构24的由间隔件层41中的开口暴露的端部凹进而基本不侵蚀纳米结构22。在选择性蚀刻工艺之后，在纳米结构24中的被去除的端部曾经所在的位置处形成凹槽64。所得结构在图6a至图6c中示出。
68.下一步，形成内部间隔件层以填充通过先前的选择性蚀刻工艺形成的纳米结构22
中的凹槽64。内部间隔件层可以是通过诸如pvd、cvd、ald等的合适沉积方法形成的合适的介电材料，诸如碳氮化硅(sicn)、碳氮氧化硅(siocn)等。实施诸如各向异性蚀刻工艺的蚀刻工艺以去除内部间隔件层的设置在纳米结构24中的凹槽外部的部分。内部间隔件层的剩余部分(例如，设置在纳米结构24中的凹槽64内部的部分)形成内部间隔件74。所得结构在图7a至图7c中示出。
69.图8a至图8c示出了形成源极/漏极区域82，对应于图11的步骤1400。在所示的实施例中，源极/漏极区域82由外延材料外延生长。在一些实施例中，源极/漏极区域82在相应沟道22a
‑
22c中施加应力，从而改善性能。形成源极/漏极区域82，从而使得每个伪栅极结构40设置在源极/漏极区域82的相应相邻对之间。在一些实施例中，间隔件层41将源极/漏极区域82与伪栅极层45分隔开适当的横向距离，以防止电桥接至所得器件的随后形成的栅极。
70.源极/漏极区域82可以包括任何可接受的材料，诸如适合于n型或p型器件。对于n型器件，在一些实施例中，源极/漏极区域82包括在沟道区域中施加拉伸应变的材料，诸如硅、sic、sicp、sip等。根据某些实施例，当形成p型器件时，源极/漏极区域82包括在沟道区域中施加压缩应变的材料，诸如sige、sigeb、ge、gesn等。源极/漏极区域82可以具有从鳍的相应表面凸起的表面并且可以具有小平面。在一些实施例中，相邻的源极/漏极区域82可以合并以形成与两个相邻的鳍32相邻的奇异的源极/漏极区域82。
71.源极/漏极区域82可以注入有掺杂剂，随后是退火。源极/漏极区域可以具有在约10
19
cm
‑3和约10
21
cm
‑3之间的杂质浓度。用于源极/漏极区域82的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，在生长期间原位掺杂源极/漏极区域82。然后可以形成为了简单起见未示出的覆盖伪栅极结构40和源极/漏极区域82的接触蚀刻停止层(cesl)和层间电介质(ild)。
72.图9a、图9b和图9c示出了通过去除纳米结构24a
‑
24c、掩模层47和伪栅极层45来释放鳍沟道22a
‑
22c，这对应于图11的步骤1500。实施诸如cmp的平坦化工艺以使伪栅极层45和栅极间隔件层41的顶面齐平。平坦化工艺也可以去除伪栅极层45上的掩模层47(见图8a)以及栅极间隔件层41的沿掩模层47的侧壁的部分。因此，伪栅极层45的顶面暴露。
73.下一步，在蚀刻工艺中去除伪栅极层45，从而形成凹槽92。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极层45。例如，蚀刻工艺可以包括使用选择性蚀刻伪栅极层45而不蚀刻间隔件层41的反应气体的干蚀刻工艺。当蚀刻伪栅极层45时，伪栅极电介质(当存在时)可以用作蚀刻停止层。然后可以在去除伪栅极层45之后去除伪栅极电介质。
74.去除纳米结构24以释放纳米结构22。在去除纳米结构24之后，纳米结构22形成水平延伸的多个纳米片(例如，平行于衬底110的主要上表面)。纳米片可以统称为形成的gaa器件20n、20p的沟道22。
75.在一些实施例中，通过使用对纳米结构24的材料具有选择性的蚀刻剂的选择性蚀刻工艺来去除纳米结构24，从而使得去除纳米结构24而基本不侵蚀纳米结构22。在一些实施例中，蚀刻工艺是使用蚀刻气体以及可选地使用载气的各向同性蚀刻工艺，其中蚀刻气体包括f2和hf，并且载气可以是惰性气体，诸如ar、he、n2、它们的组合等。
76.在一些实施例中，去除纳米结构24并且图案化纳米结构22以分别形成pfet和nfet的沟道区域，诸如gaa器件20p和gaa器件20n。但是，在一些实施例中，可以去除纳米结构24并且可以图案化纳米结构22以形成gaa器件20n的沟道区域，并且可以去除纳米结构22并且
可以图案化纳米结构24以形成gaa器件20p的沟道区域。在一些实施例中，可以去除纳米结构22并且可以图案化纳米结构24以形成gaa器件20n的沟道区域，并且可以去除纳米结构24并且可以图案化纳米结构22以形成gaa器件20p的沟道区域。在一些实施例中，可以去除纳米结构22并且可以图案化纳米结构24以形成pfet和nfet的沟道区域。
77.在一些实施例中，通过进一步蚀刻工艺重塑(例如，减薄)gaa器件20n、20p的纳米片22以改善栅极填充窗口。重塑可以通过对纳米片22具有选择性的各向同性蚀刻工艺来实施。在重塑之后，纳米片22可以表现出狗骨头形状，其中纳米片22的中间部分沿x方向薄于纳米片22的外围部分。
78.下一步，在图10a至图10c中，形成替换栅极200，诸如栅极结构200a、200f，对应于图11的步骤1600。每个替换栅极200通常包括第一il 210、栅极介电层220、功函金属层300、保护层结构270以及栅极填充层290n或290p。在一些实施例中，替换栅极200还包括第二功函层700。关于图12a至图19f提供了形成栅极结构200a、200f以及进一步栅极结构200b、200c、200d和200e的截面。在图20和图21中示出了形成栅极结构200a
‑
200f的方法的流程图。
79.可以实施额外的处理以完成制造gaa器件20n和/或gaa器件20p。例如，可以形成栅极接触件(为了简单起见未示出)和源极/漏极接触件120以分别电耦接至栅极结构200a
‑
200f和源极/漏极区域82，对应于图11的步骤1700。然后可以在源极/漏极接触件120和栅极接触件上方形成互连结构，对应于图11的步骤1800。互连结构可以包括围绕金属部件(包括导电迹线和导电通孔)的多个介电层，金属部件形成衬底110上的器件(诸如gaa器件20n、20p)之间以及至ic器件10外部的ic器件的电连接。
80.图12a至图19f根据各个实施例示出了栅极结构200a
‑
200f的形成。图12a、图13a、图14a、图15a、图16a、图17a、图18a、图19a示出了形成n型超低阈值电压(n
‑
ulvt)栅极结构，诸如栅极结构200a。图12b、图13b、图14b、图15b、图16b、图17b、图18b、图19b示出了形成n型低阈值电压(n
‑
lvt)栅极结构，诸如栅极结构200b。图12c、图13c、图14c、图15c、图16c、图17c、图18c、图19c示出了形成n型标准阈值电压(n
‑
svt)栅极结构，诸如栅极结构200c。图12d、图13d、图14d、图15d、图16d、图17d、图18d、图19d示出了形成p型标准阈值电压(p
‑
svt)栅极结构，诸如栅极结构200d。图12e、图13e、图14e、图15e、图16e、图17e、图18e、图19e示出了形成p型低阈值电压(p
‑
lvt)栅极结构，诸如栅极结构200e。图12f、图13f、图14f、图15f、图16f、图17f、图18f、图19f示出了形成p型超低阈值电压(n
‑
ulvt)栅极结构，诸如栅极结构200f。图20示出了用于形成栅极结构200a
‑
200f的工艺2000的流程图。
81.在一些实施例中，栅极结构200a
‑
200f可以形成在同一晶圆上和/或可以是同一ic器件的部分。因此，可以同时对所有栅极结构200a
‑
200f实施下面讨论的至少一些制造工艺。在finfet实施例中，栅极结构200a
‑
200f也可以每个在鳍结构上方形成，从而使得栅极结构200a
‑
200f每个包裹鳍结构的部分。在gaa fet实施例中，栅极结构200a
‑
200f可以包裹鳍结构的沟道区域。在一些实施例中，栅极结构200a、200b、200c分别对应于n型超低阈值电压(n
‑
ulvt)、低阈值电压(n
‑
lvt)和标准阈值电压(n
‑
svt)gaa器件20n。在一些实施例中，包括栅极结构200a的gaa器件20n具有比包括栅极结构200b的gaa器件20n低的阈值电压，包括栅极结构200b的gaa器件20n具有比包括栅极结构200c的gaa器件20n低的阈值电压。在一些实施例中，栅极结构200d、200e、200f分别对应于p型标准阈值电压(p
‑
svt)、低阈值电压(p
‑
lvt)和超低阈值电压(p
‑
ulvt)gaa器件20p。在一些实施例中，包括栅极结构200d的gaa器件20p具有比包括栅极结构200e的gaa器件20p高的阈值电压(幅度)，包括栅极结构200e的gaa器件20p具有比包括栅极结构200f的gaa器件20p高的阈值电压。
82.图12a至图12f示出了处于制造的中间阶段的栅极结构200a
‑
200f，其中每个栅极结构200a
‑
200f包括形成在图1a的沟道22a
‑
22c上方的第一il 210，对应于图20的步骤2100。在一些实施例中，对应于栅极结构200a
‑
200c的沟道22a
‑
22c是硅，并且对应于栅极结构200d
‑
200f的沟道22a
‑
22c是硅锗。为了简单起见，在图2a至图19f中仅示出了沟道22a的局部部分作为实例。在一些实施例中，第一il 210包括衬底110的半导体材料的氧化物，例如，氧化硅。在其它实施例中，第一il 210可以包括另一合适类型的介电材料。第一il 210具有厚度215(在图12a的z方向上测量)。在一些实施例中，厚度215在约5埃和约50埃之间的范围内。在一些实施例中，厚度215为约10埃。
83.仍然参考图12a至图12f，在第一il 210上方形成栅极介电层220，对应于图20的步骤2200。在一些实施例中，原子层沉积(ald)工艺用于形成栅极介电层220，以精确控制所沉积的栅极介电层220的厚度。在一些实施例中，ald工艺在约200摄氏度和约300摄氏度之间范围内的温度下，使用约20至40个沉积循环来实施。在一些实施例中，ald工艺使用hfcl4和/或h2o作为前体。这种ald工艺可以形成具有厚度225的栅极介电层220，厚度225可以在约5埃和约100埃之间的范围内。在一些实施例中，厚度225为约15埃。
84.在一些实施例中，并且如以上关于图1a所描述的，栅极介电层220包括高k介电材料，其可以指具有比氧化硅的介电常数(k≈3.9)大的高介电常数的介电材料。示例性高k介电材料包括hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2、ta2o5或它们的组合。在其它实施例中，栅极介电层220可以包括非高k介电材料，诸如氧化硅。在一些实施例中，栅极介电层220包括：第一高k介电材料层，诸如具有偶极掺杂(la、mg)的hfo2；以及第二高k介电材料层，诸如具有结晶的zro。
85.现在参考图13a至图13f，根据一些实施例，在栅极结构200a
‑
200f上形成阻挡层700，这对应于图20的步骤2300。在一些实施例中，栅极结构200a、200d没有阻挡层700，如图13a和图13d所示。在一些实施例中，阻挡层700包括至少两种元素(包括ti、ta、w、mo、o、c、n、si)的成分。在一些实施例中，阻挡层700是或包括金属化合物，诸如tin、tan、wn、mon、wcn、tisin等。在具体实施例中，阻挡层700是tin。阻挡层700可以具有在约5a至约20a范围内的厚度715、725。包含阻挡层700提供了额外的阈值电压调节灵活性。通常，阻挡层700增加用于nfet晶体管器件的阈值电压，并且减小用于pfet晶体管器件的阈值电压(幅度)。
86.如图13a至图13f所示，阻挡层700可以至少包括第一阻挡层701和第二阻挡层702。在一些实施例中，实施第一沉积工艺以在栅极介电层220上方形成第一阻挡层701。在第一沉积工艺之后，通过在覆盖栅极结构200c、200f的第一掩模的存在下蚀刻第一阻挡层701，可以从栅极结构200a、200b、200d、200e去除第一阻挡层701。蚀刻第一阻挡层701可以是利用人工智能(ai)控制的原子层蚀刻(ale)。循环实施ale以去除第一阻挡层701，而基本不去除栅极介电层220。每个循环可以包括wcl5(或tacl5)的第一脉冲，随后是ar吹扫，随后是o2的第二脉冲，随后是另一ar吹扫。关于图21更详细讨论了ai控制。使用ai控制的ale防止了对栅极介电层220的高k材料的损坏。
87.在形成第一阻挡层701之后，可以实施第二沉积以在第一阻挡层701和/或栅电极
220上方形成第二阻挡层702。在第二沉积工艺之后，通过在覆盖栅极结构200b、200c、200e、200f的第二掩模的存在下蚀刻第二阻挡层702，可以从栅极结构200a、200d去除第二阻挡层702。蚀刻第二阻挡层702也可以是ai控制的ale，类似于针对去除第一阻挡层701所描述的那样。在一些实施例中，第一阻挡层701具有厚度715，并且第二阻挡层702具有厚度725。在一些实施例中，厚度715基本等于厚度725。在一些实施例中，厚度715与厚度725不同。在一些实施例中，第一阻挡层701的材料与第二阻挡层702的材料不同。在一些实施例中，第一阻挡层701的材料与第二阻挡层702的材料相同。
88.图14a至图14f示出了形成第一功函金属层250和覆盖层260(对应于步骤2400)，它们可以统称为功函金属层300。在一些实施例中，第一功函金属层250是或包括n型金属材料，诸如tialc、tial、taalc、taal等。第一功函金属层250可以通过诸如cvd、pvd、ald、镀和/或其它合适的方法的一种或多种沉积方法来形成，并且具有在约10a和20a之间的厚度255。可以直接在栅极介电层220(栅极结构200a、200d)上或者直接在第二阻挡层702(栅极结构200b、200c、200e、200f)上形成第一功函金属层250。在第一功函金属层250上形成覆盖层260。在一些实施例中，覆盖层260是或包括tin、tisin、tan、wn、mon、wcn或另一合适的材料，并且具有在约10a和20a之间的厚度265。
89.图15a至图15f示出了在保护层260上形成第一保护层271，对应于步骤2500的。第一保护层271是形成在覆盖层260上的氧阻挡层，以防止氧扩散至第一功函金属层250中，这将导致阈值电压的不期望的漂移。第一保护层271由可以阻止氧渗透至第一功函金属层250的介电材料形成，并且可以保护第一功函金属层250免于进一步氧化。第一保护层271可以包括硅、锗、sige、al、ti、hf或其它合适的材料的氧化物。在一些实施例中，使用ald形成具有在约10a和约20a之间的厚度(在z方向上)的第一保护层271。在一些实施例中，第一保护层271形成为在覆盖层260上的原位硅烷钝化。
90.图16a至图16f示出了在第一保护层271上形成第二保护层272，对应于步骤2600。第二保护层272是形成在第一保护层271上的另一氧阻挡层，以防止氧扩散至第一功函金属层250中，这将导致阈值电压的不期望的漂移。第二保护层272由可以阻止氧渗透至第一功函金属层250的介电材料形成，并且可以保护第一功函金属层250免于进一步氧化。第二保护层272可以包括金属或导电金属氧化物，诸如al、ti、hf、ruo2、iro2或另一合适的材料。在一些实施例中，第二保护层272使用ald形成并且具有在约10a和约20a之间的厚度(在z方向上)。在一些实施例中，从具有第一阻挡层701和第二阻挡层702的栅极结构200c、200f去除第二保护层272。在栅极结构200c、200f中，第一功函金属层250通过第一阻挡层701和第二阻挡层702与沟道22a分隔开，这减小了氧化第一功函金属层250对阈值电压漂移的影响。因此，可以形成没有第二保护层272的栅极结构200c、200f，以增加栅极填充窗口。
91.图17a至图17f示出了在第二保护层272上可选地形成第三保护层273，对应于步骤2700。图17a至图17f进一步示出了形成胶合层270和金属填充层290n、290p，对应于步骤2800和步骤2900。第三保护层273是形成在第二保护层272上的另一氧阻挡层，以防止氧扩散至第一功函金属层250中，这将导致阈值电压的不期望的漂移。第三保护层273由可以阻止氧渗透至第一功函金属层250的介电材料形成，并且可以保护第一功函金属层250免于进一步氧化。第三保护层273可以包括金属或导电金属氧化物，诸如al、ti、hf、ruo2、iro2或另一合适的材料。在一些实施例中，第三保护层273使用ald形成，并且具有在约10a和约20a之
间的厚度(在z方向上)。在一些实施例中，从具有第一阻挡层701和第二阻挡层702的栅极结构200c、200f去除第三保护层272，并且从具有第二阻挡层702的栅极结构200b、200e去除第三保护层272。在栅极结构200c、200f中，第一功函金属层250通过第一阻挡层701和第二阻挡层702与沟道22a分隔开，这减小了氧化第一功函金属层250对阈值电压漂移的影响。因此，可以形成没有第三保护层273的栅极结构200c、200f，以增加栅极填充窗口。类似地，虽然第一功函金属层250在栅极结构200d、200e中比在栅极结构200c、200f中靠近沟道22a，但是在一些实施例中，两个保护层271、272的存在可能足以减轻氧化第一功函金属层250。因此，也可以形成没有第三保护层273的栅极结构200d、200e，以增加栅极填充窗口。
92.在胶层280上形成可以包括导电材料的金属填充层290n、290p，诸如钨、钴、钌、铱、钼、铜、铝或它们的组合。在一些实施例中，金属填充层290n、290p可以使用诸如cvd、pvd、镀和/或其它合适的工艺的方法来沉积。如图17a至图17f所示，金属填充层290n、290p可以具有厚度295。由于存在或不存在阻挡层700或保护层270，厚度295可以横跨栅极结构200a
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200f变化。在每个保护层271、272、273比每个阻挡层701、702薄的实施例中，栅极结构200c、200f可以具有最小的填充窗口，对应于金属填充层290n、290p的最低厚度295，而栅极结构200a、200d可以具有最大的填充窗口，对应于最大的厚度295。
93.图18a至图18f示出了仅包括第一保护层271和第二保护层272的配置中的栅极结构200a
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200f。如图所示，栅极结构200a、200d可以包括第一保护层271和第二保护层272，并且栅极结构200b、200c、200e、200f可以包括第一保护层271，而基本没有第二保护层272。图18a至图18f的配置通过仅在对应于n
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ulvt gaa器件20n和p
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svt gaa器件20p的栅极结构200a、200d中包括额外的第二保护层272来改善栅极填充窗口。
94.图19a至图19f示出了在栅极结构200a、200d中包括第一保护层271、第二保护层272和第三保护层273但是在栅极结构200b、200c、200e、200f中不包括第二保护层272或第三保护层273的的配置中的栅极结构200a
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200f。因此，由于三个保护层271、272、273，n
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ulvt gaa器件20n和p
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svt gaa器件20p受益于增强的防氧化效果，而采用栅极结构200b、200c、200e、200f的其它gaa器件20n、20p由于不存在第二和第三保护层272、273而享有改善的栅极填充窗口。
95.图21是根据一个实施例的半导体工艺系统3200的图示。半导体工艺系统3200可以用于实施用于形成如关于图1a至图20所描述的gaa器件20n、20c、20d的可控的ale工艺。半导体工艺系统3200包括工艺室3202(包括内部容积3203)。支撑件3206位于内部容积3203内，并且配置为在薄膜蚀刻工艺期间支撑衬底3204。半导体工艺系统3200配置为在衬底3204上蚀刻薄膜，诸如用于形成第二il 240或功函阻挡层700的高k覆盖层。半导体工艺系统3200包括动态调整薄膜蚀刻参数的控制系统3224。在描述半导体工艺系统3200的操作之后，提供控制系统3224的细节。
96.在一个实施例中，半导体工艺系统3200包括第一流体源3208和第二流体源3210。第一流体源3208将第一流体供应至内部容积3203中。第二流体源3210将第二流体供应至内部容积3203中。第一流体和第二流体都有助于蚀刻衬底3204上的薄膜。虽然图21示出了流体源3208和3210，但是在实践中，流体源3208和3210可以包括或供应除流体之外的材料。例如，流体源3208和3210可以包括为蚀刻工艺提供所有材料的材料源。
97.在一个实施例中，半导体工艺系统3200是实施ale工艺的原子层蚀刻(ale)系统。
ale系统循环实施蚀刻工艺。每个循环包括使第一蚀刻流体从流体源3208流动，随后通过使来自吹扫源3212和3224中的一个或两个的吹扫气体流动来从蚀刻室吹扫第一蚀刻流体，随后使第二蚀刻流体从流体源3210流动，随后通过使来自吹扫源3212和3224中的一隔或两个的吹扫气体流动来从蚀刻室吹扫第二蚀刻流体。这对应于单个ale循环。每个循环从被蚀刻的薄膜蚀刻原子或分子层。ale循环的具体实例在图22中示出。
98.薄膜的由半导体工艺系统3200生成的参数会受到大量工艺条件的影响。工艺条件可以包括但不限于流体源3208、3210中剩余的流体或材料的量、来自流体源3208、3210的流体或材料的流速、由流体源3208和3210提供的流体的压力、将流体或材料输送至工艺室3202中的管或导管的长度、限定或包括在工艺室3202中的安瓿的寿命、工艺室3202内的温度、工艺室3202内的湿度、工艺室3202内的压力、工艺室3202内的光吸收和反射、半导体晶圆3204的表面部件、由流体源3208和3210提供的材料的成分、由流体源3208和3210提供的材料的相、蚀刻工艺的持续时间、蚀刻工艺的个别阶段的持续时间以及各种其它因素。
99.蚀刻工艺期间各个工艺条件的组合确定了通过ale工艺蚀刻的薄膜的剩余厚度。工艺条件可能产生不具有落在目标参数内的剩余厚度的薄膜。如果发生这种情况，则由半导体晶圆3204形成的集成电路可能无法正常工作。成批半导体晶圆的质量可能会受到影响。在一些情况下，可能需要报废一些半导体晶圆。
100.半导体工艺系统3200利用控制系统3224以动态调整工艺条件，以确保蚀刻工艺产生具有落在目标参数或特性内的参数或特性的薄膜。控制系统3224连接至与半导体工艺系统3200相关的处理设备。处理设备可以包括图2a所示的组件。控制系统3224可以控制来自流体源3208和3210的材料的流速、由流体源3208和3210供应的材料的温度、由流体源3208和3210提供的流体的压力、来自吹扫源3212和3214的材料的流速、来自流体源3208和3210以及吹扫源3212的材料的流动持续时间、工艺室3202内的温度、工艺室3202内的压力、工艺室3202内的湿度以及薄膜蚀刻工艺的其它方面。控制系统3224控制这些工艺参数，使得薄膜蚀刻工艺产生具有诸如目标剩余厚度、目标成分、目标晶体取向等的目标参数的薄膜。关于图23至图24提供了关于控制系统的进一步细节。
101.在一个实施例中，控制系统224经由一个或多个通信沟道3225通信地耦接至第一流体源3208和第二流体源3210。控制系统3224可以经由通信沟道3225将信号发送至第一流体源3208和第二流体源3210。控制系统3224可以部分响应于来自副产物传感器3222的传感器信号来控制第一流体源3208和第二流体源3210的功能。
102.在一个实施例中，半导体工艺系统3200可以包括用于控制来自第一流体源3208的第一流体的流速的一个或多个阀、泵或其它流量控制机构。这些流量控制机构可以是流体源3208的一部分，或者可以与流体源3208分隔开。控制系统3224可以通信地耦接至这些流量控制机构或耦接至控制这些流量控制机构的系统。控制系统3224可以通过控制这些机构来控制第一流体的流量。控制系统3200可以包括以与以上参考第一流体和第一流体源3208描述的相同方式控制来自第二流体源3210的第二流体的流量的阀、泵或其它流量控制机构。
103.在一个实施例中，半导体工艺系统3200包括歧管混合器3216和流体分配器3218。歧管混合器3216从第一流体源3208和第二流体源3210一起或分别接收第一流体和第二流体。歧管混合器3216将第一流体、第二流体或第一流体和第二流体的混合物提供至流体分
配器3218。流体分配器3218从歧管混合器3216接收一种或多种流体，并且将一种或多种流体分配至工艺室3202的内部容积3203中。
104.在一个实施例中，第一流体源3208通过第一流体沟道3230耦接至歧管混合器3216。第一流体沟道3230将第一流体从流体源3208输送至歧管混合器3216。第一流体沟道3230可以是用于将第一流体从第一流体源3208传递至歧管混合器3216的管、导管或其它合适的沟道。第二流体源3210通过第二流体沟道3232耦接至歧管混合器3216。第二流体沟道3232将第二流体从第二流体源3210输送至歧管混合器3216。
105.在一个实施例中，歧管混合器3216通过第三流体管线3234耦接至流体分配器3218。第三流体管线3234将流体从歧管混合器3216输送至流体分配器3218。第三流体管线3234可以输送第一流体、第二流体、第一流体和第二流体的混合物或其它流体，如将在下面更详细描述。
106.第一流体源3208和第二流体源3210可以包括流体箱。流体箱可以存储第一流体和第二流体。流体箱可以选择性输出第一流体和第二流体。
107.在一个实施例中，半导体工艺系统3200包括第一吹扫源3212和第二吹扫源3214。第一吹扫源通过第一吹扫管线3236耦接至第一流体管线3230。第二吹扫源通过第二吹扫管线3238耦接至流体管线3232。实际上，第一吹扫源和第二吹扫源可以是单个吹扫源。
108.在一个实施例中，第一吹扫源3212和第二吹扫源3214将吹扫气体供应至工艺室3202的内部容积3203中。吹扫流体是选择以从工艺室3202的内部容积3203吹扫或输送第一流体、第二流体、第一流体或第二流体的副产物或其它流体的流体。选择吹扫流体以不与衬底3204、衬底3204上的栅极金属层、第一流体和第二流体以及该第一流体或第二流体的副产物反应。因此，吹扫流体可以是包括但不限于ar或n2的惰性气体。
109.虽然图21示出了第一流体源3208和第二流体源3210，但是在实践中，半导体工艺系统3200可以包括其它数量的流体源。例如，半导体工艺系统3200可以仅包括单个流体源或多于两个流体源。因此，在不脱离本发明的范围的情况下，半导体工艺系统3200可以包括与两个流体源不同的数量。
110.图22是示出根据一个实施例的通过半导体工艺系统3200实施的ale工艺的循环的图。在时间t1，第一蚀刻流体开始流动。在图22的实例中，第一蚀刻流体是wci5。第一蚀刻流体从流体源3208流入内部容积3203。在内部容积3203中，第一蚀刻流体与高k覆盖层(例如，tisin)或功函阻挡层700(例如，tin)的顶部暴露层反应。在时间t2，第一蚀刻流体wci5停止流动。在一个实例中，在t1和t2之间经过的时间在1s和10s之间。
111.在时间t3，吹扫气体开始流动。吹扫气体从吹扫源3212和3224中的一个或两个流出。在一个实例中，吹扫气体是氩，n2或另一惰性气体中的一种，其可以吹扫第一蚀刻流体wci5而不与高k覆盖层(例如，tisin)或功函阻挡层700(例如，tin)反应。在时间t4，吹扫气体停止流动。在一个实例中，在t3和t4之间经过的时间在2s和15s之间。
112.在时间t5，第二蚀刻流体流入内部容积3203。第二蚀刻流体从流体源3210流入内部容积3203。在一个实例中，第二蚀刻流体是o2。o2与氮化钛层124的顶部原子或分子层反应，并且完成蚀刻氮化钛层124的顶部原子或分子层。在时间t6，第二蚀刻流体停止流动。在一个实例中，在t5和t6之间的经过时间在1s和10s之间。
113.在时间t7，吹扫气体再次流动并且吹扫第二蚀刻流体的内部容积3203。在时间t8，
吹扫气体停止流动。t1和t8之间的时间对应于单个ale循环。
114.实际上，ale工艺可以包括5个和50个之间的循环，取决于高k覆盖层(例如，tisin)或功函阻挡层700(例如，tin)的初始厚度以及高k覆盖层(例如，tisin)或功函阻挡层700(例如，tin)的期望的最终厚度。每个循环去除高k覆盖层(例如，tisin)或功函阻挡层700(例如，tin)的原子或分子层。在不脱离本发明的范围的情况下，可以利用其它材料、工艺和经过时间。
115.图23是根据一个实施例的图21的控制系统3224的框图。根据一个实施例，图23的控制系统3224配置为在实施ale工艺以形成图1a至图1c的gaa器件20n、20c、20d中控制半导体工艺系统3200的操作。控制系统3224利用机器学习以调整半导体工艺系统3200的参数。控制系统3224可以在ale运行之间或者甚至在ale循环之间调整半导体工艺系统3200的参数，以确保由ale工艺形成的薄膜层落在所选的规格内。
116.在一个实施例中，控制系统3224包括分析模型3302和训练模块3304。训练模块3304利用机器学习工艺训练分析模型3302。机器学习工艺训练分析模型3302以选择用于将产生具有所选特性的薄膜的ale工艺的参数。虽然训练模块3304示出为与分析模型3302分隔开，但是实际上，训练模块3304可以是分析模型3302的一部分。
117.控制系统3224包括或存储训练集数据3306。训练集数据3306包括历史薄膜数据3308和历史工艺条件数据3310。历史薄膜数据3308包括与由ale工艺产生的薄膜有关的数据。历史工艺条件数据3310包括与在生成薄膜的ale工艺期间的工艺条件有关的数据。如将在下面更详细阐述的，训练模块3304利用历史薄膜数据3308和历史工艺条件数据3310以利用机器学习工艺训练分析模型3302。
118.在一个实施例中，历史薄膜数据3308包括与先前蚀刻的薄膜的剩余厚度有关的数据。例如，在半导体制造设施的操作期间，可以在几个月或几年的过程中处理数千或数百万个半导体晶圆。半导体晶圆的每个可以包括通过ale工艺蚀刻的薄膜。在每个ale工艺之后，薄膜的厚度作为质量控制工艺的一部分来测量。历史薄膜数据3308包括通过ale工艺蚀刻的薄膜的每个的剩余厚度。因此，历史薄膜数据3308可以包括用于通过ale工艺蚀刻的大量薄膜的厚度数据。
119.在一个实施例中，历史薄膜数据3308也可以包括与处于薄膜蚀刻工艺的中间阶段的薄膜厚度有关的数据。例如，ale工艺可以包括大量的蚀刻循环，在该蚀刻循环期间，蚀刻薄膜的个别层。历史薄膜数据3308可以包括在个别蚀刻循环或蚀刻循环组之后的薄膜的厚度数据。因此，历史薄膜数据3308不仅包括与完成ale工艺之后的薄膜的总厚度有关的数据，而且可以包括与处于ale工艺的各个阶段的薄膜的厚度有关的数据。
120.在一个实施例中，历史薄膜数据3308包括与通过ale工艺蚀刻的剩余薄膜的成分有关的数据。在蚀刻薄膜之后，可以进行测量以确定薄膜的元素或分子成分。成功蚀刻薄膜产生包括特定剩余厚度的薄膜。不成功的蚀刻工艺可能产生不包括指定比例的元素或化合物的薄膜。历史薄膜数据3308可以包括来自指示组成各个薄膜的元素或化合物的测量的数据。
121.在一个实施例中，历史工艺条件3310包括在蚀刻与历史薄膜数据3308相关的薄膜的ale工艺期间的各个工艺条件或参数。因此，对于在历史薄膜数据3308中具有数据的每个薄膜，历史工艺条件数据3310可以包括在蚀刻薄膜期间存在的工艺条件或参数。例如，历史
工艺条件数据3310可以包括在ale工艺期间与工艺室内的压力、温度和流体流速有关的数据。
122.历史工艺条件数据3310可以包括与在ale工艺期间流体源中的前体材料的剩余量有关的数据。历史工艺条件数据3310可以包括与工艺室3202的寿命、已经在工艺室3202中实施的蚀刻工艺的数量、自工艺室3202的最近清洁循环以来已经在工艺室3202中实施的蚀刻工艺的数量有关的数据或与工艺室3202相关的其它数据。历史工艺条件数据3310可以包括与在蚀刻工艺期间引入工艺室3202的化合物或流体有关的数据。与化合物有关的数据可以包括化合物的类型、化合物的相(固体、气体或液体)、化合物的混合物或与引入工艺室3202的化合物或流体有关的其它方面。历史工艺条件数据3310可以包括在ale工艺期间与工艺室3202内的湿度有关的数据。历史工艺条件数据3310可以包括与与工艺室3202有关的光吸收、光吸附和光反射有关的数据。历史工艺条件数据3326可以包括在ale工艺期间与将化合物或流体输送至工艺室3202中的管道、管或导管的长度有关的数据。历史工艺条件数据3310可以包括在ale工艺期间与将化合物或流体输送至工艺室3202中的载气的条件有关的数据。
123.在一个实施例中，历史工艺条件数据3310可以包括用于单个ale工艺的多个个别循环的每个的工艺条件。因此，历史工艺条件数据3310可以包括用于非常大量的ale循环的工艺条件数据。
124.在一个实施例中，训练集数据3306将历史薄膜数据3308与历史工艺条件数据3310链接。换句话说，将与历史薄膜数据3308中的薄膜相关的薄膜厚度、材料成分或晶体结构链接(例如，通过标记)至与该蚀刻工艺相关的工艺条件数据。如将在下面更详细阐述的，可以在机器学习工艺中利用标记的训练集数据以训练分析模型3302，以预测将产生正确形成的薄膜的半导体工艺条件。
125.在一个实施例中，控制系统3324包括处理资源3312、存储器资源3314和通信资源3316。处理资源3312可以包括一个或多个控制器或处理器。处理资源3312配置为执行软件指令，处理数据，做出薄膜蚀刻控制决策，实施信号处理，从存储器读取数据，将数据写入存储器并且实施其它处理操作。处理资源3312可以包括位于半导体工艺系统3200的场所或设施处的物理处理资源3312。处理资源可以包括远离现场半导体工艺系统3200或半导体工艺系统3200所位于的设施的虚拟处理资源3312。处理资源3312可以包括基于云的处理资源(包括经由一个或多个云计算平台访问的处理器和服务器)。
126.在一个实施例中，存储器资源3314可以包括一个或更多个计算机可读存储器。存储器资源3314配置为存储与控制系统及其组件的功能相关的软件指令，包括但不限于分析模型3302。存储器资源3314可以存储与控制系统3224及其组件的功能相关的数据。数据可以包括训练集数据3306、当前工艺条件数据以及与控制系统3224或其任何组件的操作相关的任何其它数据。存储器资源3314可以包括位于半导体工艺系统3200的场所或设施处的物理存储器资源。存储器资源可以包括远离半导体工艺系统3200的站点或设施定位的虚拟存储器资源。存储器资源3314可以包括经由一个或多个云计算平台访问的基于云的存储器资源。
127.在一个实施例中，通信资源可以包括使控制系统3224能够与与半导体工艺系统3200相关的设备通信的资源。例如，通信资源3316可以包括使控制系统3224能够接收与半
导体工艺系统3200相关的传感器数据并且控制半导体工艺系统3200的设备的有线和无线通信资源。通信资源3316可以使控制系统3224能够控制来自流体源3308和3310以及来自吹扫源3312和3314的流体或其它材料的流动。通信资源3316可以使控制系统3224能够控制加热器、电压源、阀、排气沟道、晶圆传送设备以及与半导体工艺系统3200相关的任何其它设备。通信资源3316可以使控制系统3224能够与远程系统通信。通信资源3316可以包括一个或多个网络或者可以促进经由一个或多个网络的通信，诸如有线网络、无线网络、因特网或内联网。通信资源3316可以使控制系统3224的组件能够彼此通信。
128.在一个实施例中，分析模型3302经由处理资源3312、存储器资源3314和通信资源3316来实现。控制系统3224可以是具有彼此远离并且远离半导体工艺系统3200的组件、资源和位置的分散控制系统。
129.图24是示出根据一个实施例的图23的分析模型3302的操作方面和训练方面的框图。分析模型3302可以用于选择通过图21的半导体工艺系统3200实施以形成图1a至图1c的gaa器件20n、20c、20d的ale工艺的参数。如先前所讨论，训练集数据3306包括与多个先前实施的薄膜蚀刻工艺有关的数据。每个先前实施的薄膜蚀刻工艺都是在特定的工艺条件下进行的，并且产生具有特定特性的薄膜。用于每个先前实施的薄膜蚀刻工艺的工艺条件格式化为相应的工艺条件向量3352。工艺条件向量包括多个数据字段3354。每个数据字段3354对应于特定的工艺条件。
130.图24的实例示出了将在训练工艺期间传递至分析模型3302的单个工艺条件向量3352。在图24的实例中，工艺条件向量3352包括九个数据字段3354。第一数据字段3354对应于先前实施的薄膜蚀刻工艺期间的温度。第二数据字段3356对应于先前实施的薄膜蚀刻工艺期间的压力。第三数据字段3354对应于先前实施的薄膜蚀刻工艺期间的湿度。第四数据字段3354对应于先前实施的薄膜蚀刻工艺期间的蚀刻材料的流速。第五数据字段3354对应于先前实施的薄膜蚀刻工艺期间的蚀刻材料的相(液体、固体或气体)。第六数据字段3354对应于先前实施的薄膜蚀刻工艺中使用的安瓿的寿命。第七数据字段3354对应于先前实施的薄膜蚀刻工艺期间晶圆上的蚀刻区域的尺寸。第八数据字段3354对应于先前实施的薄膜蚀刻工艺期间利用的晶圆的表面部件的密度。第九数据字段对应于先前实施的薄膜蚀刻工艺期间表面部件的侧壁的角度。实际上，在不脱离本发明的范围的情况下，每个工艺条件向量3352可以包括比图24所示的多或少的数据字段。在不脱离本发明的范围的情况下，每个工艺条件向量3352可以包括不同类型的工艺条件。图24所示的特定工艺条件仅通过实例给出。每个工艺条件由对应的数据字段3354中的数值表示。对于不是用数字自然表示的条件类型，诸如材料阶段，可以为每个可能的阶段分配数字。
131.分析模型3302包括多个神经网络层3356a
‑
3356e。每个神经网络层包括多个节点3358。每个节点3358也可以称为神经元。来自第一神经网络层3356a的每个节点3358从工艺条件向量3352接收用于每个数据字段的数据值。因此，在图24的实例中，来自第一神经网络层3356a的每个节点3358接收九个数据值，因为工艺条件向量3352具有九个数据字段。每个神经元3358包括在图24中标记为f(x)的相应的内部数学函数。第一神经网络层3356a的每个节点3358通过将内部数学函数f(x)应用于来自工艺条件向量3352的数据字段3354的数据值来生成标量值。下面提供关于内部数学函数f(x)的进一步详细信息。
132.第二神经网络层3356b的每个节点3358接收由第一神经网络层3356a的每个节点
3358生成的标量值。因此，在图24的实例中，第二神经网络层3356b的每个节点接收四个标量值，因为在第一神经网络层3356a中存在四个节点3358。第二神经网络层3356b的每个节点3358通过将相应的内部数学函数f(x)应用于来自第一神经网络层3356a的标量值来生成标量值。
133.第三神经网络层3356c的每个节点3358接收由第二神经网络层3356b的每个节点3358生成的标量值。因此，在图24的实例中，第三神经网络层3356c的每个节点接收五个标量值，因为在第二神经网络层3356b中存在五个节点3358。第三神经网络层3356c的每个节点3358通过将相应的内部数学函数f(x)应用于来自第二神经网络层3356b的节点3358的标量值来生成标量值。
134.神经网络层3356d的每个节点3358接收由先前神经网络层(未示出)的每个节点3358生成的标量值。神经网络层3356d的每个节点3358通过将相应的内部数学函数f(x)应用于来自第二神经网络层3356b的节点3358的标量值来生成标量值。
135.最终神经网络层仅包括单个节点3358。最终神经网络层接收由先前神经网络层3356d的每个节点3358生成的标量值。最终神经网络层3356e的节点3358通过将数学函数f(x)应用于从神经网络层3356d的节点3358接收的标量值来生成数据值3368。
136.在图24的实例中，数据值3368对应于由对应于包括在工艺条件向量3352中的值的工艺条件数据生成的薄膜的预测剩余厚度。在其它实施例中，最终神经网络层3356e可以生成多个数据值，每个数据值对应于特定的薄膜特性，诸如薄膜晶体取向、薄膜均匀性或薄膜的其它特性。最终神经网络层3356e将包括用于要生成的每个输出数据值的相应节点3358。在预测薄膜厚度的情况下，在一个实例中，工程师可以提供指定预测薄膜厚度3368必须落在所选的范围内(诸如在0nm和50nm之间)的约束。分析模型3302将调整内部函数f(x)以确保对应于预测薄膜厚度的数据值3368将落在指定范围内。
137.在机器学习工艺期间，分析模型将数据值3368中的预测剩余厚度与如数据值3370所指示的薄膜的实际剩余厚度进行比较。如先前所阐述的，训练集数据3306(对于每组历史工艺条件数据)包括指示由历史薄膜蚀刻工艺产生的薄膜的特性的薄膜特性数据。因此，数据字段3370包括由工艺条件向量3352中反映的蚀刻工艺产生的薄膜的实际剩余厚度。分析模型3302将数据值3368的预测剩余厚度与来自数据值3370的实际剩余厚度进行比较。分析模型3302生成误差值3372，指示来自数据值3368的预测剩余厚度和来自数据值3370的实际剩余厚度之间的误差或差异。误差值3372用于训练分析模型3302。
138.通过讨论内部数学函数f(x)，可以更充分理解训练分析模型3302。虽然所有节点3358利用内部数学函数f(x)标记，但是每个节点的数学函数f(x)是唯一的。在一个实例中，每个内部数学函数具有以下形式：
139.f(x)＝x1*w1+x2*w2+
…
xn*w1+b。
140.在以上的等式中，每个值x1
‑
xn对应于从先前的神经网络层中的节点3358接收的数据值，或者，在第一神经网络层3356a的情况下，每个值x1
‑
xn对应于来自工艺条件向量3352的数据字段3354的数据值。因此，用于给定节点的n等于先前的神经网络层中的节点的数量。值w1
‑
wn是与来自先前的层的对应节点相关的标量加权值。分析模型3302选择加权值w1
‑
wn的值。常数b是标量偏差值，并且也可以乘以加权值。由节点3358生成的值基于加权值w1
‑
wn。因此，每个节点3358具有n个加权值w1
‑
wn。虽然以上未示出，但是每个函数f(x)也可
以包括激活函数。以上的等式中列出的总和乘以激活函数。激活函数的实例可以包括整流线性单位(relu)函数、s形函数、双曲线张力函数或其它类型的激活函数。
141.在已经计算出误差值3372之后，分析模型3302针对各个神经网络层3356a
‑
3356e的各个节点3358调整加权值w1
‑
wn。在分析模型3302调整加权值w1
‑
wn之后，分析模型3302再次将工艺条件向量3352提供至输入神经网络层3356a。因为对于分析模型3302的各个节点3358，加权值不同，所以预测剩余厚度3368将与先前迭代中的不同。分析模型3302通过将实际剩余厚度3370与预测剩余厚度3368进行比较，再次生成误差值3372。
142.分析模型3302再次调整与各个节点3358相关的加权值w1
‑
wn。分析模型3302再次处理工艺条件向量3352并且生成预测剩余厚度3368和相关的误差值3372。训练工艺包括在迭代中调整加权值w1
‑
wn，直至最小化误差值3372。
143.图24示出了传递至分析模型3302的单个工艺条件向量3352。实际上，训练工艺包括：通过分析模型3302传递大量的工艺条件向量3352；为每个工艺条件向量3352生成预测剩余厚度3368；以及为每个预测剩余厚度生成相关的误差值3372。训练工艺也可以包括针对一批工艺条件向量3352生成指示所有预测剩余厚度的平均误差的累积误差值。分析模型3302在处理工艺条件向量3352的每批之后调整加权值w1
‑
wn。训练工艺继续，直至所有工艺条件向量3352的平均误差小于所选的阈值容限。当平均误差小于所选的阈值容限时，分析模型3302训练完成，并且分析模型被训练成基于工艺条件准确预测薄膜的厚度。然后，分析模型3302可以用于预测薄膜厚度并且用于选择将产生期望薄膜厚度的工艺条件。在使用训练模型3302期间，将表示要实施的当前薄膜蚀刻工艺的当前工艺条件并且在工艺条件向量3352处具有相同格式的工艺条件向量提供至训练分析模型3302。然后，训练的分析模型3302可以预测将由那些工艺条件产生的薄膜厚度。
144.已经关于图24描述了基于神经网络的分析模型3302的特定实例。但是，在不脱离本发明的范围的情况下，可以利用其它类型的基于神经网络的分析模型或除神经网络之外的类型的分析模型。此外，在不脱离本发明的范围的情况下，神经网络可以具有不同数量的神经网络层(具有不同数量的节点)。
145.图25是根据一个实施例的用于训练分析模型以识别将产生适当蚀刻薄膜的工艺条件的工艺3400的流程图。分析模型的一个实例是图23的分析模型3302。工艺3400的各个步骤可以利用关于图21至图24描述的组件、工艺和技术。因此，参考图21至图24描述图25。
146.在3402中，工艺3400收集包括历史薄膜数据和历史工艺条件数据的训练集数据。这可以通过使用数据挖掘系统或工艺来完成。数据挖掘系统或工艺可以通过访问与半导体工艺系统3200相关的一个或多个数据库并且收集和组织包含在一个或多个数据库中的各种类型的数据来收集训练集数据。数据挖掘系统或工艺或另一系统或工艺可以处理并且格式化收集的数据以生成训练集数据。训练集数据3306可以包括历史薄膜数据3308和历史工艺条件数据3310，如关于图23所描述的。
147.在3404中，工艺3400将历史工艺条件数据输入至分析模型。在一个实例中，这可以包括利用如关于图23所描述的训练模块3304将历史工艺条件数据3310输入至分析模型3302中。可以以连续离散集将历史工艺条件数据提供至分析模型3302。每个离散集可以对应于单个薄膜蚀刻工艺或单个薄膜蚀刻工艺的部分。可以将历史工艺条件数据作为向量提供至分析模型3302。每个集可以包括由分析模型3302格式化用于接收处理的一个或多个向
量。可以以其它格式将历史工艺条件数据提供至分析模型3302，而不脱离本发明的范围。
148.在3406中，工艺3400基于历史工艺条件数据来生成预测薄膜数据。特别地，分析模型3302针对每组历史薄膜条件数据3310生成预测薄膜数据。预测薄膜数据对应于由该特定组的工艺条件产生的薄膜的特性(诸如剩余厚度)的预测。预测薄膜数据可以包括厚度、均匀性、成分、晶体结构或剩余薄膜的其它方面。
149.在3408中，将预测薄膜数据与历史薄膜数据3308进行比较。特别地，将用于每组历史工艺条件数据的预测薄膜数据与与该组历史工艺条件数据相关的历史薄膜数据3308进行比较。比较可以产生指示预测薄膜数据与历史薄膜数据3308的匹配程度的误差函数。对每组预测薄膜数据实施该比较。在一个实施例中，该过程可以包括生成指示预测薄膜数据的整体与历史薄膜数据3308相比如何的累积误差函数或指示。这些比较可以由训练模块3304或分析模型3302实施。在不脱离本发明的范围的情况下，比较可以包括除以上描述的那些之外的其它类型的功能或数据。
150.在3410中，工艺3400基于在步骤3408中生成的比较来确定预测薄膜数据是否与历史的薄膜数据匹配。例如，工艺确定在历史蚀刻工艺之后，预测剩余厚度是否与实际剩余厚度匹配。在一个实例中，如果累积误差函数小于误差容限，则工艺3400确定薄膜数据与历史薄膜数据匹配。在一个实例中，如果累积误差函数大于误差容限，则工艺3400确定薄膜数据与历史薄膜数据不匹配。在一个实例中，误差容限可以包括0.1和0之间的容限。换句话说，如果累积百分比误差小于0.1或10％，则工艺3400认为预测薄膜数据与历史薄膜数据匹配。如果累积百分比误差大于0.1或10％，则工艺3400认为预测薄膜数据与历史薄膜数据不匹配。在不脱离本发明的范围的情况下，可以利用其它容限范围。在不脱离本发明的范围的情况下，可以以多种方式来计算错误分数。训练模块3304或分析模型3302可以做出与处理步骤3410相关的确定。
151.在一个实施例中，如果在步骤3410中预测薄膜数据与历史薄膜数据3308不匹配，则工艺进入步骤3412。在步骤3412中，工艺3400调整与分析模型3302相关的内部功能。在一个实例中，训练模块3304调整与分析模型3302相关的内部功能。工艺从步骤3412返回至步骤3404。在步骤3404中，将历史工艺条件数据再次提供至分析模型3302。因为已经调整了分析模型3302的内部功能，所以分析模型3302将产生与先前循环中不同的预测薄膜数据。工艺进入步骤3406、3408和3410，并且计算累积误差。如果预测薄膜数据与历史薄膜数据不匹配，则工艺返回至步骤3412，并且再次调整分析模型3302的内部功能。该工艺以迭代方式进行，直至分析模型3302生成与历史薄膜数据3308匹配的预测薄膜数据。
152.在一个实施例中，如果预测薄膜数据与历史的薄膜数据匹配，则在工艺3400中，工艺步骤3410进入3414。在步骤3414中，训练完成。分析模型3302现在准备好用于识别工艺条件，并且可以用于由半导体工艺系统3200实施的薄膜蚀刻工艺。在不脱离本发明的范围的情况下，工艺3400可以包括本文所示出和描述的步骤以外的其它步骤或步骤的布置。
153.图26是根据一个实施例的用于动态选择用于薄膜蚀刻工艺的工艺条件并且用于实施薄膜蚀刻工艺的工艺3500的流程图。工艺3500的各个步骤可以利用关于图20至图24描述的组件、工艺和技术。因此，参考图21至图25描述图26。
154.在3502中，工艺3500将目标薄膜条件数据提供至分析模型3302。目标薄膜条件数据识别要通过薄膜蚀刻工艺形成的薄膜的所选特性。目标薄膜条件数据可以包括目标剩余
厚度、目标成分、目标晶体结构或薄膜的其它特性。目标薄膜条件数据可以包括厚度的范围。可以选择的目标条件或特性基于训练工艺中利用的薄膜特性。在图26的实例中，训练工艺集中在薄膜厚度上。
155.在3504中，工艺3500将静态工艺条件提供至分析模型3302。静态工艺条件包括将不会为下一个薄膜蚀刻工艺调整的工艺条件。静态工艺条件可以包括指示将在其上实施薄膜蚀刻工艺的晶圆上的图案密度的目标器件图案密度。静态工艺条件可以包括有效平面面积的晶体取向、有效平面面积的粗糙度指数、半导体晶圆表面上的部件的有效侧壁面积、暴露的有效侧壁倾斜角、暴露的表面膜功能组、暴露的侧壁膜功能组、半导体晶圆的旋转或倾斜、工艺气体参数(材料、材料的相和材料的温度)、流体源3208和3210中材料流体的剩余量、吹扫源3212和3214中流体的剩余量、工艺室内的湿度、蚀刻工艺中利用的安瓿的寿命、工艺室内的光吸收或反射、将流体提供至工艺室的管道或导管的长度或其它条件。在不脱离本发明的范围的情况下，静态工艺条件可以包括除以上描述的那些之外的条件。此外，在一些情况下，以上列出的一些静态工艺条件可以是需要调整的动态工艺条件，这将在下面更详细描述。在图26的实例中，动态工艺条件包括温度、压力、湿度和流速。静态工艺条件包括相、安瓿的寿命、蚀刻面积、蚀刻密度和侧壁角度。
156.在3506中，根据一个实施例，工艺3500为分析模型选择动态工艺条件。动态工艺条件可以包括未指定为静态工艺条件的任何工艺条件。例如，训练集数据可以在历史工艺条件数据3310中包括大量各种类型的工艺条件数据。这些类型的工艺条件中的一些将被定义为静态工艺条件，并且这些类型的工艺条件中的一些将被定义为动态工艺条件。因此，当在操作3504中提供静态工艺条件时，剩余类型的工艺条件可以定义为动态工艺条件。分析模型3302可以最初为动态工艺条件选择初始值。在已经为动态工艺条件选择初始值之后，分析模型具有要分析的全套工艺条件。在一个实施例中，动态工艺条件的初始值可以基于先前确定的起动值或根据其它方案来选择。
157.动态工艺条件可以包括在蚀刻工艺期间来自流体源3208和3210的流体或材料的流速。动态工艺条件可以包括来自吹扫源3212和3214的流体或材料的流速。动态工艺条件可以包括工艺室内的压力、工艺室内的温度、工艺室内的湿度、蚀刻工艺的各个步骤的持续时间或工艺室内生成的电压或电场。在不脱离本发明的范围的情况下，动态工艺条件可以包括其它类型的条件。
158.在3508中，分析模型3302基于静态和动态工艺条件生成预测薄膜数据。预测薄膜数据包括在目标薄膜条件数据中建立的相同类型的薄膜特性。特别地，预测薄膜数据包括来自关于图21至图25描述的训练工艺的预测薄膜数据的类型。例如，预测薄膜数据可以包括薄膜厚度、膜成分或薄膜的其它参数。
159.在3510中，工艺将预测薄膜数据与目标薄膜数据进行比较。特别地，分析模型3302将预测薄膜数据与目标薄膜数据进行比较。比较表明预测薄膜数据与目标薄膜数据的匹配程度。该比较可以指示预测薄膜数据是否落在目标薄膜数据所建立的容限或范围内。例如，如果目标薄膜厚度在1nm和9nm之间，则比较将指示预测薄膜数据是否落在该范围内。
160.在3512中，如果预测薄膜数据与目标薄膜数据不匹配，则工艺进入3514。在3514中，分析模型3302调整动态工艺条件数据。工艺从3514返回至3508。在3508中，分析模型3302再次基于静态工艺条件和调整的动态工艺条件来生成预测薄膜数据。然后，分析模型
在3510中将预测薄膜数据与目标薄膜数据进行比较。在3512中，如果预测薄膜数据与目标薄膜数据不匹配，则工艺进入3514，并且分析模型3302再次调整动态工艺条件。该工艺继续，直至生成与目标薄膜数据匹配的预测薄膜数据。如果预测薄膜数据与目标薄膜数据3512匹配，则工艺进入3516。
161.在3516中，工艺3500基于产生目标薄膜数据内的预测薄膜数据的动态工艺条件来调整半导体工艺系统3200的薄膜工艺条件。例如，控制系统3224可以根据动态工艺条件数据来调整流体流速、蚀刻步骤持续时间、压力、温度、湿度或其它因素。
162.在3518中，半导体工艺系统3200根据由分析模型识别的调整的动态工艺条件来实施薄膜蚀刻工艺。在一个实施例中，薄膜蚀刻工艺为ale工艺。但是，在不脱离本发明的范围的情况下，可以利用其它薄膜蚀刻工艺。在一个实施例中，半导体工艺系统3200基于薄膜蚀刻工艺中个别蚀刻阶段之间的分析模型来调整工艺参数。例如，在ale工艺中，一次蚀刻一层薄膜。分析模型3302可以识别用于蚀刻下一层的参数。因此，半导体工艺系统可以调整各个蚀刻阶段之间的蚀刻条件。
163.实施例可以提供优势。栅极结构200a
‑
200f改善了栅极填充窗口，并且实现了较低的栅极电阻和较高的可靠性，同时利用光刻图案化提供了多个vt调节。可以通过在覆盖层260上方沉积第一保护层271、第二保护层272和/或第三保护层273来减少第一功函金属层250的氧化。ai控制的ale促进了阻挡层700的高精度去除，用于进一步调节阈值电压。这些技术改善了调节阈值电压的灵活性。
164.根据至少一个实施例，器件包括：衬底；半导体沟道，位于衬底上方；以及栅极结构，位于半导体沟道上方并且横向围绕半导体沟道。栅极结构包括：第一介电层，位于半导体沟道上方；第一功函金属层，位于第一介电层上方；第一保护层，位于第一功函金属层上方；第二保护层，位于第一保护层上方；以及金属填充层，位于第二保护层上方。在一些实施例中，所述栅极结构还包括：阻挡层，位于所述第一功函金属层和所述第一介电层之间。在一些实施例中，所述栅极结构还包括：第三保护层，位于所述第一保护层和所述第二保护层上方。在一些实施例中，所述栅极结构还包括：覆盖层，与所述第一保护层和所述第一功函金属层物理接触，其中，所述第一功函金属层与所述第一介电层物理接触。在一些实施例中，所述第一保护层包括si、ge、sige、al、ti或hf；以及所述第二保护层包括金属或导电金属氧化物。在一些实施例中，所述栅极结构还包括：界面层，位于所述第一介电层和所述半导体沟道之间。在一些实施例中，所述栅极结构进一步位于所述第一半导体沟道和所述衬底之间的第二半导体沟道上方并且围绕所述第一半导体沟道和所述衬底之间的第二半导体沟道。
165.根据至少一个实施例，器件包括第一栅极结构和第二栅极结构。第一栅极结构包括：第一介电层，位于第一半导体沟道上方；第一功函金属层，位于第一介电层上方；第一保护层，位于第一功函金属层上方；第二保护层，位于第一保护层上方；以及第一金属填充层，位于第二保护层上方。第二栅极结构包括：第二介电层，位于第二半导体沟道上方；第一阻挡层，位于第二介电层上方；第二功函金属层，位于第一阻挡层上方；第三保护层，位于第二功函金属层上方；以及第二金属填充层，位于第三保护层上方。在一些实施例中，在所述相同材料层中形成所述第一半导体沟道和所述第二半导体沟道。在一些实施例中，所述第一半导体沟道是硅，并且所述第二半导体沟道是sige。在一些实施例中，所述第一栅极结构还
包括所述第二保护层上方的第四保护层。在一些实施例中，所述第一保护层和所述第三保护层是原位硅烷钝化层。在一些实施例中，所述第二栅极结构还包括所述第一阻挡层和所述第二功函金属层之间的第二阻挡层。
166.根据至少一个实施例，方法包括：在第一沟道上方形成第一介电层；在第一介电层上方形成第一功函金属层；在第一功函金属层上方形成第一保护层；在第一保护层上方形成第二保护层；以及在第二保护层上方形成第一金属填充层。在一些实施例中，该方法还包括：在形成所述第一金属填充层之前，在所述第二保护层上方形成第三保护层。在一些实施例中，该方法还包括：在所述第一介电层上方形成第一阻挡层，其中，在所述第一阻挡层上方形成所述第一功函金属层。在一些实施例中，该方法还包括：去除所述第一阻挡层。在一些实施例中，通过人工智能(ai)控制的原子层蚀刻(ale)工艺去除所述第一阻挡层。在一些实施例中，该方法还包括：在所述第一沟道上方形成界面层，其中，所述第一介电层形成在所述界面层上方；在所述第一功函金属层上方形成覆盖层，其中，所述第一保护层形成在所述覆盖层上方；以及在所述第二保护层上方形成胶层，其中，所述第一金属填充层形成在所述胶层上方。在一些实施例中，该方法还包括：在位于衬底的与所述第一沟道不同的区域上方的第二沟道上方形成所述第一介电层；以及从所述第二沟道上方去除所述第二保护层，同时暴露所述第一沟道。
167.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。