具有用于不同极性FET的不同应力诱导隔离电介质的结构的制作方法

具有用于不同极性fet的不同应力诱导隔离电介质的结构
技术领域
1.本公开涉及场效应晶体管(fet)的应力施加，更具体地涉及采用不同的应力诱导隔离电介质赋予不同的应力以使两种极性fet的性能都提高的结构和方法。


背景技术：

2.先进集成电路(ic)制造需要基于特定的电路设计来形成各个电路元件，例如，诸如fet等的晶体管。fet通常包括源极区、漏极区和栅极区。栅极区位于源极区和漏极区之间，并控制流过源极区和漏极区之间的沟道(或有源区域)的电流。
3.已知向fet施加应力可以提高其性能。当在纵向方向上(即，在电流流动方向上)施加时，已知拉伸应力可提高电子迁移率(或n沟道fet(nfet)驱动电流)，而压缩应力可提高空穴迁移率(或p沟道fet(pfet)驱动电流)。类似地，当在横向方向上(即，垂直于电流流动方向)施加时，已知压缩应力可提高电子迁移率(或n沟道fet(nfet)驱动电流)，而拉伸应力可提高空穴迁移率(或p沟道fet(pfet)驱动电流)。在纵向方向上向fet施加这样的应力的一种方法是在fet(即，其栅极)上使用具有固有应力的阻挡(barrier)氮化硅衬里(liner)。例如，具有拉伸应力的氮化硅衬里可用于在nfet沟道中引发拉伸，而具有压缩应力的氮化硅衬里可用于在pfet沟道中引发压缩。因此，需要双重/混合衬里方案在相邻的nfet和pfet中引发期望的应力。双重/混合衬里方案的形成具有挑战性，从而在制造期间导致良品率问题。
4.沟槽隔离将ic中的不同fet隔离开。通常，将沟槽蚀刻到衬底中包围所有有源区域，并用隔离电介质填充沟槽，以将衬底的一个区域与衬底中相邻的区域隔离开。给定极性的一个或多个fet可以设置在由沟槽隔离而隔离开的区域内。特定隔离电介质也会在fet的有源区域中诱导应力。通常，单一类型的隔离电介质既包围nfet的有源区域也包围pfet的有源区域，从而诱导出仅提高nfet或pfet之一而非全部两者的性能的应力。


技术实现要素：

5.本公开的一方面涉及一种结构，所述结构具有：第一应力诱导隔离电介质，其包围并接触p型场效应晶体管pfet的第一有源区域；以及第二应力诱导隔离电介质，其包围并接触n型场效应晶体管nfet的第二有源区域，其中所述第一应力诱导隔离电介质和所述第二应力诱导隔离电介质诱导不同类型的应力。
6.本公开的另一方面包括一种用于p型场效应晶体管pfet和相邻的n型场效应晶体管nfet的沟槽隔离结构，所述沟槽隔离结构包括：限定在衬底中的沟槽开口，所述沟槽开口的第一部分将所述pfet的第一有源区域与所述nfet的第二有源区域间隔开；第一应力诱导隔离电介质，其位于所述沟槽开口中并包围所述pfet的所述第一有源区域；以及第二应力诱导隔离电介质，其位于所述沟槽开口中并包围所述nfet的所述第二有源区域，其中所述第一应力诱导隔离电介质和所述第二应力诱导隔离电介质在所述第一有源区域和所述第二有源区域之间的所述沟槽开口的所述第一部分中诱导不同的应力并且彼此邻接。
7.本公开的另一方面涉及一种方法，所述方法包括：在衬底中形成沟槽隔离，所述沟槽隔离包围第一极性场效应晶体管fet的第一有源区域，并且包围第二不同极性场效应晶体管fet的第二有源区域，所述沟槽隔离包括位于其中的第一应力诱导隔离电介质；以及从包围所述第二极性fet的所述第二有源区域的所述沟槽隔离的一部分中去除所述第一应力诱导隔离电介质，以及在包围所述第二极性fet的所述第二有源区域的所述沟槽隔离的所述一部分中形成第二应力诱导隔离电介质，其中所述第一应力诱导隔离电介质和所述第二应力诱导隔离电介质诱导不同类型的应力，以及其中在所述第一有源区域和所述第二有源区域之间的间隔(space)中，所述第一应力诱导隔离电介质的上表面与所述第二应力诱导隔离电介质的上表面不共面。
8.通过以下对本公开的实施例的更具体描述，本公开的上述和其他特征将变得显而易见。
附图说明
9.将参考以下附图详细地描述本公开的实施例，其中相同的参考标号表示相同的元素，并且其中：
10.图1示出了根据本公开的实施例的初步结构的平面图。
11.图2示出了根据本公开的实施例的沿图1中的线2
‑
2截取的初步结构的截面图，并且在沟槽开口中形成隔离电介质。
12.图3示出了根据本公开的实施例的形成第一应力诱导隔离电介质的截面图。
13.图4示出了根据本公开的实施例的从所选有源区域中去除第一应力诱导隔离电介质的截面图。
14.图5示出了根据本公开的实施例的在所选有源区域之上形成第二应力诱导隔离电介质的截面图，该第二应力诱导隔离电介质提供与第一应力诱导隔离电介质不同的应力。
15.图6示出了根据本公开的实施例的沟槽隔离结构的平面图。
16.图7示出了根据本公开的实施例的沿图6中的线7
‑
7截取的沟槽隔离结构的截面图，该沟槽隔离结构上具有栅极结构。
17.图8示出了根据本公开的替代实施例的包围有源区域的沟槽隔离结构的放大平面图。
18.应注意，本公开的附图不一定按比例绘制。附图仅旨在描绘本公开的典型方面，因此不应视为限制本公开的范围。在附图中，相似的标号表示附图之间相似的元素。
具体实施方式
19.在下面的描述中，参考了形成本发明一部分的附图，并且其中以图示的方式示出了可以实践本教导的特定示例性实施例。这些实施例的描述足够详细以使本领域技术人员能够实践本教导，应当理解，在不脱离本教导的范围的情况下，可以使用其他实施例并且可以进行更改。因此，以下描述仅是说明性的。
20.将理解，当诸如层、区域或衬底的元素被称为位于另一元素“上”或“上方”时，它可以直接地位于另一元素上、或者也可以存在中间元素。与此形成对比，当元素被称为“直接位于另一元素上”或“直接位于另一元素上方”时，不存在任何中间元素。还应当理解，当一
个元素被称为“被连接”或“被耦接”到另一元素时，它可以被直接地连接或耦接到另一元素、或者可以存在中间元素。与此形成对比，当一个元素被称为“被直接连接”或“被直接耦接”到另一元素时，不存在任何中间元素。
21.说明书中对本公开的“一个实施例”或“实施例”及其的其他变型的提及意味着结合该实施例描述的特定特征、结构、特性等被包括在本公开的至少一个实施例中。因此，短语“在一个实施例中”或“在实施例中”以及出现在说明书各处的任何其他变型不一定都指同一实施例。应当理解，例如在“a/b”、“a和/或b”以及“a和b中的至少一个”的情况下使用“/”、“和/或”和“至少一个”中的任一个旨在包含仅选择第一个列出的选项(a)、或仅选择第二个列出的选项(b)、或同时选择这两个选项(a和b)。作为其他示例，在“a、b和/或c”和“a、b和c中的至少一个”的情况下，这些短语旨在包含仅选择第一个列出的选项(a)、或仅选择第二个列出的选项(b)、或仅选择第三个列出的选项(c)、或仅选择第一个和第二个列出的选项(a和b)、或仅选择第一个和第三个列出的选项(a和c)、或仅选择第二个和第三个列出的选项(b和c)、或选择所有这三个选项(a和b和c)。如本领域普通技术人员显而易见的，该文本排列可扩展用于所列出的许多项。
22.本公开的实施例提供了一种采用不同的应力诱导隔离电介质在不同极性fet中诱导不同的应力以使两种类型fet的性能都提高的结构和方法。该结构包括包围并接触fet有源区域以提高fet性能(例如通过诱导改善电流流动的晶格变形)的不同的应力诱导隔离电介质。应力诱导“隔离电介质”之所以如此命名是因为这些电介质位于包围有源区域的沟槽隔离(例如浅沟槽隔离和/或深沟槽隔离)内，这些沟槽隔离也电隔离有源区域。第一应力诱导隔离电介质包围并接触p型场效应晶体管(pfet)的第一有源区域，第二应力诱导隔离电介质包围并接触n型场效应晶体管(nfet)的第二有源区域。根据fet的极性，第一和第二应力诱导隔离电介质会诱导不同类型的应力，从而使两种极性的fet的性能都提高。
23.图1至图7示出了根据本公开的实施例的用于形成沟槽隔离结构100(图6和图7)的方法的各种视图。图1示出了初步结构110的平面图，图2示出了沿图1中的线2
‑
2截取的截面图。图1和图2示出了多个初步步骤之后的处理。在此阶段，初步结构110包括衬底112。衬底112可以采取多种形式，但在一个非限制性示例中，可以包括全耗尽的绝缘体上半导体(fdsoi)衬底。fdsoi是一种处理技术，该技术使用位于基底半导体衬底116的顶部上的超薄绝缘体层(称为掩埋绝缘体层114或掩埋氧化物(box))，以及位于掩埋绝缘体层114上方的极薄半导体层118(提供晶体管沟道)。半导体层118可被称为soi层(以下称为“soi层118”)。soi层118不需要被掺杂以形成沟道，因此使得晶体管“全耗尽”。与体半导体技术相比，fdsoi提供更佳的晶体管静电特性。掩埋绝缘体层114降低了栅极和源极之间的寄生电容，并且限制了从源极流向漏极的电子，从而减小了损害性能的漏电流。可以使用任何现在已知的或以后开发的半导体制造技术来形成衬底12。soi层118可以以任何现在已知的或以后开发的方式形成到多个有源区域120(仅图1)中。
24.基底半导体衬底116和soi层118可以包括但不限于硅、锗、硅锗、碳化硅以及实质上由一种或多种具有由化学式al
x1
ga
x2
in
x3
as
y1
p
y2
n
y3
sb
y4
定义的成分的iii
‑
v族化合物半导体组成的材料，其中x1、x2、x3、y1、y2、y3和y4表示相对比例，其分别大于或等于零并且x1+x2+x3+y1+y2+y3+y4＝1(1为总相对摩尔量)。其他合适的衬底包括具有成分zn
a1
cd
a2
se
b1
te
b2
的ii
‑
vi族化合物半导体，其中a1、a2、b1和b2是相对比例，其分别大于或等于零并且a1+a2+
b1+b2＝1(1为总摩尔量)。在某些实施例中，soi层118可以包括大于20重量％的锗(ge)，尽管并非在所有实例中均是如此。
25.图2至图7示出了在衬底112中形成沟槽隔离124，沟槽隔离124包围第一极性场效应晶体管(fet)的第一有源区域130，并且包围第二不同极性fet的第二有源区域132(应注意，被称为“沟槽隔离124”的结构在处理期间是变化的，但是最终将形成沟槽隔离结构100(图6至图7)。可以使用任何现在已知的或以后开发的工艺来形成沟槽隔离124的沟槽开口126。如本文将描述的，沟槽开口126可以包括多个部分。通常，在衬底112中蚀刻出沟槽开口126并用单个隔离电介质填充沟槽开口126，以将衬底112的第一有源区域130(示出了两个有源soi区域)与衬底112中相邻的第二有源区域132(示出了两个有源soi区域)隔离开。应当理解，不同的有源区域130、132最终将用于不同极性fet，即pfet和nfet，并且更具体地，在soi层118提供半导体有源区域120的情况下，soi层118形成fdsoi pfet和nfet。如将要描述的，根据本公开的实施例，沟槽隔离124最终包括多个不同的应力诱导隔离电介质。
26.如图1和图2所示，两个有源区域130、132都在soi层118中，并且通过浅沟槽隔离工艺形成(图2)。尽管针对每个有源区域130、132示出了两个部分，但是可以使用任意数量，例如多于或少于两个。有源区域130、132可被配置为形成不同极性fet。例如，第一有源区域130可被掺杂以形成n型soi有源区域，并且第二有源区域132可被掺杂以形成p型soi有源区域。很容易认识到，如果需要，极性可被切换，其中第一有源区域130被掺杂以形成p型soi有源区域，第二有源区域132被掺杂以形成n型soi有源区域。任一情况下，可以将给定极性的一个或多个晶体管设置在由沟槽隔离124隔离的区域内。可以形成帽盖134以在后续处理期间保护各个有源区域130、132。帽盖134可以包括任何现在已知的或以后开发的覆盖材料，例如但不限于氮化硅。
27.沟槽开口126可以形成到一个深度，即全部形成为浅沟槽隔离。替代地，如图2所示，沟槽开口126可以包括不同深度的沟槽开口，例如延伸到掩埋绝缘体层114中的浅沟槽开口126s和延伸到基底半导体衬底116中的深沟槽开口126d。这里，沟槽开口126可以在不同的时间形成，或者在同一时间形成。例如，浅沟槽开口126s可以例如使用掩模(未示出)来形成，并且被蚀刻到掩埋绝缘体层114或被蚀刻进入掩埋绝缘体层114中。然后可以在有源区域130、132之间不包括间隔136的所有区域上形成另一掩模(未示出)，接着执行另外的蚀刻，蚀刻到基底半导体衬底116中，以形成深沟槽开口126d，即位于有源区域130、132之间的间隔136中。
28.蚀刻通常是指从衬底(或形成在衬底上的结构)中去除材料，并且通常利用在适当位置处的掩模来执行，以便选择性地从衬底的特定区域中去除材料，同时使得在衬底的其他区域中的材料不受影响。通常有两类蚀刻：(i)湿式蚀刻和(ii)干式蚀刻。湿式蚀刻利用溶剂(例如酸)执行，可以选择溶剂的选择性地溶解给定材料(例如氧化物)而同时使另一材料(例如多晶硅)保持相对完整的能力。这种选择性蚀刻给定材料的能力是许多半导体制造工艺的基础。湿式蚀刻通常各向同性地蚀刻均质材料(例如氧化物)，但是湿式蚀刻也可以各向异性地蚀刻单晶材料(例如硅晶片)。干式蚀刻可以利用等离子体执行。等离子体系统可以通过调整等离子体参数以若干种模式工作。普通等离子体蚀刻会产生中性带电的高能自由基，这些高能自由基在晶片表面发生反应。由于中性粒子从各个角度攻击晶片，因此该工艺是各向同性的。离子铣削或溅射蚀刻用稀有气体的高能离子轰击晶片，稀有气体的高
能离子大致从一个方向接近晶片，因此该工艺是高度各向异性的。反应离子蚀刻(rie)在介于溅射和等离子蚀刻之间的条件下操作，可用于产生深而窄的特征，例如sti沟槽。例如可以使用rie蚀刻出沟槽开口126。
29.如图2所示，在提供深沟槽隔离126d的情况下，沟槽开口126可以用隔离电介质140填充，隔离电介质140被配置用于高深宽比流动(例如，>100nm的深度)。也就是，形成沟槽隔离124包括在沟槽开口126中，并尤其在第一和第二有源区域130、132之间的间隔136中的深沟槽开口126d中，形成隔离电介质140(在形成第一和第二应力诱导隔离电介质144、150之前，如将在本文中描述的)。以这种方式，可以填充深沟槽开口126d的下部142。隔离电介质140可以包括被配置用于高深宽比流动的任何现在已知的或以后开发的电介质。在一个非限制性示例中，隔离电介质140可以包括能够填充深沟槽开口126d的下部142的可流动化学气相沉积(fcvd)氧化硅。其他可能的电介质包括高深宽比等离子体氧化物(可从应用材料公司(applied materials)购买)、原子层沉积(ald)氧化物、原位自由基辅助沉积(irad)氧化物(可从东京电子公司(tokyo electron laboratory(tel))购买)、保形氧化物或旋涂玻璃(sog)。在不采用深沟槽开口126d的情况下，可以省略隔离电介质140的使用。可以对帽盖134执行任何必要的平面化以去除任何多余的材料。
30.图3示出了回蚀刻隔离电介质140的截面图，其中例如使用掩模和rie来提供此回刻，并且利用第一应力诱导隔离电介质144在衬底112中形成沟槽隔离124。因此，沟槽隔离124包括位于其中的第一应力诱导隔离电介质140。如所指出的，沟槽隔离124和其中的第一应力诱导隔离电介质144包围第一极性fet的第一有源区域130，并且包围第二不同极性fet的第二有源区域132。更具体地，第一应力诱导隔离电介质144包围并接触第一极性fet的第一有源区域130，并且包围并接触第二不同极性fet的第二有源区域132。有源区域130、132和第一应力诱导隔离电介质144之间没有间隔。可以使用用于所选材料的任何适当的沉积技术来沉积第一应力诱导隔离电介质144。“沉积”可以包括但不限于例如：化学气相沉积(cvd)、低压cvd(lpcvd)、等离子体增强cvd(pecvd)、次常压cvd(sacvd)和高密度等离子体cvd(hdpcvd)、快速热cvd(rtcvd)、超高真空cvd(uhvcvd)、有限反应处理cvd(lrpcvd)、金属有机cvd(mocvd)、溅射沉积、离子束沉积、电子束沉积、激光辅助沉积、热氧化、热氮化、旋涂法、物理气相沉积(pvd)、原子层沉积(ald)、化学氧化、分子束外延(mbe)、镀敷、蒸发。可以对帽盖134执行任何必要的平面化以去除任何多余的材料。帽盖134的蚀刻速率慢于下伏的第一应力诱导隔离电介质144，从而避免在后续处理步骤期间出现不期望的凹陷。
31.通常，沟槽开口126被蚀刻到衬底112中并用单个隔离电介质填充，以将衬底112的第一有源区域130与衬底112中相邻的第二有源区域132隔离开。因此，处理通常停止在图3所示的阶段。在这种情况下，应力诱导隔离电介质144仅将一种类型的应力(即，压缩或拉伸应力)赋予有源区域130、132。单一类型的应力可以提高使用一种有源区域的一种极性的fet的性能，但会对使用另一种有源区域的另一极性的fet产生负面影响。与此形成对比，根据本公开的实施例，如图4的截面图所示，从包围第二极性fet的第二有源区域132的沟槽隔离124的一部分146中去除了第一应力诱导隔离电介质144。在这种情况下，选择从第二有源区域132中去除第一应力诱导隔离电介质144是因为使用第二有源区域132的fet的性能不会通过该隔离电介质改善。例如可以通过对掩模148进行图案化并且例如使用rie进行蚀刻以去除电介质来去除第一应力诱导隔离电介质144。蚀刻的深度可以变化，但是至少达到浅
沟槽开口126s的较低程度，从而从第二有源区域132周围去除隔离电介质144。在所示示例中，深沟槽开口126d的下部142中的隔离电介质140也暴露出来。蚀刻可以是用于第一应力诱导隔离电介质144的任何适当的蚀刻化学法。
32.图5示出了在包围第二极性fet的第二有源区域132的沟槽隔离124的部分146(图4)中形成第二应力诱导隔离电介质150的截面图。更具体地，沟槽隔离124的部分146中的第二应力诱导隔离电介质150包围并接触第二极性fet的第二有源区域132，即，其间没有材料。可以使用用于所选材料的任何适当的沉积技术来沉积第二应力诱导隔离电介质150。可以对帽盖134执行任何必要的平面化以去除任何多余的材料。
33.如图5所示，第一和第二应力诱导隔离电介质144、150在第一和第二有源区域130、132之间的间隔136中彼此邻接，即彼此接触。第一应力诱导隔离电介质144形成包围第一有源区域130的浅沟槽隔离(sti)152；第二应力诱导隔离电介质150形成包围第一有源区域132的sti 154；并且第一和第二应力诱导隔离电介质144、150形成深沟槽隔离(dti)156的上部，该深沟槽隔离(dti)156在有源区域130、132之间的间隔136中形成有隔离电介质140。
34.第一和第二应力诱导隔离电介质144、50诱导不同类型的应力。即，一种电介质诱导压缩应力，而另一电介质诱导拉伸应力。为了说明，图6和图7分别示出了在形成第一极性fet 162的第一有源区域130上方具有栅极结构160，以及在形成第二不同极性fet 166的第二有源区域132上方具有栅极结构164的结构的平面图和截面图。如所指出的，每个有源区域130、132可以包括多个有源区域部分(晶体管)120(图1)。有源区域部分120(图1)(和其他形式的有源区域130、132)可以具有矩形扩散长度(长尺寸)ld(图6)和较小的扩散宽度(短尺寸)sd(图6)。栅极结构160、164位于扩散长度ld的垂直上方并且位于有源区域130、132中的源极区/漏极区(未标记)之间。因此，电流的方向沿着有源区域130、132的扩散长度ld(图6页面上从左到右，或从右到左)。当在横向方向(即，跨有源区域130、132的扩散宽度，图6中的上下方向)上施加时，压缩应力已知可增强电子迁移率(或n沟道fet(nfet)驱动电流)，而拉伸应力已知可增强空穴迁移率(或p沟道fet(pfet)驱动电流)。例如，在第一有源区域130是p型soi的情况下，第一应力诱导隔离电介质144可以跨pfet 162的第一有源区域130的扩散宽度(sd)赋予拉伸应力。在使用长而窄的有源半导体区域的情况下，第一应力诱导隔离电介质144跨pfet 162(即fdsoi pfet)的第一有源区域130的每个半导体有源区域部分120(图6)的宽度赋予拉伸应力(参见图6中的箭头)。与此形成对比，第二应力诱导隔离电介质150可以跨nfet 166的第二有源区域132的部分120的扩散宽度(sd)赋予压缩应力(参见图6中的箭头)。第二应力诱导隔离电介质150跨nfet 166(即fdsoi nfet)的第二有源区域132的每个半导体有源区域部分120(图6)的扩散宽度赋予压缩应力。
35.第一应力诱导隔离电介质144可以包括产生压缩或拉伸应力的任何现在已知的或以后开发的电介质，该压缩或拉伸应力提高使用有源区域130或132形成的fet中的一者或另一者的性能。在某些实施例中，第一应力诱导隔离电介质144可以包括基于次常压化学气相沉积(sacvd)的原硅酸四乙酯(si(oc2h5)4)(teos)的氧化物(例如，可从(applied )购买的高深宽比工艺氧化物)。基于sacvd teos的氧化物赋予拉伸应力。替代地，第一应力诱导隔离电介质144可以包括高密度等离子体化学气相沉积(hdp
‑
cvd)氧化物，该氧化物赋予压缩应力。第二应力诱导隔离电介质150可以包括基于sacvd teos的氧化物和hdp
‑
cvd氧化物中的另一种，以赋予相
反的应力。压缩的应力诱导隔离电介质的其他示例包括但不限于氮化硅膜，以及特定氮化硅和氧化物膜的组合；拉伸的应力诱导隔离电介质的其他示例包括但不限于氮化硅膜，以及特定氮化硅和氧化物膜的组合。尽管已经通过首先形成示例性的引发拉伸应力隔离电介质144，然后部分地去除该电介质，接着形成引发压缩应力隔离电介质150描述了本公开内容，但是将认识到，在本公开的教导内，很容易切换形成顺序。应注意，所述应力存在于电介质的最终形成之后，有些电介质可以在处理期间从一种应力变为另一种应力，例如，基于sacvd teos的氧化物在沉积时可以是拉伸的，但是在退火后变为压缩的。
36.第一和第二应力诱导隔离电介质144、150可以具有不同的硬度或蚀刻速率。例如，hdp
‑
cvd氧化物是比基于sacvd teos的氧化物更硬的材料。因此，如图7所示，后面形成的材料的平面化可以导致形成台阶170。也就是说，在第一和第二有源区域130、132之间的间隔136中，第一应力诱导隔离电介质144的上表面170可以与第二应力诱导隔离电介质150的上表面174不共面。在所示示例中，第一应力诱导隔离电介质144较软，因此具有较低的上表面172。
37.图6和7还示出了根据本公开的实施例的用于pfet 162和相邻的nfet 166的沟槽隔离结构100。结构100包括包围并接触pfet 162的第一有源区域130的第一应力诱导隔离电介质144，以及包围并接触nfet 166的第二有源区域132的第二应力诱导隔离电介质150。如上所述，第一和第二应力诱导隔离电介质144、150诱导不同类型的应力，即，针对pfet的拉伸应力(在y方向上)和针对nfet的压缩应力(在y方向上)。在一个非限制性示例中，第一应力诱导隔离电介质144可以包括基于sacvd teos的氧化物或hdp
‑
cvd氧化物，第二应力诱导隔离电介质150可以包括基于sacvd teos的氧化物和hdp
‑
cvd氧化物中的另一种。
38.如图7所示，pfet 162的第一有源区域130和nfet 166的第二有源区域132彼此紧邻。沟槽隔离结构100还可以包括沟槽开口126。沟槽开口126包括在衬底112中限定的第一部分，即深沟槽开口126d，其将pfet 162的第一有源区域130与nfet 166的第二有源区域132间隔开。深沟槽开口126d分别在每个第一和第二有源区域130、132的第一侧面180、182之间的间隔136中限定。深沟槽开口126d(沟槽开口126的第一部分)包括位于其中的第一应力诱导隔离电介质144和第二应力诱导隔离电介质150二者。第一和第二应力诱导隔离电介质144、150在第一和第二有源区域130、132之间的沟槽开口126d中诱导不同的应力并且彼此邻接。深沟槽开口126d(沟槽开口126的第一部分)还可以包括在深沟槽开口中位于第一和第二应力诱导隔离电介质144、150下方的另一隔离电介质140。间隔136中的这些隔离电介质140、144、150合起来形成dti 156。在第一侧面180之间的间隔136中，第一应力诱导隔离电介质144的上表面172与第二应力诱导隔离电介质150的上表面174不共面，例如这是因为材料具有不同的硬度和/或蚀刻速率。
39.浅沟槽开口126s被限定在到每个第一和第二有源区域130、132的第二相反侧面184的间隔中(并且包围到其该侧面的任何其他有源区域)。取决于将提高被包围的有源区域的性能的应力类型，每个浅沟槽开口126s包括第一应力诱导隔离电介质144或第二应力诱导隔离电介质150。以此方式，沟槽隔离结构100的沟槽开口126还包括第二部分，即浅沟槽开口126s，其与第一部分(即深沟槽开口126d)邻接，并且延伸为包围pfet 162的第一有源区域130。围绕第一有源区域130的浅沟槽开口126s包括位于其中的第一应力诱导隔离电介质144，从而形成sti 152。沟槽隔离结构100的沟槽开口126还可以包括第三部分，即浅沟
槽开口126s，其与第一部分(即深沟槽开口126d)邻接，并且延伸为包围nfet 166的第二有源区域132。围绕第二有源区域132的浅沟槽开口126s包括位于其中的第二应力诱导隔离电介质150，从而形成sti 154。如上所述，在某些实施例中，第一和第二有源区域130、132形成在fdsoi衬底112中。在这种情况下，深沟槽开口126d延伸到fdsoi衬底112的(基底半导体)衬底116中，浅沟槽开口126s延伸到fdsoi衬底112的掩埋绝缘体层114或延伸进入fdsoi衬底112的掩埋绝缘体层114中。沟槽开口126的第一部分126d在衬底112中比第二部分和第三部分126s中的每一者更深。在某些实施例中，fdsoi衬底112的基底半导体衬底116和soi层118可以包括至少20重量％的锗(ge)。
40.图8示出了根据本公开的替代实施例的围绕有源区域130或132的沟槽隔离结构100的放大平面图。通常，如本文所述，拉伸应力提高pfet 162(图6)的性能，压缩应力提高nfet 166(图6)的性能。因此，根据以上示例，第一应力诱导隔离电介质144可以包括基于sacvd teos的氧化物，以将拉伸应力赋予pfet 162(图6)的第一有源区域130的扩散宽度sd。第二应力诱导隔离电介质150可以包括hdp
‑
cvd氧化物，以将压缩应力赋予nfet 166(图6)的第二有源区域132的扩散宽度sd。然而，需要强调的是，取决于有源区域的尺寸、形状和/或布局以及施加应力的位置，拉伸应力也可用于提高nfet或pfet的性能。类似地，取决于有源区域的尺寸、形状和/或布局以及施加应力的位置，压缩应力可用于提高nfet或pfet的性能。例如，如图8所示，有源区域130、132可以跨页面垂直地布置，使得扩散长度(ld)短于扩散宽度(sd)。有源区域或其一部分可以出于多种原因而采取这种形式，例如包括但不限于在例如有源区域的一部分120中存在扩散中断(未示出)。在这种情况下，扩散长度ld小于扩散宽度sd，有益于提高fet性能的应力会不同于施加到有源区域130、132的其他部分的应力，如图6所示。在这种情况下，沟槽隔离结构100可以包括包围并接触nfet 166的有源区域的拉伸(在x方向上)应力诱导隔离电介质150，以及包围并接触pfet 162的有源区域的压缩(在x方向上)应力诱导隔离电介质144。
41.本公开的实施例提供了一种采用不同的应力诱导隔离电介质在不同极性fet中诱导不同的应力以使两种类型fet的性能都提高的结构和方法。与通常为双重/混合应力衬里方案提供的两个掩模相比，第一和第二应力诱导隔离介电层仅通过一个附加掩模层便能够提供同时提高pfet和nfet应变的能力。因此，本公开降低了双重/混合应力衬里方案的良品率问题(例如，中段制程处理中的钨下通道(tungsten
‑
subway))的风险。本公开的实施例可以代替双重/混合应力衬里，或者用作双重/混合应力衬里的补充。
42.上述方法用于集成电路芯片的制造。所得到的集成电路芯片可以由制造商以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)，作为裸芯或以封装形式分发。在后一种情况下，芯片以单芯片封装(例如塑料载体，其引线固定到主板或其它更高级别的载体)或多芯片封装(例如陶瓷载体，其具有表面互连和/或掩埋互连)的形式被安装。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理器件集成，作为(a)中间产品(例如主板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。
43.本文使用的术语仅用于描述特定实施例的目的，并不旨在限制本公开。如本文所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另有明确说明。将
进一步理解，当在本说明书中使用时，术语“包括”和/或“包含”规定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或它们构成的组的存在或者添加。“可选的”或“可选地”表示随后描述的事件或情况可能发生或可能不发生，并且该描述包括事件发生的情况和事件不发生的情况。
44.在整个说明书和权利要求书中使用的近似语言可以被用于修饰任何定量表示，该定量表示可以允许在不导致其相关的基本功能变化的情况下改变。因此，由诸如“约”、“大约”和“基本上”之类的一个或多个术语修饰的值不限于指定的精确值。在至少一些情况下，近似语言可以对应于用于测量值的仪器的精度。在本文以及整个说明书和权利要求书中，范围限制可以被组合和/或互换，这样的范围被识别并且包括含在其中的所有子范围，除非上下文或语言另有说明。应用于范围的特定值的“近似”适用于两个值，并且除非另外取决于测量值的仪器的精度，否则可指示所述值的+/
‑
10％。
45.以下权利要求中的所有装置或步骤加功能元件的对应结构、材料、动作和等同物旨在包括结合具体要求保护的其它要求保护的要素执行功能的任何结构、材料或动作。已经出于说明和描述的目的给出了对本公开的描述，但是该描述并不旨在是穷举的或将本公开限制于所公开的形式。在不脱离本公开的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择和描述实施例是为了最好地解释本公开的原理和实际应用，并且使本领域的其他技术人员能够理解本公开的具有适合于预期的特定用途的各种修改的各种实施例。