半导体芯片以及包括该半导体芯片的半导体封装的制作方法

1.本公开总体涉及封装技术，更具体地说，涉及具有不同表面积的芯片焊盘的半导体芯片以及包括该半导体芯片的半导体封装。


背景技术：

2.现今，半导体行业正朝着以低成本制造轻质、紧凑、高速、多功能、高性能和高可靠性半导体产品的方向发展，并且半导体封装技术是实现这一目标的重要部分。半导体封装技术是指将具有通过晶圆工艺形成的电路部分的半导体芯片安装在封装基板上，通过封装基板固定半导体芯片与外部电子装置之间的电气连接，保护半导体芯片免受外部环境影响等的技术。在封装基板上安装半导体芯片的技术包括半导体芯片和封装基板的布线接合方法、半导体芯片和封装基板的倒装接合方法等。


技术实现要素：

3.根据本公开的实施方式的半导体芯片可以包括：芯片主体，所述芯片主体包括信号输入/输出电路单元；芯片焊盘单元，所述芯片焊盘单元布置在所述芯片主体的一个表面上，并且包括彼此具有不同表面积的第一芯片焊盘和第二芯片焊盘；以及芯片焊盘选择电路单元，所述芯片焊盘选择电路单元布置在所述芯片主体中并与所述信号输入/输出电路单元和所述芯片焊盘单元电连接。所述芯片焊盘选择电路单元可以配置成选择所述第一芯片焊盘和所述第二芯片焊盘中的一个芯片焊盘，并将所选择的一个芯片焊盘与所述信号输入/输出电路单元电连接。
4.根据本公开的另一实施方式的一种半导体封装可以包括封装基板以及布置在所述封装基板上的半导体芯片。所述封装基板可以包括基板主体以及布置在所述基板主体的表面上的多个芯片连接焊盘。所述半导体芯片可以包括芯片主体以及布置在所述芯片主体的表面上的多个芯片焊盘单元，所述芯片主体的所述表面面对所述基板主体的所述表面，并且所述多个芯片焊盘单元对应于所述多个芯片连接焊盘。所述多个芯片焊盘单元中的每一者均可以包括布置成彼此间隔开并且彼此具有不同表面积的第一芯片焊盘和第二芯片焊盘。所述第一芯片焊盘和所述第二芯片焊盘中的一个芯片焊盘可以与所述多个芯片连接焊盘中的相应芯片连接焊盘电连接。
5.根据本公开的另一实施方式的一种半导体封装可以包括：封装基板，其包括具有上表面和下表面的基板主体；以及半导体芯片，其安装在所述基板主体的所述上表面上方。所述封装基板可以包括多个芯片连接焊盘，所述多个芯片连接焊盘布置在所述基板主体的所述上表面上并沿一个方向排布。所述半导体芯片可以包括：芯片主体，其包括信号输入/输出电路单元；多个芯片焊盘单元，其布置在所述芯片主体的表面上，所述芯片主体的所述表面面对所述基板主体的所述表面，并且所述多个芯片焊盘单元对应于所述多个芯片连接焊盘；以及芯片焊盘选择电路单元，其与所述信号输入/输出电路单元以及所述多个芯片焊盘单元连接。所述多个芯片焊盘单元中的每一者均可以包括布置成彼此间隔开并且彼此具
有不同表面积的第一芯片焊盘和第二芯片焊盘。所述第一芯片焊盘和所述第二芯片焊盘中的一个芯片焊盘可以与所述多个芯片连接焊盘中的相应芯片连接焊盘电连接。
附图说明
6.图1是示意性地示出根据本公开的实施方式的半导体封装的剖视图。
7.图2是示意性地示出根据本公开的实施方式的封装基板的平面图。
8.图3是示意性地示出根据本公开的实施方式的半导体芯片的平面图。
9.图4是示意性地示出根据本公开的实施方式的半导体芯片的芯片焊盘产生的寄生电容的视图。
10.图5是根据本公开的实施方式的半导体芯片的芯片焊盘选择电路单元的电路图。
11.图6是示意性地示出根据本公开的实施方式的半导体封装的平面图。
具体实施方式
12.下文中，将参照附图详细描述本公开的实施方式。在附图中，为了清楚地表达每个装置的部件，元件的尺寸(例如元件的宽度和厚度)被放大了。本文中使用的术语可以对应于考虑到其在实施方式中的功能而选择的词语，并且根据实施方式所属技术领域的普通技术人员，这些术语的含义可以被不同地解释。如果有明确的详细定义，则可以根据定义来解释这些术语。除非另有定义，否则本文中使用的术语(包括技术和科学术语)与实施方式所属技术领域的普通技术人员通常理解的含义相同。
13.此外，除非在上下文中明确以其它形式使用，否则词语的单数形式的表达应理解为包括该词语的复数形式。可以理解的是，术语“包含”、“包括”或“具有”旨在指定特征、数量、步骤、操作、部件、元件、部分或其组合的存在，但不排除添加一个或多个其它特征、数量、步骤、操作、部件、元件、部分或其组合的存在或可能性。
14.在本说明书中，短语“预定方向”可以指这样的方向，其包括在坐标系中确定的一个方向以及与该方向相反的方向。作为实施例，在x-y-z坐标系中，x方向可以包括与x方向平行的方向。即，x方向可以指x轴的绝对值从原点0沿x轴在正方向上增大的方向和x轴的绝对值从原点0沿x轴在负方向上增大的方向中的所有方向。可以在x-y-z坐标系中以基本相同的方式解释y方向和z方向中的每一者。
15.在本说明书中，除了一个元件与另一元件的直接接合外，一个元件与另一元件之间的接合可以包括通过在一个元件与另一元件之间插设中间材料的间接接合。作为实施例，封装基板的芯片连接焊盘和半导体芯片的芯片焊盘之间的接合可以不仅指芯片连接焊盘和芯片焊盘直接接合，而且还指在芯片连接焊盘和芯片焊盘之间插设诸如凸块或焊接材料之类的接合材料，以便芯片连接焊盘和芯片焊盘彼此接合。
16.图1是示意性地示出根据本公开的实施方式的半导体封装的剖视图。参照图1，半导体封装1可以包括：封装基板10；以及半导体芯片20，该半导体芯片20布置在封装基板10上。封装基板10和半导体芯片20可以借助导电连接器230相互接合。例如，导电连接器230可以包括凸块。
17.封装基板10可以包括具有上表面110s1和下表面110s2的基板主体110。封装基板10可以包括布置在上表面110s1上的芯片连接焊盘120。封装基板10可以包括布置成与芯片
连接焊盘120间隔开的多个连接焊盘130。作为实施方式，多个连接焊盘130可以布置在基板主体110的下表面110s2上。封装基板10可以包括分别布置在多个连接焊盘130上的多个连接结构140。多个连接结构140可以包括例如凸块或焊珠。例如，多个连接结构140可以配置成与其它半导体封装或其它电子系统电连接。
18.尽管图1中没有示出，但在实施方式中，芯片连接焊盘120可以在基板主体110的上表面110s1上沿一个方向(例如，y方向)排布。稍后将参照图2描述多个芯片连接焊盘120的排布。此外，连接焊盘130可以在基板主体110的下表面110s2上沿一个方向(例如，y方向)排布。稍后将参照图2描述多个连接焊盘130的排布。下文中，为了便于描述，当在多个连接焊盘130中选择了相互区别的两个不同连接焊盘时，所选择的两个连接焊盘分别被称为第一连接焊盘130a和第二连接焊盘130b。在这种情况下，在多个连接结构140中，与第一连接焊盘130a接触的连接结构可以称为第一连接结构140a，并且与第二连接焊盘130b接触的连接结构可以称为第二连接结构140b。
19.参照图1，多个布线150可以布置在基板主体110上/中。多个布线150中的第一布线150a可以将第一连接结构140a电连接至相应的芯片连接焊盘120。多个布线150中的第二布线150b可以将第二连接结构140b电连接至图1中未示出的其它芯片连接焊盘120。
20.在实施方式中，第一布线150a和第二布线150b可以具有不同长度。因此，当电信号沿第一布线150a和第二布线150b传送时，由于布线的长度不同，第一布线150a和第二布线150b中可能产生不同的寄生电容。参照图1，第一布线150a和第二布线150b可以包括分别布置在基板主体110的上表面110s1上的第一外层电路a1和第二外层电路b1。第一外层电路a1和第二外层电路b1中的每一者均可以有各种形状和长度。如图1中所示，第一外层电路a1和第二外层电路b1可以具有不同的路径长度。因此，当电信号沿第一外层电路a1和第二外层电路b1传输时，基于不同的长度，可以分别沿第一外层电路a1和第二外层电路b1产生不同的寄生电容。此外，第一布线150a和第二布线150b可以分别包括第一通孔a2和第二通孔b2，第一通孔a2和第二通孔b2将第一外层电路a1和第二外层电路b1分别连接至第一连接焊盘130a和第二连接焊盘130b。如图1中所示，第一通孔a2和第二通孔b2可以有相同的路径长度。
21.在图1中未示出的一些实施方式中，多个布线150的构造可以不同地变型。作为实施例，多个布线150中的每一者均可以进一步包括在基板主体110内的至少一个内层电路。所述至少一个内层电路可以借助至少一个通孔与外层电路和连接焊盘电连接。在这种情况下，根据外层电路和内层电路的长度之和，多个布线150的每一者中产生的寄生电容的大小可能会变化。
22.参照图1，半导体芯片20可以包括：芯片主体210，其具有第一表面210s1和第二表面210s2；以及芯片焊盘单元220，其布置在第一表面210s1上。芯片主体210可以包括内部集成电路。在实施方式中，内部集成电路可以布置在芯片主体210的与第一表面210s1相邻的内部区域中。虽然在图1中未示出，但芯片主体210可以包括与内部集成电路电连接的信号输入/输出电路单元。内部集成电路可以通过各种方法处理电信号。内部集成电路中处理的电信号可以传输至信号输入/输出电路，并且可以到达第一表面210s1上的芯片焊盘单元220。此外，从封装基板10穿过芯片焊盘单元220输入的电信号可以穿过信号输入/输出电路单元，并且可以传输至芯片主体210中的内部集成电路。稍后将参照图5描述信号输入/输出
电路单元与芯片焊盘单元220之间的电信号传输。
23.第一表面210s1上的芯片焊盘单元220可以布置成对应于基板主体110的上表面110s1上的芯片连接焊盘120。芯片焊盘单元220中的每一者均可以包括第一芯片焊盘220a和第二芯片焊盘220b，第一芯片焊盘220a和第二芯片焊盘220b布置成在第一表面210s1上彼此间隔开。第一芯片焊盘220a和第二芯片焊盘220b可以在第一表面210s1上彼此具有不同的表面积。第一芯片焊盘220a和第二芯片焊盘220b中的一个芯片焊盘可以借助导电连接器230与相应的芯片连接焊盘120接合。稍后将参照图6描述确定第一芯片焊盘220a和第二芯片焊盘220b中要与芯片连接焊盘120接合的一个芯片焊盘的方法。
24.要接合至芯片连接焊盘120的那个芯片焊盘可以充当接合焊盘。信号输入/输出电路单元可以借助接合焊盘与封装基板10的芯片连接焊盘120电连接。参照图1，第二芯片焊盘220b可以充当接合焊盘。在第一芯片焊盘220a和第二芯片焊盘220b之中不与芯片连接焊盘120接合的另一个芯片焊盘可以充当测试焊盘，用于测试半导体芯片20的内部集成电路。该测试焊盘可以作为连接焊盘，用于将电测试仪器连接至半导体芯片20的内部集成电路。在实施方式中，可以在半导体芯片20安装在封装基板10上之前进行使用测试焊盘的电气测试。
25.尽管图1中没有示出，但芯片主体210中可以布置有芯片焊盘选择电路单元。芯片焊盘选择电路单元分别与第一芯片焊盘220a和第二芯片焊盘220b以及信号输入/输出电路单元电连接。芯片焊盘选择电路单元可以配置成选择接合焊盘和测试焊盘中的一者(即，第一芯片焊盘220a和第二芯片焊盘220b中的一者)，并将所选择的焊盘与信号输入/输出电路单元电连接。稍后将参照图5描述芯片焊盘选择电路单元的详细构造。
26.尽管在图1中没有示出，但是芯片焊盘单元220可以在芯片主体210的第一表面210s1上沿一个方向(例如y方向)排布。第一芯片焊盘220a和第二芯片焊盘220b中的每一者均可以沿一个方向布置。稍后将参照图3描述多个芯片焊盘单元220的排布。
27.图2是示意性地示出根据本公开的实施方式的封装基板的平面图。图2可以是图1中示出的半导体封装1的封装基板10的平面图。
28.参照图2，多个芯片连接焊盘120可以沿第一方向(例如，y方向)布置在基板主体110的上表面110s1上。在实施方式中，多个芯片连接焊盘120可以布置成沿第一方向形成列l1。多个连接焊盘130可以布置在基板主体110的下表面110s2上。尽管在图2中没有示出，但连接结构(图1中的140)可以分别布置在相应的连接焊盘130上。作为实施例，如图1中所示，第一连接结构140a可以布置在第一连接焊盘130a上，并且第二连接结构140b可以布置在第二连接焊盘130b上。
29.一起参照图1和图2，在实施方式中，第一连接焊盘130a上的每个第一连接结构140a可以经由第一布线150a与多个芯片连接焊盘120中的相应芯片连接焊盘电连接。第二连接焊盘130b上的每个第二连接结构140b可以经由第二布线150b与多个芯片连接焊盘120中的相应芯片连接焊盘电连接。第一布线150a和第二布线150b可以具有相应的第一外层电路a1和第二外层电路b1。如图1和图2中所示，第一外层电路a1和第二外层电路b1可以具有不同的路径长度。在实施方式中，每个第一连接焊盘130a和每个第二连接焊盘130b可以彼此相邻布置。因此，每个第一连接结构140a和每个第二连接结构140b可以彼此相邻布置。然而，本教导不必限于此，并且第一连接焊盘130a和第二连接焊盘130b的排布构造可以由封
装基板10的设计构造确定。该设计构造可以包括根据半导体封装1的功能和用途的各种排布构造，例如，连接焊盘130、连接结构140和布线150。虽然图2中没有示出，但所有的连接焊盘130都可以借助上表面110s1上的外层电路以同样的方式连接至相应的芯片连接焊盘120。
30.一起参照图1和图2，多个布线150可以布置成将多个连接结构140中的每一者连接至相应的芯片连接焊盘120。在图2中，为了便于描述，作为多个布线150的实施例，示出了第一布线150a和第二布线150b。第一布线150a可以具有位于上表面110s1上的第一外层电路a1，并且第二布线150b可以具有位于上表面110s1上的第二外层电路b1。在实施方式中，多个布线150中的每一者的长度可以是不同的。随着布线150的长度变短，由基板主体110上的布线150产生的半导体封装1的寄生电容可以减少。
31.在实施方式中，第一外层电路a1的长度可能短于第二外层电路b1的长度。如图1中所示，当第一通孔a2和第二通孔b2具有相同的路径长度时，具有第一外层电路a1的第一布线150a的长度可能短于具有第二外层电路b1的第二布线150b的长度。在这种情况下，由第一布线150a产生的寄生电容可能比由第二布线150b产生的寄生电容小。下文中，由上述布线产生的寄生电容称为“封装寄生电容”。
32.在本公开的实施方式中，提供一种配置以补偿由于多个布线150的长度差异而导致的封装寄生电容的差异。关于连接至多个芯片连接焊盘120的多个布线150而产生封装寄生电容的差异。如下参照图3所述，分别连接至第一布线150a和第二布线150b的每个芯片连接焊盘120均连接至彼此具有不同表面积的第一芯片焊盘220a和第二芯片焊盘220b之一，以补偿上述封装寄生电容的差异。
33.图3是示意性地示出根据本公开的实施方式的半导体芯片的平面图。图3可以是图1中示出的半导体封装1的半导体芯片20的平面图。
34.参照图3，多个芯片焊盘单元220可以布置在芯片主体210的第一表面210s1上。多个芯片焊盘单元220可以沿第一方向(例如，y方向)布置。作为实施方式，多个芯片焊盘单元220可以布置成沿第一方向形成列l0。
35.多个芯片焊盘单元220中的每一者均可以彼此间隔开地布置，并且包括彼此具有不同表面积的第一芯片焊盘220a和第二芯片焊盘220b。在实施方式中，并且如图3中所示，第一芯片焊盘220a可以具有比第二芯片焊盘220b小的表面积。
36.参照图3，多个第一芯片焊盘220a可以布置成沿第一方向形成列。多个第二芯片焊盘220b可以布置成与多个第一芯片焊盘220a间隔开并且沿第一方向形成列。
37.图4是示意性地示出根据本公开的实施方式的半导体芯片的芯片焊盘产生的寄生电容的视图。图4示意性地示出了布置在半导体芯片的一个表面上的芯片焊盘320、内部电路层340和层间介电层330。
38.芯片焊盘320和内部电路层340是导电层，并且层间介电层330可以插设在芯片焊盘320与内部电路层340之间。芯片焊盘320与内部电路层340之间产生的寄生电容可以与层间介电层330的介电常数以及代表芯片焊盘320的表面积的乘积w*l成正比，并且可以与层间介电层330的厚度d成反比。因此，随着芯片焊盘320的表面积的减小，芯片焊盘320与内部电路层340之间产生的寄生电容可以减少。下文中，半导体芯片上的芯片焊盘与半导体芯片中的内部电路层之间产生的寄生电容称为“焊盘寄生电容”。
39.一起参照图3和图4，当第一芯片焊盘220a与第二芯片焊盘220b之中具有较小表面积的芯片焊盘电连接至相应的芯片连接焊盘120时，半导体封装1中的焊盘寄生电容可能相对较小。另一方面，当第一芯片焊盘220a与第二芯片焊盘220b之中具有较大表面积的芯片焊盘连接至相应的芯片连接焊盘120时，半导体封装1中的焊盘寄生电容可能相对较大。即，第一芯片焊盘220a和第二芯片焊盘220b中的每一者均可以表现出或具有与第一芯片焊盘220a和第二芯片焊盘220b的表面积成正比的焊盘寄生电容。
40.图5是根据本公开的实施方式的半导体芯片的芯片焊盘选择电路单元的电路图。参照图5，芯片焊盘选择电路单元240可以布置在图1和图3的半导体封装1的半导体芯片20中。
41.参照图5，芯片焊盘选择电路单元240可以与图3中的芯片主体210中的信号输入/输出电路单元201以及芯片焊盘单元220连接。信号输入/输出电路单元201可以连接至半导体芯片20的内部集成电路。在实施方式中，芯片焊盘选择电路单元240可以布置在芯片主体210的信号输入/输出电路单元201与芯片焊盘单元220之间。芯片焊盘选择电路单元240可以布置在芯片主体210内部。芯片焊盘选择电路单元240可以选择两个芯片焊盘220a和220b中的一者，并将所选择的芯片焊盘连接至信号输入/输出电路单元201。芯片焊盘选择电路单元240可以对图3中的多个芯片焊盘单元220中的每一者发挥作用。
42.芯片焊盘选择电路单元240可以配置成在第一芯片焊盘220a和第二芯片焊盘220b之间选择一个芯片焊盘并将所选择的芯片焊盘电连接至信号输入/输出电路201。作为实施例，芯片焊盘选择电路单元240可以配置成将所选择的芯片焊盘电连接至信号输入/输出电路单元201，并将第一芯片焊盘220a和第二芯片焊盘220b之中未选择的另一个芯片焊盘与信号输入/输出电路单元201电开路。在实施方式中，当对内部集成电路进行电测试时，芯片焊盘选择电路单元240可以通过电连接将第一芯片焊盘220a和第二芯片焊盘220b中的一个芯片焊盘设置为测试焊盘。当内部集成电路与封装基板电连接时，芯片焊盘选择电路单元240可以通过电连接将第一芯片焊盘220a和第二芯片焊盘220b中的另一个芯片焊盘设置为接合焊盘。
43.下文中，将参照图5示意性地描述操作芯片焊盘选择电路单元240的方法。首先，信号信息s从信号输入/输出电路单元201传输到芯片焊盘选择电路单元240的输入缓冲器410中。输入缓冲器410将信号信息s传输至第一传输晶体管430和第二传输晶体管440。在这种情况下，单独的控制信号opt可以输入至与第一传输晶体管430和第二传输晶体管440中的每一者连接的反相器420的输入端子。控制信号opt是“高”信号和“低”信号中的任何一者。“高”信号与“低”信号是可以区分的。例如，“高”信号比“低”信号具有更高的电压。“高”信号可以导通芯片焊盘选择电路单元240中的nmos晶体管，并且“低”信号可以导通芯片焊盘选择电路单元240中的pmos晶体管。
44.当控制信号opt是“高”信号时，从反相器420输出的反相控制信号optb可以导通第一传输晶体管430，并且信号信息s可以经由第一缓冲器450和第二缓冲器460输出至第一芯片焊盘220a。信号信息s的传输被示出为第一信号路径r1。在这种情况下，用于防止信号传输故障的第一晶体管492可以布置在第一信号路径r1上。第一晶体管492可以由反相控制信号optb控制。
45.同时，当控制信号opt是“低”信号时，从反相器420输出的反相控制信号optb可以
导通第二传输晶体管440，并且信号信息s可以经由第三缓冲器470和第四缓冲器480输出至第二芯片焊盘220b。信号信息s的传输被示出为第二信号路径r2。在这种情况下，用于防止信号传输故障的第二晶体管494可以布置在第二信号路径r2上。第二晶体管494可以由控制信号opt控制。
46.再次参照图5，第一芯片焊盘220a和第二芯片焊盘220b中的一者可以充当接合焊盘。即，第一芯片焊盘220a和第二芯片焊盘220b中的一者可以与图1和图2的基板主体110的相应的芯片连接焊盘120接合。第一芯片焊盘220a和第二芯片焊盘220b中的另一者可以充当测试焊盘。测试焊盘可以充当用于测试半导体芯片20的测试装置借以与半导体芯片20的内部集成电路电连接的焊盘。
47.在实施方式中，芯片焊盘选择电路单元240可以在使用测试装置测试半导体芯片20期间将信号输入/输出电路单元201电连接至测试焊盘。在这种情况下，信号输入/输出电路单元201和接合焊盘可以维持电开路状态。在使用测试焊盘测试半导体芯片20之后，半导体芯片20可以接合至封装基板(图1的“10”)。在将半导体芯片20接合至封装基板10之后，芯片焊盘选择电路单元240可以将信号输入/输出电路单元201电连接至接合焊盘，并将信号输入/输出电路单元201与测试焊盘电开路。因此，在完成半导体封装1的测试之后，内部集成电路可以维持与接合焊盘的电连接状态，并且可以维持与测试焊盘的电开路状态。
48.在本公开的实施方式中，如下文结合图6描述的，从第一芯片焊盘220a和第二芯片焊盘220b中选择接合焊盘和测试焊盘所参照的可以是从封装基板10的与第一芯片焊盘220a和第二芯片焊盘220b重叠的芯片连接焊盘120到达对应的连接结构140(或连接焊盘130)的布线长度。
49.图6是示意性地示出根据本公开的实施方式的半导体封装的平面图。图6可以是图3的半导体芯片20安装在图2的封装基板10的上表面110s1上的视图。此外，图6可以是图1中示出的半导体封装1的平面图。
50.参照图1、图2和图6，半导体芯片20的第一表面210s1上的多个芯片焊盘单元220可以布置成与封装基板10的上表面110s1上的多个芯片连接焊盘120面对并重叠。多个芯片焊盘单元220中的每一者均可以包括布置成彼此间隔开并且相对于彼此具有不同表面积的第一芯片焊盘220a和第二芯片焊盘220b。参照图6，在实施方式中，第一芯片焊盘220a可以具有比第二芯片焊盘220b小的表面积。参照图1、图2和图6，在多个芯片焊盘单元220的每一者中，第一芯片焊盘220a和第二芯片焊盘220b可以布置成与相应的芯片连接焊盘120重叠在一起。
51.在实施方式中，关于多个芯片焊盘单元220中的每一者，与一个芯片焊盘单元220重叠的芯片连接焊盘120可以使用布线150电连接至连接结构140。在这种情况下，取决于将连接结构140和芯片连接焊盘120连接的布线150的长度，可以在芯片焊盘单元220的第一芯片焊盘220a和第二芯片焊盘220b之中确定要接合至芯片连接焊盘120的接合焊盘。
52.在实施方式中，一起参照图1、图2和图6，可以从多个连接结构140中选择两个连接结构140a和140b。在实施方式中，两个连接结构140a和140b可以由封装基板10的设计构造确定。例如，设计构造可以包括根据半导体封装的功能和用途对连接焊盘130、连接结构140和布线150的各种排布构造。两个连接结构140a和140b之中的第一连接结构140a可以借助第一布线150a经由第一连接焊盘130a连接至相应的芯片连接焊盘120。两个连接结构140a
和140b之中的第二连接结构140b可以借助第二布线150b经由第二连接焊盘130b连接至相应的芯片连接焊盘120。如图1、图2和图6中所示，包括第一外层电路a1的第一布线150a的长度可以短于包括第二外层电路b1的第二布线150b的长度。在这种情况下，连接至第一布线150a的芯片连接焊盘120可以与在第一芯片焊盘220a和第二芯片焊盘220b之中具有较大表面积的第二芯片焊盘220b接合。连接至第二布线150b的芯片连接焊盘120可以与在第一芯片焊盘220a和第二芯片焊盘220b之中具有较小表面积的第一芯片焊盘220a接合。
53.在分别连接至第一连接结构140a和第二连接结构140b的第一布线150a和第二布线150b之中，与第二布线150b相比，长度短的第一布线150a可以在信号路径上表现出或具有相对较小的封装寄生电容。在这种情况下，连接至第一布线150a的芯片连接焊盘120可以与具有相对较大表面积的第二芯片焊盘220b接合。因此，从芯片连接焊盘120经由第二芯片焊盘220b到内部集成电路的信号路径可以具有相对较大的焊盘寄生电容。因此，从第一连接结构140a经由第一连接焊盘130a、第一布线150a、芯片连接焊盘120和第二芯片焊盘220b到内部集成电路的信号路径可以具有相对较小的封装寄生电容和相对较大的焊盘寄生电容。
54.同时，在第一布线150a和第二布线150b之中，与第一布线150a相比，长度较长的第二布线150b可以在信号路径上表现出或具有相对较大的封装寄生电容。在这种情况下，连接至第二布线150b的芯片连接焊盘120可以与具有相对较小表面积的第一芯片焊盘220a接合。因此，从芯片连接焊盘120经由第一芯片焊盘220a到内部集成电路的信号路径可以具有相对较小的焊盘寄生电容。因此，从第二连接结构140b经由第二连接焊盘130b、第二布线150b、芯片连接焊盘120和第一芯片焊盘220a到内部集成电路的信号路径可以具有相对较大的封装寄生电容和相对较小的焊盘寄生电容。
55.通过上述方法，可以确定分别连接至多个连接结构140的芯片连接焊盘所接合的芯片焊盘。在本公开的实施方式中，可以通过使用不同的焊盘寄生电容来抵消由于多个连接结构140中的每一者与相应的多个芯片连接焊盘120中的每一者之间的多个布线150的长度差异而在封装基板10中产生的封装寄生电容的差异。换句话说，穿过半导体封装的多个芯片连接焊盘120的多个信号路径中的每一者中产生的封装寄生电容和焊盘寄生电容之和的偏差可以被减少。
56.因此，在从封装基板的多个连接结构中的每一者经由相应的芯片连接焊盘和芯片焊盘到半导体芯片的内部集成电路的信号传输路径中，信号传输路径中产生的寄生电容之和的偏差可以被减少。因此，通过减少关于多个连接结构中的每一者产生的电信号的传输特性的变化，可以改善半导体封装的电气可靠性。
57.已经结合上述一些实施方式公开了本教导。本领域的技术人员将理解，在不脱离本公开的范围和精神的情况下，各种变型、增添和替代都是可能的。因此，不应该从限制性的角度，而应该从说明性的角度考虑本说明书中公开的实施方式。本教导的范围不限于以上描述，而是由所附的权利要求书限定，同等范围内的所有区别特征都应被理解为包括在发明思想中。
58.相关申请的交叉引用
59.本技术要求2020年11月30日提交的韩国专利申请第10-2020-0165149号的优先权，该申请的全部内容通过引用并入本文中。