相位对焦像素结构、图像传感器、电子设备及制备方法与流程

1.本发明属于图像传感器制造技术领域，特别是涉及一种相位对焦像素结构、图像传感器、电子设备及制备方法。


背景技术：

2.图像传感器是利用光电器件的光电转换功能将感光面上的光像转换为与光像成相应比例关系的电信号。根据元件的不同，可以分为ccd(电荷耦合元件)和cmos(金属氧化物半导体元件)两大类。随着cmos图像传感器(cis)设计及制造工艺的不断发展，cmos图像传感器逐渐取代ccd图像传感器已经成为主流。其中，cmos图像传感器可以分为fsi(front side illumination，前照式)和bsi(back side illumination，背照式)两类。
3.目前，相机系统在许多应用中需要自动对焦(af)来确保离相机的变化距离的场景的相关部分被获取为焦点对准的图像平面。通常通过双像素自动聚焦来获取关于图像的聚焦程度的信息的图像传感器。双像素af的某些实施方式采用相位检测，其中图像传感器阵列中标准像素尺寸区被划分成两部分子像素。通过将所划分的子像素的输出进行比较，相位差自动聚焦(pdaf，phase detection auto focus)允许估计图像是否焦点对准，并且向反馈系统提供信息以实现对聚焦图像的快速会聚。在某些工作状态下，相机系统又不需要自动对焦，而仅仅采用普通模式(非对焦模式)工作，相机系统在自动对焦和普通模式下切换工作。
4.然而，现有自动对焦像素设计中，限于工艺水平以及像素微缩的影响，双核对焦像素的隔离设计对像素性能有较大的的影响，难以实现有效隔离。并且，现有隔离方式难以根据实际需要选择不同性能侧重点进行灵活设计，导致对焦像素单元性能难以得到有效地提升。
5.因此，如何提供一种相位对焦像素结构、图像传感器、电子设备及制备方法，以解决现有技术中的上述问题实属必要。


技术实现要素：

6.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种相位对焦像素结构、图像传感器、电子设备及制备方法，用于解决现有技术中对焦像素性能受到隔离影响较大，难以实现有效隔离以及难以根据实际需要选择不同性能侧重点进行灵活设计等问题。
7.为实现上述目的及其他相关目的，本发明提供一种相位对焦像素结构，包括：
8.基底，包括若干个像素区；
9.第一隔离区，位于所述像素区的外围以隔离相邻所述像素区；
10.第二隔离区，位于所述像素区内并延伸至所述基底中；
11.其中，所述第二隔离区包括离子掺杂隔离区，所述第一隔离区及所述第二隔离区将所述像素区划分为至少两个子像素区，以基于所述子像素区实现相位对焦。
12.可选地，所述第二隔离区还包括背面深沟槽隔离区，其中，所述背面深沟槽隔离
区、所述离子掺杂隔离区及所述第一隔离区共同将所述像素区划分为至少两个所述子像素区。
13.可选地，所述背面深沟槽隔离区与所述离子掺杂隔离区具有交叠区域以形成交叠隔离区，所述交叠隔离区具有至少两个交叠隔离区端部，所述交叠隔离区端部均与所述第一隔离区相接触，以划分所述子像素区。
14.可选地，所述背面深沟槽隔离区与所述离子掺杂隔离区重叠布置，其中，所述离子掺杂隔离区具有至少两个掺杂隔离区端部，所述背面深沟槽隔离区具有至少两个与所述掺杂隔离区端部对应的深沟槽隔离区端部，且所述掺杂隔离区端部及所述深沟槽隔离区端部均与所述第一隔离区相接触。
15.可选地，所述第二隔离区包括中心部，所述背面深沟槽隔离结构与所述离子掺杂隔离区部分重叠布置，其中，所述中心部的构成方式包括所述离子掺杂隔离区或所述离子掺杂隔离区与所述背面深沟槽隔离区的重叠区域。
16.可选地，所述离子掺杂隔离区具有至少两个掺杂隔离区端部，所述掺杂隔离区端部均与所述第一隔离区相接触，所述背面深沟槽隔离区具有至少两个深沟槽隔离区端部，其中，所述深沟槽隔离区端部中的至少一者与所述第一隔离区之间具有间距，以得到由所述重叠区域构成的所述中心部。
17.可选地，各所述深沟槽隔离区端部均与所述第一隔离区之间具有间距，各所述深沟槽隔离区端部与所述第一隔离区之间的间距相同或不同；和/或，所述背面深沟槽隔离区尺寸介于所述离子掺杂隔离区尺寸的1/3-2/3之间。
18.可选地，所述离子掺杂隔离区具有至少两个掺杂隔离区端部，所述掺杂隔离区端部中的至少一者与所述第一隔离区之间具有间距，所述背面深沟槽隔离区对应包括至少两个背面深沟槽隔离部，其中，所述背面深沟槽隔离部的一端与所述第一隔离区相接触，另一端与对应的所述掺杂隔离区端部相接触或相交叠，以得到由所述离子掺杂隔离区构成的所述中心部。
19.可选地，各所述掺杂隔离区端部中均与所述第一隔离区之间具有间距，且各所述离子掺杂隔离区端部与所述第一隔离区之间的间距相同或不同；和/或，沿排布方向上，所述背面深沟槽隔离部的尺寸介于所述离子掺杂隔离区的尺寸的1/3-2/3之间；和/或，所述背面深沟槽隔离部与对应的所述离子掺杂端部相交叠的区域的尺寸介于0.3-0.5μm之间。
20.可选地，所述第一隔离区包括外围离子掺杂区及外围深沟槽区，且所述外围深沟槽区位于所述外围离子掺杂区中。
21.本发明还提供一种图像传感器，所述图像传感器包括包括如上述方案中任意一项所述相位对焦像素结构。
22.本发明还提供一种电子设备，包括如上述方案中任意一项所述的图像传感器。
23.本发明还提供一种相位对焦像素结构的制备方法，其中，本发明提供的所述相位对焦像素结构优选采用本发明的制备方法制备得到，当然，还可以采用其他方法。
24.其中，所述制备方法包括如下步骤：
25.提供基底；
26.在所述基底中制备第一隔离区及第二隔离区，所述第一隔离区位于所述基底中像素区的外围以隔离相邻所述像素区，所述第二隔离区位于所述像素区内并延伸至所述基底
中；
27.其中，所述第二隔离区包括离子掺杂隔离区，所述第一隔离区及所述第二隔离区将所述像素区划分为至少两个子像素区，以基于所述子像素区实现相位对焦。
28.可选地，制备所述第二隔离区还包括在所述基底中制备背面深沟槽隔离区的步骤，其中，所述背面深沟槽隔离区与所述离子掺杂隔离区相对应，所述背面深沟槽隔离区、所述离子掺杂隔离区及所述第一隔离区共同将所述像素区划分为至少两个所述子像素区。
29.可选地，所述背面深沟槽隔离区与所述离子掺杂隔离区的制备步骤包括：
30.在所述基底中制备所述离子掺杂隔离区，具有至少两个掺杂隔离区端部；
31.对应所述离子掺杂隔离区制备所述背面深沟槽隔离区，所述背面深沟槽隔离区具有至少两个与所述掺杂隔离区端部对应的深沟槽隔离区端部；
32.其中，所述掺杂隔离区端部均与所述第一隔离区相接触，所述深沟槽隔离区端部中的至少一者与所述第一隔离区之间具有间距，以得到由所述离子掺杂隔离区与所述背面深沟槽隔离区的重叠区域构成的中心部的所述第二隔离区。
33.可选地，所述背面深沟槽隔离区与所述离子掺杂隔离区的制备步骤包括：
34.在所述基底中制备所述离子掺杂隔离区，具有至少两个掺杂隔离区端部；
35.对应所述离子掺杂隔离区制备所述背面深沟槽隔离区，所述背面深沟槽隔离区具有至少两个与所述掺杂隔离区端部对应的背面深沟槽隔离部；
36.其中，所述掺杂隔离区端部中的至少一者与所述第一隔离区之间具有间距，所述背面深沟槽隔离部的一端与所述第一隔离区相接触，另一端与对应的所述掺杂隔离区端部相接触或相交叠，以得到由所述离子掺杂隔离区构成的中心部的所述第二隔离区。
37.可选地，所述离子掺杂隔离区及所述背面深沟槽隔离区的制备包括：
38.自所述基底的第一面形成所述离子掺杂隔离区；并自所述基底的第二面制备所述背面深沟槽隔离区，且所述第二面与所述第一面相对。
39.可选地，所述第一隔离区包括外围离子掺杂区及外围深沟槽区，其中，所述第一隔离区及所述第二隔离区的制备步骤包括：
40.基于同一掩膜在基底中同时制备所述外围离子掺杂区及所述离子掺杂隔离区；或者，采用第一掩膜制备所述外围离子掺杂区；采用第二掩膜制备所述离子掺杂隔离区；
41.和/或，所述外围深沟槽区与所述背面深沟槽隔离区基于同一工艺制备。
42.如上所述，本发明的相位对焦像素结构、图像传感器、电子设备及制备方法，通过在实现相位对焦的子像素区之间引入离子掺杂隔离结构，可以有利于提高相位对焦速度及对焦效果。本发明还可以基于离子掺杂隔离区和背面深沟槽隔离区实现相位对焦像素的隔离，通过对离子掺杂隔离区和背面深沟槽隔离区进行不同组合的匹配设计，可以根据实际需要选择不同性能侧重点的设计，从而提升像素单元的整体性能。本发明的设计易于实现，与现有的半导体制作流程兼容，无需额外的工艺开发。基于本发明的设计可以实现全像素相位对焦。
附图说明
43.图1显示为本发明实施例中提供的图像传感器结构系统框架图。
44.图2显示为本发明实施例提供的相位对焦像素结构的制备工艺流程图。
45.图3-8显示为本发明实施例一中相位对焦像素结构制备中各步骤得到的结构示意图。
46.图9-12显示为本发明实施例二中相位对焦像素结构制备中各步骤得到的结构示意图。
47.图13-14显示为本发明实施例三中相位对焦像素结构制备中各步骤得到的结构示意图。
48.图15-16显示为本发明实施例四中相位对焦像素结构中的不同示例的俯视示意图。
49.图17-18显示为本发明实施例五中相位对焦像素结构中的不同示例的俯视示意图。
50.图19-20显示为基于本发明实施例六两子像素区像素单元设计的一像素单元布局示意图。
51.图21-22显示为基于本发明实施例六四子像素区像素单元设计的一像素单元布局示意图。
52.图23显示为基于本发明设计的相位对焦像素结构的像素电路连接一示例示意图。
53.元件标号说明
54.101
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基底
55.101a
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第一面
56.101b
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第二面
57.101c
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减薄后基底背面
58.102
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外围离子掺杂区
59.103
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离子掺杂隔离区
60.103a、103b、103c、103d
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掺杂隔离区端部
61.104
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互连层
62.105
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支撑衬底
63.106
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减薄后基底
64.107
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外围深沟槽区
65.108
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第一隔离区
66.109
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像素区
67.109a
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子像素区
68.110
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背面深沟槽隔离区
69.1101、1102、1103、1104
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背面深沟槽隔离部
70.110a、110b、110c、110b
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深沟槽隔离区端部
71.111
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第二隔离区
72.200
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像素阵列
73.201
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像素区
74.201a
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子像素区
75.202
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微透镜
76.s1～s2
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步骤
具体实施方式
77.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
78.为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层；“位于......之间”包括位于二者之间的区域也可以与二者接触；本发明中使用的“介于......之间”包括两个端点值。在本技术的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
79.需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
80.以下结合本发明给出的各个附图对本发明提出的内容进行详细的说明。
81.图1显示为一图像传感器系统基本结构框图。如图1中所示，图像传感器包括连接到像素阵列的读出电路和控制电路，功能逻辑单元连接到读出电路，对像素电路的读取进行逻辑控制；读出电路和控制电路连接到状态寄存器，实现对像素阵列的读取控制。像素阵列包括按行(r1，r2，r3...ry)和列(c1，c2，c3...cx)排布的多个像素单元，像素阵列输出的像素信号经列线输出至读出电路。在一个实施例中，每一像素单元获取图像数据后，图像数据采用状态寄存器指定读出模式的读出电路读出，然后传输到功能逻辑单元。在具体应用中，读出电路可包括模数转换(adc)电路，放大电路及其他。在某些应用实施例中，状态寄存器可包含有程序化选择系统用以确定读出系统是通过滚动曝光模式(rolling shutter)或是全局曝光模式(global shutter)读出。功能逻辑单元可仅存储图像数据或通过图像效果应用或处理的图像数据。在一应用例中，读出电路可沿读出列线(如图1所示)一次读出一行图像数据，或者可采用各种其他方式读出图形数据。控制电路的操作可通过状态寄存器的当前设置确定。例如，控制电路产生一快门信号用于控制图像获取。在某些应用例中，此快门信号可以是一全局曝光信号使得像素阵列的所有像素通过单一获取窗口同时获取其图像数据。在某些其他应用例中，此快门信号可以是一滚动曝光信号，每一像素行通过获取窗口连续实现读取操作。
82.其中，根据实际应用的对焦需求，部分图像传感器需要双核对焦像素设计。对于自动对焦功能，在一具体示例中，可以是采用相位检测自动对焦(phase detection auto-focus，pdaf)进行对焦，图像获取设备(如相机)将利用图像传感器取得影像的相位检测数
据，并依据相位检测数据与镜头位置之间的线性关系估测出对焦位置。如此，可基于相位检测自动对焦把镜头一次性地移动到对焦位置，从而快速完成对焦动作。
83.然而，限于工艺水平以及像素微缩的影响，双核对焦像素的隔离设计对像素性能有较大的影响，本发明针对这一问题提出新的设计思路。本发明提供一种相位对焦像素结构、图像传感器、电子设备及制备方法，相位对焦像素结构可以实现相位对焦，还可以进行普通拍摄模式下获得图像。本发明的上述设计易于实现，与现有的半导体制作流程兼容，无需额外的工艺开发。且像素单元性能提升，可根据实际需要选择不同性能侧重点的设计。
84.其中，图2-18显示为本发明的相位对焦像素结构的制备工艺流程图及制备过程中各步骤得到的结构示意图，图19-22显示为本发明提供的相位对焦像素结构的布局设计示例。图23显示为一示例中基于本发明相位对焦像素结构的电路连接示意图。图8、图12、图14-18为本发明不同实施例中得到的相位对焦像素结构的俯视示意图。
85.下面将在不同实施例中进行具体阐述。
86.实施例一：
87.如图2-8所示，本实施例提供一种相位对焦像素结构及其制备方法。请参见图7和图8所示，所述相位对焦像素结构包括：基底、第一隔离区以及第二隔离区，其中，所述第二隔离区包括离子掺杂隔离区所述第一隔离区及所述第二隔离区将所述像素区划分为至少两个子像素区，以基于所述子像素区实现相位对焦。
88.基于上述设计，通过离子掺杂隔离区的引入，可以在实现子像素区隔离满足相位对焦(pdaf)的同时，提高相对对焦像素结构在图像获取的量子效率(quantum efficiency，qe)。
89.下面将结合附图详细说明本发明的相位对焦像素结构的制备方法。需要说明的是，图2中所示顺序并不严格代表本发明所保护的相位对焦像素结构的制备顺序，本领域技术人员可以依据实际工艺步骤进行改变。图2仅示出了本发明的一种示例。
90.首先，如图2中的s1及图3所示，进行步骤s1，提供基底101。
91.具体的，所述基底101可以是图像传感器领域任意用于制备各个功能区的结构，如基于所述基底101制备cmos图像传感器的感光元件及各个控制晶体管。其中，所述基底101可以是单层材料层构成的结构，包括但不限于硅衬底，各个区中的元件制备在硅衬底中，可以是单晶硅、多晶硅、非晶硅，还可以是硅锗化合物，本实施例中选择为单晶硅。所述基底101也可以是绝缘体上硅(silicon on insulater，soi)。
92.另外，所述基底101还可以为两层及以上材料层构成的叠层结构，各个区域制备在其中任意需求层中，例如，所述基底101包括硅衬底以及在硅衬底上形成的外延层(epi)，感光元件及各个控制晶体管等制备在所述外延层中，如基于上述结构制备背照式(bsi)图像传感器。此外，所述基底101还可以是具有n型掺杂或者p型掺杂的结构，以器件满足功能需求。
93.请参阅图3所示，在一示例中，所述基底101具有相对的第一面101a和第二面101b。在一可选示例中，所述第一面101a为衬底的一面构成，所述第二面101b为衬底上的外延层的一面构成。当然，在其他示例中，第一面和第二面还可以是衬底相对的正面和背面构成。
94.接着，如图2中的s2及图4-8所示，进行步骤s2，在所述基底101中制备第一隔离区108及第二隔离区，所述第一隔离区位于所述基底101的像素区109的外围以隔离相邻所述
像素区109，所述第二隔离区位于所述像素区109内并延伸至所述基底101中。
95.其中，所述第二隔离区包括离子掺杂隔离区103，所述第一隔离区108及所述第二隔离区将所述像素区109划分为至少两个子像素区109a，以基于所述子像素区实现相位对焦。
96.其中，所示离子掺杂隔离区103的制备工艺包括但不限于离子注入。另外，作为示例，采用离子注入方式隔离实现过程中，采用b或bf2作为离子注入，注入能量介于10kev至1100kev之间，离子注入的剂量介于3e11至1e13之间。当然，还可以依据实际需求进行实现相位对焦的其他隔离的掺杂设计。
97.具体的，图中以将所述像素区109划分呈两个子像素区109a为例进行说明，当然，也可以是其他数量的对焦子像素的划分。另外，该示例中以形成背照式图像传感器的工艺为例进行说明。下面对各步骤执行说明如下：
98.首先，请参阅图4所示，自所述基底101的第一面(如正面)101a在所述基底101中制备所述离子掺杂隔离区103。在一示例中，所示第一隔离区包括外围离子掺杂区102。
99.其中，所述外围离子掺杂区102用于结合后续工艺制备得到第一隔离区，实现各个像素区的隔离，所述离子掺杂隔离区103用于形成第二隔离区，以进一步实现像素区划分呈各个用于相位对焦的子像素区。该实施例中，所述离子掺杂隔离区103单独作为所述第二隔离区，位于像素区内部实现子像素隔离。其中，在相位对焦像素结构中，采用离子掺杂隔离区103作为对焦子像素的隔离结构，可以有利于像素在获得普通图像是量子效率的提升。
100.作为示例，所述离子掺杂隔离区103的宽度p介于0.3-0.5μm之间，例如，可以是0.35μm、0.4μm、0.45μm。当然，还可以依据实际进行其他设置。
101.作为示例，所述外围离子掺杂区102以及所述离子掺杂隔离区103基于同一离子注入工艺在同一掩膜版下制备。在一示例中，所述外围离子掺杂区102与所述离子掺杂隔离区103的设置一致，例如，二者具有相同的掺杂浓度、类型、注入深度以及宽度等。
102.还需要说明的是，还可以基于现有工艺设计在所述基底101中制备图像传感器像素结构所需的其他结构，例如，在基底中制备光电二极管pd、传输晶体管tx、浮动扩散点fd、复位晶体管rst、源极跟随晶体管sf以及行选择晶体管rs等，以形成3t、4t、5t等像素结构。其可以是在所述外围离子掺杂区102以及所述离子掺杂隔离区103制备完成之后基于现有工艺制备，当然，也可以是其他的工艺步骤设计，并不过分限制本发明的保护范围。其中，上述各晶体管的类型本实施例中均选择为n型，可以理解的，在其实施方式还可以是p型。
103.接着，请参阅图5所示，在所述基底的第一面101a上形成互连层104及支撑衬底105。
104.具体的，所述互连层104和所述支撑衬底105可以采用现有结构及工艺制备，所述互连层104实现各个晶体管的互连等，如包括金属层和介质层；可以基于支撑衬底105在基底101翻转后提供支撑，还可以依据采用本领域常用手段在所述支撑衬底105中设置需要的逻辑电路。当然，在形成所述互连层104和所述支撑衬底105之前还可以包括对基底第一面101a进行处理或者在其上形成需要材料层的步骤，均在本发明的保护范围之内。
105.最后，请参阅6-7所示，在一示例中，所述第一隔离区的构成中还包括外围深沟槽区107，制备方法包括：翻转所述基底101，将第二面(如背面)101b朝上，以制备外围深沟槽区107，得到由所述外围离子掺杂区102及所述外围深沟槽区107构成的第一隔离区108。
106.具体的，在一示例中，所述外围深沟槽区107可以为背面深沟槽隔离结构(bdti)，可以采用现有工艺制备。
107.作为示例，在形成所述外围深沟槽区107之前还包括对所述基底101进行背面减薄的步骤，得到减薄后基底106，具有减薄后表面101c。其中，所述减薄后表面101c与所述离子掺杂隔离区103的底部和外围离子掺杂区102的底部之间具有间距，此处底部为注入时的底部，翻转后在图7中相当于上表面。当然，所述间距的尺寸可以依据实际工艺设计，或者在其他示例中，也可以优选不具有所述间距，直接减薄至离子掺杂隔离区和外围离子掺杂区底部。
108.其中，图8显示为经过上述步骤制备得到的相位对焦像素结构的俯视图，可以看出，在两个子像素区109a之间形成有所述离子掺杂隔离区103作为隔离，可以在实现相位对焦的同时提高量子效率。当然，所述子像素单元109a的数量还可以是其他数量，如4个、6个、8个，并不局限于此。另外，在一示例中，所述外围掺杂区102、所述离子掺杂隔离区103的离子注入工艺与形成背面深沟槽隔离结构(bdti)的工艺自基底的两个表面进行，如上述的背照式传感器图像的制备工艺，也可以采用其他方式得到本发明的隔离区得到相对对焦像素。
109.该示例中，将所述像素区109分为两个子像素区109a，可以设计像素区109的长度和宽度相同，为正方形布局，可选地，正方形的边长介于1.0-1.5μm之间，例如，可以是1.2
×
1.2μm的像素区设计。另外，该示例中，可以是在后续制备工艺中，微透镜覆盖所述像素区109，即，覆盖两个所述子像素区109a，如对应1.2
×
1.2μm的像素区，微透镜直径为对角线长度。
110.实施例二：
111.如图9-12所示，本实施例二提供一种相位对焦像素结构及其制备方法，该实施例二与实施例一的主要不同在外围离子掺杂区103和离子掺杂隔离区102的制备工艺不同，其他与实施例一相同或相似，可以参见在实施例一中的描述，在此不再赘述。
112.具体的，对于本实施例二中外围离子掺杂区103和离子掺杂隔离区102的制备，分成两个步骤进行，即，采用第一掩膜制备所述外围离子掺杂区102；采用第二掩膜制备所述离子掺杂隔离区103，二者顺序可以依实际工艺选择，本示例中先制备外围离子掺杂区102。
113.通过上述工艺方式，执行两次离子注入，可以改善现有由于光刻胶工艺限制导致的结构缺陷。在本发明的相位对焦像素结构中，基于上述工艺的设计，可以基于对离子掺杂隔离区102的宽度的控制，在满足相位对焦(pdaf)时提高fw(满阱容量)。
114.具体的，首先，如图9所示，采用第一掩膜制备所述外围离子掺杂区102，可以采用现有的工艺制备所述外围离子掺杂区102；接着，如图10所示，采用第二掩膜制备所述离子掺杂隔离区103，可以采用现有的工艺制备所述离子掺杂隔离区103。其中，所述第一掩膜和所述第二掩膜可以为不同的掩膜版，在满足像素尺寸的情况下二者也可以是相同的掩膜版。
115.另外，图11显示为形成外围深沟槽区107形成第一隔离区108后的纵向截面示意图，图12显示为对应的俯视图。其具体工艺和结构可以参见实施例一所述。需要说明的是，本领域技术人员可以理解的是，该实施例中外围离子掺杂区103和离子掺杂隔离区102不同的填充颜色代表了制备的工艺步骤分开执行，二者的材料可以选择为相同或不同。
116.实施例三：
117.如图13-14所示，本实施例三提供一种相位对焦像素结构及其制备方法，该实施例三与实施例一和实施例二的不同之处在于还包括背面深沟槽隔离区110，以使得由所示离子掺杂隔离区103和所述背面深沟槽隔离区110构成第二隔离区111。其他与实施例一、实施例二相同或相似，可以参见在实施例一和实施例二中的描述，在此不再赘述。
118.本实施例中，所述第二隔离区还包括背面深沟槽隔离区，所述背面深沟槽隔离区包括但不限于背面深沟槽隔离结构bdti。其中，所述背面深沟槽隔离区、所述离子掺杂隔离区及所述第一隔离区共同将所述像素区划分为至少两个所述子像素区。
119.通过上述方式，本发明可以通过背面深沟槽隔离区110和离子掺杂隔离区103的不同组合实现不同性能的需要，根据实际需要选择不同性能侧重点的设计，从而提高像素整体性能。
120.在一示例中，所述背面深沟槽隔离区110与所述离子掺杂隔离区103具有交叠隔离区，所述交叠隔离区具有至少两个交叠隔离区端部，所述交叠隔离区端部均与所述第一隔离区相接触，以划分所述子像素区。也就是说，该示例中，所述交叠隔离区具有所述背面深沟槽隔离区的结构同时具有所述离子掺杂隔离区的结构，二者的结合实现了子像素的分离。可以选择二者重叠布置的方案，基于背面深沟槽隔离区提高隔离效果，在牺牲部分量子效率(qe)的基础上可以明显的高相位对焦效果，使得获得利于对焦的图像。
121.在一具体示例中，请参阅图14所示，在基底表面定义相互垂直的x和y方向，y方向上背面深沟槽隔离区110与离子掺杂隔离区103重合，均匀第一隔离区接触，x方向上，背面深沟槽隔离区的边缘不超出离子掺杂隔离区的边缘，二者重合处构成所述交叠隔离区。在一示例中，所述所述背面深沟槽隔离区制备于所述离子掺杂隔离区中，是指，背面深沟槽隔离区与离子掺杂隔离区接触的部分，背面深沟槽隔离区均不超出离子掺杂隔离区，当离子掺杂隔离区与基底减薄后表面具有间距时，背面深沟槽隔离结构具有位于离子掺杂隔离区上部分。
122.具体的，如图13所示，在一示例中，所述背面深沟槽隔离区110可以与所述外围深沟槽区107基于同一工艺制备得到，从而不需要额外工艺步骤，实现本实施例的效果。另外，图14显示为制备后得到结构的俯视图。需要说明的是，该实施例附图所示结构在实施例二工艺的基础上执行，当然，也可以在实施例一的工艺的基础上执行。
123.请继续参阅图13和图14所示，作为示例，所述背面深沟槽隔离区110位于所述离子掺杂隔离区103中，其中，所述离子掺杂隔离区103具有至少两个掺杂隔离区端部，所述深沟槽隔离区110具有至少两个与所述掺杂隔离区端部对应的深沟槽隔离区端部，且所述掺杂隔离区端部及所述深沟槽隔离区端部均与所述第一隔离区108相接触。
124.作为示例，参见图13所示，所述背面深沟槽隔离区的深度介于1.5-2μm之间，如可以是1.8μm，另外，所述背面深沟槽隔离区底部与下方互连层之间的距离w可以依据实际需求及工艺设定。另外，参见图14所示，沿图中x方向，所述背面深沟槽隔离区110的宽度q介于所述离子掺杂隔离区103的宽度p的1/2-1之间，例如，该比例可以设置为2/3。在一可选示例中，所述离子掺杂隔离区103的宽度p介于0.3-0.4μm之间，如选择为0.35μm，所述背面深沟槽隔离区110的宽度q介于0.2-0.3μm之间，如选择为0.25μm。
125.实施例四：
126.如图15-16所示，本实施例四提供一种相位对焦像素结构及其制备方法，该实施例四与实施例一至三的不同之处在于，该实施例中离子掺杂隔离区103与背面深沟槽隔离区110采用部分重叠的方式，二者组合形成第二隔离区，形成一中心部m。其他与实施例一至三相同或相似，可以参见在前述实施例中的描述，在此不再赘述。通过上述方式，可以灵活配置子像素隔离区的设计，从而可以得到不同需求的相位对焦像素结构。
127.作为示例，所述第二隔离区包括中心部，所述中心部可以参见图15和图16中的椭圆形虚线框m所示，其中，所述背面深沟槽隔离区110与所述离子掺杂隔离区103部分重叠布置，其中，所述离子掺杂隔离区(参见图15所示)或者所述离子掺杂隔离区与所述深沟槽隔离区的重叠区域(参见图16所示)构成所述中心部m。
128.请参阅图15所示，在一示例中，所述离子掺杂隔离区103具有至少两个掺杂隔离区端部103a和103b，所述掺杂隔离区端部中的至少一者与所述第一隔离区108之间具有间距，其中，图5中显示为两者均与第一隔离区108之间具有间距的情况。
129.另外，所述背面深沟槽隔离区110对应包括至少两个背面深沟槽隔离部110a和110b。以背面深沟槽隔离部110a为例说明，所述背面深沟槽隔离部110a的一端与第一隔离区108相接触，另一端与对应的所述掺杂隔离区端部(如所述掺杂隔离区端部103a)相接触或相交叠，其中，图中显示为相交叠的示例，以得到由所述离子掺杂隔离区103构成的所述中心部。同理，所述背面深沟槽隔离部110b与掺杂隔离区端部103b具有相同或相似的设置，本领域技术人员可以实际进行选择。
130.基于上述设计方式，在第二隔离区的中心部，可以理解为像素区的对称中心为中心在一定尺寸的内延伸的部分，且优选以该中心向外延伸的尺寸一致。其中，该示例中，中心部为离子掺杂隔离区，两端部(靠近第一隔离区的部分)分设置为背面深沟槽隔离区，构成第二隔离区，以划分对焦子像素区，可以在实现相位对焦的情况下提高量子效率qe，进一步有利于实现普通图像获取时的qe以及用于相位对焦pdaf时的对焦效果。
131.作为示例，各所述掺杂隔离区端部均与所述第一隔离区之间具有间距，且各所述离子掺杂隔离区端部与所述第一隔离区之间的间距相同或不同。例如，如图15所示，s1和s2的数值可以相同或不同，优选二者具有相同的尺寸。
132.作为示例，沿排布方向上，如y方向，所述背面深沟槽隔离部的尺寸介于所述离子掺杂隔离区的尺寸的1/3-2/3之间，例如，可以选择为1/2。例如，如图15所示，可以是s1＝1/2s0；s2＝1/2s0，且s1和s2的数值相同，以实现理想的对称设计。
133.作为示例，所述背面深沟槽隔离部与对应的所述离子掺杂端部相交叠的区域的尺寸介于0.3-0.5μm之间，例如，可以选择为0.35μm、0.4μm、0.45μm。
134.另外，请参阅图16所示，在一示例中，所述离子掺杂隔离区103具有至少两个掺杂隔离区端部103a、103b，均与所述第一隔离区108相接触，所述深沟槽隔离区110具有至少两个深沟槽隔离区端部110a、110b，其中，所述深沟槽隔离区端部的至少一者与所述第一隔离区之间具有间距d1、d2，以得到由所述离子掺杂隔离区与所述深沟槽隔离区的重叠区域构成的所述中心部m。基于上述设计，在较少白点(wp)引入的情况下可以有效提高pdaf效果。
135.作为示例，各所述深沟槽隔离区端部均与所述第一隔离区之间具有间距，各所述深沟槽隔离区端部与所述第一隔离区之间的间距相同或不同。例如，如图16所示，d1和d2的数值可以相同或不同，优选二者具有相同的尺寸。
136.作为示例，所述背面深沟槽隔离区尺寸介于所述离子掺杂隔离区尺寸的1/3-2/3之间，如可以选择为1/2。例如，如图16所示，沿延伸方向上，即y方向上，所示离子掺杂隔离区的尺寸d0＝2d1＝2d2，二者中心重合，所述背面深沟槽隔离区关于像素区中心轴呈上下对称，以实现理想的对称设计。
137.实施例五：
138.如图17-18所示，本实施例提供另外一种相位对焦像素单元结构及制备方法，该实施例中与实施例一至四的不同之处在于，本实施例设计了四个子像素区，以实现相位对焦，并可实现普通模式的图像获取。其他与实施例一至四相同或相似，可以参见在前述实施例中的描述，在此不再赘述。通过上述方式，可以灵活配置子像素隔离区的设计，从而可以得到不同需求的相位对焦像素结构。
139.具体的，请参阅图17所示，该示例的结构与图15所示结构类似，设计了具有中心部的第二隔离区，离子掺杂隔离区作为所述中心部，呈十字型分布在四个子像素区的中心，优选对称的十字型，端部分别通过背面深沟槽隔离部与第一隔离区相接触实现隔离。其中，所述离子掺杂区103具有四个掺杂区端部103a、103b、103c、103d，对应的，所述深沟槽隔离区110具有四个与之对应的背面深沟槽隔离部1101、1102、1103、1104，共同形成了所述第二隔离区，各部分至尺寸设计可以参见前面实施例中的描述，在此不在赘述。
140.基于上述设计，可以使得子像素在满足全方位像素对焦(adaf)的同时，提高像素图像获取时的量子效率(qe)。
141.另外，请参阅图18所示，该示例的结构与图16所示结构类似，设计了具有中心部的第二隔离区，离子掺杂隔离区与背面深沟槽隔离区的交叠区作为所述中心部，呈十字型分布在四个子像素区的中心，优选对称的十字型，端部由其余的离子掺杂隔离区构成。其中，所述离子掺杂区103具有四个离子掺杂区端部103a、103b、103c、103d，对应的，所述深沟槽隔离区110具有四个与之对应的深沟槽隔离区端部110a、110b、110c、110d，共同形成了所述第二隔离区，各部分至尺寸设计可以参见前面实施例中的描述，在此不在赘述。
142.基于上述设计，可以在较少白点(wp)引入的情况下使得子像素在对焦时明显提高全方位像素对焦(adaf)效果。
143.该实施例中，将所述像素区109分为四个子像素区109a，可以设计像素区109的长度和宽度相同，为正方形布局，可选地，正方形的边长介于2.0-2.5μm之间，例如，可以是2.4
×
2.4μm的像素区设计，每一个子像素区109a的尺寸为1.2
×
1.2μm。另外，该示例中，可以是在后续制备工艺中，微透镜覆盖所述像素区109，即，覆盖四个所述子像素区109a，如对应2.4
×
2.4μm的像素区，微透镜直径为对角线长度。
144.需要说明的是，由于限于工艺水平以及像素微缩的影响，双核对焦像素的隔离设计对像素性能有较大的的影响。而基于本发明的设计，可以根据实际需要选择不同性能侧重点的设计，从而提升像素结构的整体性能。例如，在需要较好的量子效率qe，稍微差的相位对焦pdaf效果时，可以选择实施例一中的方式；当需要在需要较好的满阱容量fw，稍微差的相位对焦pdaf效果时，可以选择实施例二中的方式；当需要较好的相位对焦pdaf效果，稍微差的量子效率qe时，可以选择实施例三中的方式；当需要较好的量子效率qe且相位对焦pdaf效果也尽量好时，可以选择实施例四中单独离子掺杂隔离区作为中心部的方案；当需要较好的相位对焦pdaf且可以接收少量白点wp的情况下，可以选择实施例四中离子掺杂隔
离区和背面深沟槽隔离区的重叠区域作为中心部的方案。同理，可以在上述基础上，经过实施例五中四个子像素的方案对应实现全方位像素对焦adaf的对应效果。
145.实施例六：
146.请参阅图19-22所示，本发明提供一种相位对焦像素结构，包括：像素阵列及像素电路。其中，本领域技术人员可以理解的是，像素电路是指像素区域进行电连接信号传输出去的电路，可以形成现有的4t、8t等结构。需要说明的是，本实施例主要揭示本发明用于相位对焦像素单元的布局设计。本实施例的像素单元还可以包括如实施例一致五中任意一种方案所述的第一隔离区和第二隔离区的配置，详见前述实施例中的描述，在此不再赘述。
147.具体的，所述像素阵列包括若干个呈阵列排布的像素区，例如，可以是二维坐标系中沿x方向的若干行以及沿y方向排布的若干列。另外，每一所述像素区包括至少两个子像素区，且所述子像素区中设置有感光元件，所示感光元件包括但不限于光电二极管。每一个所述像素区划分成子像素区的个数依据实际设定，优选偶数个。具体可参见前面实施例描述。
148.另外，所述像素电路至少包括传输晶体管、浮动扩散点及源极跟随晶体管，所述传输晶体管与所述感光元件对应，且两端分别与所述感光元件及所述浮动扩散点电连接，所述源极跟随晶体管连接至所述浮动扩散点，其中，所述传输晶体管设置于对应的所述感光元件的角部，且四个所述传输晶体管对向设置形成开口，所述源极跟随晶体管位于所述开口中。
149.其中，所述像素电路中各个晶体管的结构可以采用现有cmos图像传感器的设计。本发明中，将相位对焦像素结构配置为四元共享结构，以有利于提高相位对焦效果。
150.具体的，所述像素单元包括第一对焦像素组及第二对焦像素组，所述第一对焦像素组被配置为感测第一光，以得到第一对焦图像；所述第二对焦像素组被配置为感测第二光，以得到第二对焦图像，且所述第一对焦像素组包括所述像素区的至少一个所述子像素区，所述第二对焦像素组包括该所述像素区中另外的至少一个所述子像素区。也就是说，每一像素区中，至少有一个子像素区用于获得第一对焦图像，也至少有一个子像素区用于获得第二对焦图像。
151.请参阅图19-20所示，显示为基于本发明设计的两个子像素设计的一示例示意图。
152.具体的，所述相位对焦像素结构包括像素阵列200，每一所述像素区包括两个所述子像素区200a，相邻两个像素区形成四个共享结构的子像素区，对应包括四个感光元件pd0、pd1、pd2、pd3，且各所述子像素区对应的所述传输晶体管tx0、tx1、tx2、tx3，以一角度设置于对应的所述感光元件的角部，例如，以45
°
方式布置，相邻所述像素区的四个所述传输晶体管对向设置形成开口，且形成所述开口的相邻两个所述像素区共用同一所述像素电路。
153.作为示例，所述像素电路还包括重置晶体管rst及行选择晶体管rs，所述重置晶体管与所述行选择晶体管分别位于共用同一所述像素电路的两个所述像素区相互远离的一侧。如图所示，一个位于一光电二极管pd0外侧，另一个位于对角方向的光电二极管pd2外侧。
154.作为示例，所述像素电路还包括增益控制晶体管dcg，每一所述像素区包括两个所述浮动扩散点fd1、fd2，相邻两个像素区的子像素区分别共用对应的所述浮动扩散点，如
pd1、pd2共用fd1，pd0、pd3共用fd2，所述增益控制晶体管及所述源极跟随晶体管分布于所述浮动扩散点的两侧，例如，位于fd1两侧，当然，其他示例中也可以设置在fd2两侧。
155.进一步可选地，当存在所述增益控制晶体管dcg时，所述重置晶体管rst设置在靠近所述增益控制晶体管的光电二极管外侧，如图可以设置在pd1或pd2外侧，在此基础上，在对角位置布置所述行选择晶体管rs，以提高像素阵列的对称性，减少互连线路，有利于相位对焦，该示例中，显示为rst布置在pd2外侧。
156.另外，如图20所示，所述像素单元还包括若干个微透镜(ml)202，所述微透镜与所述像素区一一对应。该示例中，所述微透镜对应一个像素区的两个子像素区。
157.请参阅图21-22所示，显示为基于本发明设计的四个子像素设计的一示例示意图。
158.具体的，每一所述像素区包括四个所述子像素区，对应包括四个感光元件pd0、pd1、pd2、pd3，且各所述子像素区对应的所述传输晶体管tx0、tx1、tx2、tx3，以一角度设置于对应的所述感光元件的角部，例如，以45
°
方式布置。一个所述像素区的四个所述子像素区对应的所述传输晶体管对向设置形成所述开口，且每一所述像素区的各所述子像素区共同同一所述像素电路。
159.作为示例，所述像素电路还包括rst及行选择晶体管rs，所述行选择晶体管位于同一行相邻所述子像素区之间并与所述源极跟随晶体管沿同一方向排布，例如，rs位于pd0和pd1之间，与源极跟随晶体管sf沿y方向排布。所述重置晶体管位于同一列相邻所述子像素区之间并与所述源极跟随晶体管沿另一方向排布，例如，rst位于相邻像素区的pd0、pd3之间，与源极跟随晶体管sf沿x方向排布。
160.作为示例，所述像素电路还包括增益控制晶体管dcg，每一所述像素区包括两个所述浮动扩散点，且同一列相邻两个子像素区分别共用对应的所述浮动扩散点，所述增益控制晶体管与所述源极跟随晶体管分布于所述浮动扩散点的两侧，如dcg位于pd1和pd2之间，且与源极跟随晶体管sf沿x方向排布。
161.如图22所示，所述像素单元还包括若干个微透镜202，所述微透镜与所述像素区一一对应。该示例中，所述微透镜对应一个像素区的四个子像素区。
162.另外，如图23所示，可以是基于本实施例设计的像素电路连接示意图，当然，也可以进行其他可行的设计。
163.实施例七：
164.本发明还提供一种图像传感器，所述图像传感器包括像素阵列，所述像素阵列包括若干个按行和按列布局的如上述方案中任意一项所述的相位对焦像素结构，所述图像传感器可以是cmos图像传感器，所述cmos图像传感器可以为前照式(fsi)图像传感器，也可以为背照式(bsi)图像传感器，本实施例中优选为背照式图像传感器。
165.本发明还提供一种电子设备，所述电子设备包括如上述方案中任意一项所述的图像传感器。其中，所述电子设备可以是安防摄像装置、汽车电子摄像装置、手机摄像装置、无人机、机器视觉以及现有摄像机等设备，并不局限于上述设备。
166.综上所述，本本发明的相位对焦像素结构、图像传感器、电子设备及制备方法，通过在实现相位对焦的子像素区之间引入离子掺杂隔离结构，可以有利于提高相位对焦速度及对焦效果。本发明还可以基于离子掺杂隔离区和背面深沟槽隔离区实现相位对焦像素的分离，通过对离子掺杂隔离区和背面深沟槽隔离区进行不同组合的设计，可以根据实际需
要选择不同性能侧重点的设计，从而提升像素单元的整体性能。本发明的设计易于实现，与现有的半导体制作流程兼容，无需额外的工艺开发。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
167.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。