电压转换隔离结构的制作方法

1.本技术涉及半导体集成电路制造技术领域，具体涉及一种电压转换隔离结构。


背景技术：

2.随着半导体集成电路技术的不断发展，芯片内部通常会划分有多个不同的电压区域，用于集成不同电源电压需求的器件。电压转换器(level shift，ls)被设计位于不同电压区域之间，用于将输入信号从一个电压域切换到另一个电压域，以实现位于不同电压区域中器件的通信。
3.参照图1，其示出了相关技术中集成有不同电压区域的芯片100俯视结构示意图，从图1中可以看出，该芯片100包括低压区域110和高压区域120，低压区域110和高压区域120之间由第一隔离结构130隔离。通常高压区域120器件的电源需求电压高于低压区域110器件的电源需求电压，因此为了实现低压区域110器件和高压区域120器件之间的信息交互，需要在低压区域110和高压区域120之间连接电压转换器140，通过该电压转换器140实现电压转换。
4.相关技术中的电压转换器140包括高压耗尽mos管，高压耗尽mos管的源极141靠近低压区域110，用于接低压电源；该高压耗尽mos管的漏极142靠近高压区域120，用于将该低压电源转化为高压电源输出；该高压耗尽mos管的外周通过掺杂形成有封闭的耗尽隔离区143，该耗尽隔离区143一方面用于将高压耗尽mos管的漏极142与芯片100的高压区域120隔离，另一方面通过靠近高压区域120的耗尽隔离区143完全耗尽，以使得该漏极142和高压区域120能够同时处于高压状态而不被击穿，即耗尽隔离区143的高压部1431被完全耗尽产生耗尽电场，以使得漏极142和高压区域120能够同时处于高压状态而不被击穿。
5.但是在实际情况中，该相关技术通常会因为耗尽隔离区143的总掺杂量工艺窗口较小，导致因总掺杂量难以控制，而产生耗尽隔离区143的总掺杂量过高或过低的问题。一旦耗尽隔离区143总掺杂量过高，则会使得耗尽隔离区143的高压部1431不能被完全耗尽，从而使得漏极142和高压区域120同时处于高压状态时容易被击穿。一旦耗尽区总掺杂量过低，则会使得漏极142和高压区域120因无法有效隔离，而引起大漏电甚至穿通的问题。


技术实现要素：

6.为了解决相关技术中因为耗尽隔离区的总掺杂量工艺窗口较小，导致因总掺杂量难以控制，而产生耗尽隔离区的总掺杂量过高或过低的问题。本技术提供了一种电压转换隔离结构，该电压转换隔离结构能够允许较大的耗尽隔离区的总掺杂量工艺窗口。
7.为了解决上述技术问题，本技术提供一种电压转换隔离结构，所述电压转换隔离结构包括基底层，所述基底层包括用于连接芯片的低电压区的低压连接部、用于连接所述芯片的高电压区的高压连接部，和漂移区，所述漂移区相对的两侧分别连接所述低压连接部和所述高压连接部；
8.所述基底层中形成有第一导电类型半导体环，所述第一导电类型半导体环包括：
9.第一导电类型环低压部，所述第一导电类型环低压部形成于所述低压连接部位置处的基底层中；
10.第一导电类型环高压部，所述第一导电类型环高压部形成于所述高压连接部位置处的基底层中；
11.第一导电类型环体部，所述第一导电类型环体部的两端分别与所述第一导电类型环低压部，和第一导电类型环高压部相连，形成封闭区域；所述漂移区和所述高压连接部位于所述封闭区域中；
12.在靠近所述第一导电类型环高压部的所述高压连接部中，和所述高电压区中，分别形成第二导电类型半导体a区和第二导电类型半导体b区。
13.可选地，所述第一导电类型环体部与所述第一导电类型环高压部相连位置处形成交界区；
14.所述第二导电类型半导体a区对应所述交界区位置处形成a区端头；靠近所述交界区一侧的a区端头边缘，与靠近所述a区端头一侧的交界区边缘，形状一致；
15.所述第二导电类型半导体b区对应所述交界区位置处形成b区端头；靠近所述交界区一侧的b区端头边缘，与靠近所述b区端头一侧的交界区边缘，形状一致。
16.可选地，所述第二导电类型半导体a区和所述第二导电类型半导体b区，分别用于使得所述第一导电类型环高压部由对应的两侧面向内被逐渐加速耗尽形成耗尽区；
17.所述第二导电类型半导体a区和所述第二导电类型半导体b区，使得在耗尽区电场达到击穿，所述第一导电类型环高压部完全耗尽。
18.可选地，所述基底层包括第一导电类型底层，和形成于所述第一导电类型底层上的第二导电类型外延层；
19.所述第一导电类型半导体环的第一导电类型环低压部、第一导电类型环高压部和第一导电类型环体部均包括：
20.第一导电类型阱层，所述第一导电类型阱层位于所述第二导电类型外延层中，从所述第二导电类型外延层的上表面向下延伸；
21.第一导电类型埋层，所述第一导电类型埋层的下部位于所述第一导电类型底层中，上部位于所述第二导电类型外延层中；
22.第一导电类型连接层，所述第一导电类型连接层位于所述第二导电类型外延层中，所述第一导电类型连接层的上端与所述第一导电类型阱层的下端相连，所述第一导电类型连接层的下端与所述第一导电类型埋层的上端相连。
23.可选地，所述第二导电类型半导体a区的下部位于所述第一导电类型底层中，上部位于所述第二导电类型外延层中；
24.所述第二导电类型半导体b区的下部位于所述第一导电类型底层中，上部位于所述第二导电类型外延层中。
25.可选地，所述第一导电类型底层接地。
26.可选地，所述电压转换隔离结构还包括mos管；
27.所述mos管的源极，位于所述第一导电类型环低压部中，从所述第一导电类型环低压部的上表面向下延伸；
28.所述mos管的漏极，位于所述高压连接部中，从所述高压连接部位置处的基底层上
表面向下延伸。
29.可选地，所述第一导电类型环高压部的宽度在所述第一导电类型环高压部各处一致。
30.可选地，所述第一导电类型环体部的宽度在所述第一导电类型环体部各处一致，且所述第一导电类型环体部的宽度与所述第一导电类型环高压部的宽度一致。
31.本技术技术方案，至少包括如下优点：第二导电类型半导体a区和第二导电类型半导体b区，能够使得该第一导电类型环高压部，由该第一导电类型环高压部的x向两侧面开始，向该第一导电类型环高压部内部逐渐加速耗尽，从而对于总掺杂量偏高的第一导电类型环高压部，通过该双侧加速耗尽，能够使得该第一导电类型环高压部被完全耗尽，进而能够拓宽该第一导电类型半导体环总掺杂量工艺窗口。
附图说明
32.为了更清楚地说明本技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
33.图1示出了相关技术中集成有不同电压区域的芯片俯视结构示意图；
34.图2a示出了本技术一实施例提供的电压转换隔离结构的俯视结构示意图；
35.图2b示出了图2a中d
‑
d向剖视结构示意图。
具体实施方式
36.下面将结合附图，对本技术中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本技术保护的范围。
37.在本技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
38.在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
39.此外，下面所描述的本技术不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
40.本技术中所述的第一导电类型半导体可以为向硅中掺入受主杂质形成的p型半导体，也可以为向硅中掺入施主杂质形成的n型半导体。在第一导电类型半导体为p型半导体
时，该第二导电类型半导体为n型半导体；在第一导电类型半导体为n型半导体时，该第二导电类型半导体为p型半导体。
41.后文所述实施例是以在第一导电类型半导体为p型半导体时，该第二导电类型半导体为n型半导体为例进行阐述。
42.图2a示出了本技术一实施例提供的电压转换隔离结构的俯视结构示意图，图2b示出了图2a中d
‑
d向剖视结构示意图。图2a中显示了横向上相互垂直的x向和y向，图2b中显示了纵向上相互垂直的x向和z向。该电压转换隔离结构200包括基底层201，该基底层201包括用于连接芯片的低电压区301的低压连接部210、用于连接所述芯片的高电压区302的高压连接部220，和漂移区230，所述漂移区230相对的两侧分别连接该低压连接部210和高压连接部220。其中，低压和高压是相对概念，例如芯片的低电压301区指的是用于集成电源电压需求较低器件的区域，芯片的高电压区302指的是用于集成电源电压需求较高器件的区域。
43.结合图2a和图2b可以看出，芯片的低电压区301位于该电压转换隔离结构200的x向左侧，芯片的高电压区302位于该电压转换隔离结构200的x向右侧。该电压转换隔离结构200的低压连接部210位于电压转换隔离结构200基底层201的x向左侧，与芯片的低电压区301连接。该电压转换隔离结构200的高压连接部220位于电压转换隔离结构200基底层201的x向右侧，与芯片的高电压区302连接。该电压转换隔离结构200的漂移区230的x向左、右两端分别连接该电压转换隔离结构200的低压连接部210和高压连接部220。
44.继续参照图2a，该基底层201中形成有p型半导体环，所述p型半导体环包括：p型环低压部241、p型环高压部242和p型环体部243。从图2b中仅能看出p型环低压部241和p型环高压部242的纵向结构。
45.该p型环低压部241，形成于低压连接部210位置处的基底层201中，从该位置处的基底层201上表面沿图2b所示的z向向下延伸。
46.所述p型环高压部242，形成于高压连接部220位置处的基底层201中，从该位置处的基底层201上表面沿图2b所示的z向向下延伸。
47.从图2a可以看出，该p型环高压部242两端各连接一p型环体部243的一端，该p型环体部243的另一端连接p型环低压部241，即该p型环体部243的x向左、右两端分别与p型环低压部241和p型环高压部242相连，从而形成封闭区域，该漂移区230和高压连接部220位于该封闭区域中。
48.需要说明的是，从图2a所示x向的一端至x向的另一端，该p型环体部243的宽度保持一致，从图2a所示y向的一端至y向的另一端，该p型环高压部242的宽度保持一致，且p型环体部243的宽度与p型环高压部243的宽度一致。
49.在靠近该p型环高压部242的高压连接部220位置处基底层201中，形成n型半导体a区251；在靠近该p型环高压部243的芯片高电压区302位置处基底层201中，形成n型半导体b区252。可选地，该n型半导体a区251在图2a或图2b中所示的x向宽度w3的尺寸可以为1um至10um。
50.本实施例中，在靠近p型环高压部242的高压连接部220中和高电压区302中，分别形成n型半导体a区251和n型半导体b区252，能够使得该p型环高压部242，由该p型环高压部242的x向两侧面开始，向该p型环高压部242内部逐渐加速耗尽，从而对于总掺杂量偏高的p型环高压部242，通过该双侧加速耗尽，能够使得该p型环高压部242被完全耗尽，进而能够
拓宽该p型半导体环总掺杂量工艺窗口。
51.其中，该p型环高压部242的x向两侧面分别为：图2b所示p型环高压部242靠近n型半导体a区251的一侧面a1，和该p型环高压部242靠近n型半导体b区252的一侧面a2。上述p型环高压部242的x向两侧面均为pn结中p型半导体和n型半导体之间分界面。
52.继续参照图2a，从图2a位置处可以看出，该p型环体部243与p型环高压部242相连位置处形成交界区c，该交界区c的两侧边缘均为弯曲弧状。
53.通常，该弯曲或弯折形状的交界区c，会使得该位置处的p型环高压部242耗尽不完全，为了防止该交界区c处的p型环高压部242耗尽不完全，对应该交界区c位置处的n型半导体a区251端部和n型半导体b区252端部，分别形成a区端头2511和b区端头2521。该a区端头2511的边缘形状，和b区端头2521的边缘形状，均与对应的交界区c边缘形状一致。
54.在该n型半导体a区251对应该交界区c位置处形成a区端头2511，靠近交界区c一侧的a区端头2511边缘，与靠近该a区端头2511一侧的交界区c边缘，形状一致，即该a区端头2511靠近交界区c的一侧边缘也为弯曲弧状。可选地，参照图2a，该a区端头2511在y向的长度尺寸l1可以为1um至20um
55.该n型半导体b区252对应该交界区c位置处形成b区端头2521，靠近交界区c一侧的b区端头2521边缘，与靠近b区端头2521一侧的交界区c边缘，形状一致，即该b区端头2521靠近交界区c的一侧边缘也为弯曲弧状。
56.通过与交界区c一致的形状的a区端头2511和b区端头2521，能够加速该交界区c位置处p型环高压部242的完全耗尽，使得c位置处p型环高压部242由两侧开始被同时耗尽，以提高该p型半导体环的耐压。
57.本实施例中，该a区端头2511和b区端头2521与该p型环高压部242的距离较近，使得在耗尽区电场达到击穿，p型环高压部242被完全耗尽。即参照图2a，a区端头2511与p型环高压部242之间的第一距离w1，以及b区端头2521与p型环高压部242之间的第二距离w2均大于最近距离。在该最近距离，使得耗尽区电场达到击穿，p型环高压部242正好被完全耗尽。可选地，该第一距离w1和第二距离w2可以为1um至10um。
58.继续参照图2b，该基底层201在包括z向由下至上层叠的p型底层21和n型外延层22，该n型外延层22形成于该p型底层21上。
59.该p型半导体环的p型环低压部241、p环高压部242和p型环体部243均包括：在z向由下至上依次层叠的p型埋层2401、p型连接层2402和p型阱层2403。图2b仅能看出p型环低压部241和p环高压部242的z向层叠结构，其中，p型环体部243的z向层叠结构与p环高压部242的z向层叠结构一致(图2b中未示出)，在z向上的各处，该p环高压部242的宽度一致，且该p型环体部243的宽度与p环高压部242的宽度一致。
60.p型环低压部241、p环高压部242和p型环体部243的p型阱层2403，均位于其各自对应位置区域的n型外延层22中，从所述该对应位置处的n型外延层22的上表面向下延伸。
61.p型环低压部241、p环高压部242和p型环体部243的p型埋层2401，均位于其各自对应位置区域的n型外延层22和p型底层21临界面上。即p型埋层2401的下部位于p型底层21中，p型埋层2401的上部位于n型外延层22中。
62.p型环低压部241、p环高压部242和p型环体部243的p型连接层2402，均位于其各自对应位置区域的n型外延层22中，且该p型连接层2402的上端与对应的p型阱层2403下端相
连，p型连接层2402的下端与对应的p型埋层2401上端相连。
63.该p型底层21接地，从而使得由p型阱层2403、p型连接层2402、p型埋层2401和p型底层21形成接地通路。
64.该n型半导体a区251位于n型外延层22和p型底层21临界面上，即n型半导体a区251的下部位于p型底层21中，上部位于n型外延层22中。
65.该n型半导体b区252可以与n型半导体a区251，以p环高压部242为轴，在x向上对称分布，从而n型半导体b区252也位于n型外延层22和p型底层21临界面上，即n型半导体b区252的下部位于p型底层21中，上部位于n型外延层22中。
66.继续参照图2a和图2b，该电压转换隔离结构200还包括mos管，该mos管的源极260，位于所述p型环低压部241的p型阱层2403中，从该p型环低压部241p型阱层2403的上表面向下延伸。mos管的漏极270，位于高压连接部220中，从该高压连接部220位置处的n型外延层22的上表面向下延伸。
67.显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本技术创造的保护范围之中。