半导体元件与其制作方法与流程

1.本揭露是关于一种半导体元件，特别是关于一种半导体元件的接触特征，以及此半导体元件的制作方法。


背景技术：

2.半导体工业在追求更高的元件密度且更低的成本的方面上已取得了显著的进步。在半导体元件发展的过程中，功能密度(例如：晶片单位面积的相互连接的导电特征数量)通常增加了，而几何尺寸却减小了。这种尺寸微缩的过程通常是通过提高生产效率且降低相关成本来提供效益。然而，增加的功能密度增加了半导体元件的复杂性，例如：通过减小相邻导电特征之间的距离。当相邻导电特征之间的距离减小时，可能难以形成用于每一导电特征的接触特征。例如：接触特征之间的距离通常根据相邻导电特征之间的距离减小而减小，此可能显著地增加接触特征短路的可能性。
3.因此，有必要改善接触特征且改善其形成的方法。


技术实现要素：

4.本揭露的一态样是提供一种半导体元件，包含：第一导电特征、设置于第一导电特征上方的第一介电层、以及延伸穿透第一介电层且电性地耦接至第一导电特征的第一接触特征。其中第一接触特征的上部是通过第二介电层侧向地从第一介电层的第一内侧壁分离，且第一接触特征的下部是与第一介电层的第一内侧壁接触。
5.本揭露的另一态样是提供一种半导体元件，包含：导电特征、设置于导电特征上方的介电层、以及延伸穿透介电层的接触特征；其中接触特征具有上部及下部，上部是以间隔层来从介电层分离，下部是电性地耦接至导电特征且与介电层接触。
6.本揭露的又一态样是提供一种制作半导体元件的方法，包含：凹陷(recessing)设置于导电特征上方的第一介电层的上部；以第二介电层填充此凹陷的上部，以形成嵌入在第二介电层中的孔洞；蚀刻第二介电层与第一介电层以形成接触孔，此接触孔使用此孔洞暴露出导电特征的至少一部分，以使至少接触孔的下部与导电特征垂直地对齐；以及以导电材料填充接触孔，以形成电性地耦接至导电特征的接触特征。
附图说明
7.根据以下详细说明并配合附图阅读，使本揭露的态样获致较佳的理解。需注意的是，如同业界的标准作法，许多特征并不是按照比例绘示的。事实上，为了进行清楚讨论，许多特征的尺寸可以经过任意缩放。
8.图1是根据一些实施例所绘示的用于形成半导体元件的例示性的方法的流程图；
9.图2至图7是根据一些实施例所绘示的各种制造阶段期间的例示性的半导体元件的剖面视图，其是由图1的方法所制作；
10.图8a是根据一些实施例所绘示的包含一或多个接触特征的例示性的半导体元件，
其是由图1的方法所制作；
11.图8b是根据一些实施例所绘示的图8a的半导体元件的相对应俯视图；
12.图9a是根据一些实施例所绘示的包含一或多个接触特征的另一例示性的半导体元件，其是由图1的方法所制作；
13.图9b是根据一些实施例所绘示的图9a的半导体元件的相对应俯视图；
14.图10a是根据一些实施例所绘示的包含一或多个接触特征的又一例示性的半导体元件，其是由图1的方法所制作；
15.图10b是根据一些实施例所绘示的图10a的半导体元件的相对应俯视图；
16.图11a是根据一些实施例所绘示的包含一或多个接触特征的又一例示性的半导体元件，其是由图1的方法所制作；
17.图11b是根据一些实施例所绘示的图11a的半导体元件的相对应俯视图；
18.图12是根据一些实施例所绘示的接触特征的例示性的俯视图，其是由图1的方法所制作；
19.图13是根据一些实施例所绘示的另一接触特征的例示性的俯视图，其是由图1的方法所制作。
20.【符号说明】
21.100：方法
22.102：操作
23.104：操作
24.106：操作
25.108：操作
26.110：操作
27.200：半导体元件
28.202：基材
29.204：导电特征
30.206：第一介电层
31.206s：第一介电层的内侧壁
32.207：凹陷部分
33.208：第二介电层
34.210：孔洞
35.212：接触孔
36.213：蚀刻制程
37.214：间隔层
38.216：接触特征
39.216i：中间边界
40.216l：下部
41.216u：上部
42.800：半导体元件
43.801：基材
44.802：晶体管
45.802d：漏极特征
46.802g：栅极特征
47.802s：源极特征
48.803：井
49.804：晶体管
50.804d：漏极特征
51.804g：栅极特征
52.804s：源极特征
53.805：低介电常数介电层
54.806：接触特征
55.806u：接触特征的上部
56.807：间隔层
57.808：接触特征
58.808u：接触特征的上部
59.809：间隔层
60.850：图案
61.900：半导体元件
62.902：晶体管
63.902d：漏极特征
64.902g：栅极特征
65.902s：源极特征
66.904：晶体管
67.904d：漏极特征
68.904g：栅极特征
69.904s：源极特征
70.905：低介电常数层
71.906：接触特征
72.906l：接触特征的下部
73.906u：接触特征的上部
74.907：间隔层
75.908：接触特征
76.908l：接触特征的下部
77.908u：接触特征的上部
78.909：间隔层
79.920：图案
80.950：图案
81.1000：半导体元件
82.1001：基材
83.1002：晶体管
84.1002d：漏极特征
85.1002g：栅极特征
86.1002s：源极特征
87.1004：晶体管
88.1004d：漏极特征
89.1004g：栅极特征
90.1004s：源极特征
91.1006：接触特征
92.1008：接触特征
93.1050：图案
94.1100：半导体元件
95.1101：基材
96.1102：晶体管
97.1102d：漏极特征
98.1102g：栅极特征
99.1102s：源极特征
100.1104：接触特征
101.1106：接触特征
102.1108：接触特征
103.1110：接触特征
104.1150：图案
105.1155：图案
106.1200：接触特征
107.1200l：接触特征的下部
108.1200u：接触特征的上部
109.1300：接触特征
110.1300l：接触特征的下部
111.1300u：接触特征的上部
112.t1：厚度
113.t2：深度
114.w1：宽度
115.w2：宽度
116.w3：厚度
117.w4：宽度
具体实施方式
118.以下揭露提供许多不同实施例或例示，以实施申请标的的不同特征。以下叙述的成份和排列方式的特定例示是为了简化本揭露。这些当然仅是做为例示，其目的不在构成
限制。举例而言，第一特征形成在第二特征之上或上方的制程描述包含第一特征和第二特征有直接接触的实施例，也包含有其他特征形成在第一特征和第二特征之间，以致第一特征和第二特征没有直接接触的实施例。而本文使用的是，第一特征形成在第二特征之上或上方代表第一特征和第二特征为直接接触。除此之外，本揭露在各种例示中重复参照数值及/或字母。此重复的目的是为了使说明简化且清晰易懂，并不表示各种讨论的实施例及/或配置之间有关系。
119.再者，空间相对性用语，例如“下方(beneath)”、“在
…
之下(below)”、“低于(lower)”、“在
…
之上(above)”、“高于(upper)”等，是为了易于描述附图中所绘示的元素或特征和其他元素或特征的关系。空间相对性用语除了附图中所描绘的方向外，还包含装置在使用或操作时的不同方向。装置可以其他方式定向(旋转90度或在其他方向)，而本文所用的空间相对性描述也可以据此解读。
120.本揭露提供了包含至少一接触特征的半导体元件的各种实施例，此接触特征是通过孔洞所形成。使用此孔洞，可以超过(例如：更小)图案化制程(例如：光学微影制程)的极限的尺寸来特征化接触特征。如此一来，当形成分别用于以相对较小的距离将彼此侧向地间隔开的导电特征的接触特征时，仍可成功地形成接触特征而没有任何问题(例如：使导电特征短路)。例如：可通过调整用于沉积介电层的条件来于介电层中形成孔洞。可通过在具有相对较大尺寸的凹陷上，刻意地形成介电层的突出物来形成孔洞，这可能会受到某些图案化制程的限制。据此，孔洞可以大致上小于凹陷的尺寸的尺寸来特征化。接触孔可与孔洞自对准(self-aligned)地形成，其亦可继承大致上与孔洞的尺寸相似的尺寸。据此，通过以导电材料填充接触孔，可形成以超过图案化制程的极限的尺寸来特征化的接触特征。
121.图1是示出根据本揭露的各方面所绘示的用于制造半导体元件200的方法100的流程图。应注意的是，方法100仅为例示，并且不旨在限制本揭露。据此，应理解的是，可在图1的方法100之前、期间与之后提供附加的操作，且此处可仅简要地描述一些其他的操作。在一些实施例中，方法100的操作可与如图1至图7所示的在各种制造阶段的半导体元件的剖面视图相关，其将于后进一步详细讨论。
122.现请参照图1，方法100开始于操作102，在操作102中，提供了被第一介电层所覆盖的导电特征。方法100进行到操作104，在操作104中，使第一介电层的一部分凹陷。方法100进行到操作106，在操作106中，通过以第二介电层填充凹陷来形成孔洞。方法100进行到操作108，在操作108中，通过蚀刻第一介电层与第二介电层穿透孔洞来形成接触孔。方法100进行到操作110，在操作110中，通过以导电材料填充接触孔来形成接触特征。
123.如以上所述，图2至图7是根据图1的方法100的实施例所示的在制造的各种阶段的半导体元件200的示意剖面视图。半导体元件200可被包含在微处理器、储存单元及/或其他集成电路(integrated circuit；ic)中。应注意的是，图1的方法无法产生完整的半导体元件200。可使用互补式金属氧化物半导体(complementary metal-oxide-semiconductor；cmos)技术制程来制造半导体元件200。据此，应理解的是，可在图1的方法100之前、期间与之后提供附加的制程，且此处可仅简要地描述一些其他的操作。此外，为了能更好地理解本揭露，图1至图7是被简化了。例如：尽管附图绘示了半导体元件200，然而应理解的是，ic可包含许多其他元件，包含晶体管、电阻、电容、电感、保险丝等。
124.对应至图1的操作102，图2是根据一些实施例的在制造的各种阶段中的一者的半
(extreme low-k；elk)是指介电常数为2.5或更小，且偏好在1.9与2.5之间。术语“多孔低介电常数”是指介电材料的介电常数为2.0或更小，且偏好1.5或更小。本揭露的一些实施例可采用各式各样的低介电常数材料，例如：旋涂(spin-on)无机介电质、旋涂有机介电质、多孔介电材料、有机聚合物、有机硅玻璃、fsg(siof系列材料)、聚倍半硅氧烷(hydrogen silsesquioxane；hsq)系列材料、甲基倍半硅氧烷(methyl silsesquioxane；msq)系列材料、或多孔有机系列材料。
130.对应至图1的操作104，图3为半导体元件200的剖面视图，其中第一介电层206的一部分是被凹陷的(下文称为“凹陷部分207”)。可使用具有遮罩技术的光学微影与一或多个干式蚀刻操作，例如：电浆蚀刻或反应式离子蚀刻来形成凹陷部分207。替代地或附加地，可使用一或多个湿式蚀刻操作来形成凹陷部分207。凹陷部分207是形成以与导电特征204垂直对准。
131.在一些实施例中，在沿着相对于基材202所设置的第一介电层206的第一方向(例如：y方向)上，凹陷207可部分地延伸穿透第一介电层206。具体而言，可形成第一介电层206且以厚度t1将其特征化，以及凹陷部分207可以深度t2延伸至第一介电层206中，其中深度t2大致上小于厚度t1。例如：厚度t1可在约150纳米(nm)至约180纳米的范围内，而深度t2可在约120纳米至约150纳米的范围内。在一些实施例中，在与第一方向相交的第二方向(例如：x方向)上，凹陷部分207可以宽度(或剖面长度)w1来特征化，如图3所示。这样的宽度w1可与某种图案化制程(例如：光学微影制程)的临界尺寸相关联(例如：通过其来定义)以形成凹陷部分207。例如：宽度w1的范围可从30纳米到80纳米。凹陷部分207可形成为从第一介电层206的顶表面朝向基材202逐渐地变细。凹陷部分207不必形成为具有实质上较小的尺寸(例如：w1)。如此一来，可以显著地降低形成凹陷部分207的成本及/或资源(例如：光学微影制程中的光阻层的数量)。根据一些实施例，凹陷部分207可呈现大于1.5的深宽比(t2/w1)，以促进孔洞的形成。孔洞的细节将于以下讨论。
132.对应至图1的操作106，图4是包含形成在第二介电层208中的孔洞210的半导体元件200的剖面图。孔洞210是与形成第二介电层208同时形成，其将于以下进一步详细讨论。孔洞210是形成为与导电特征204垂直地对准。在一些实施例中，孔洞210以沿着x方向的宽度(或横截面长度)w2来特征化，其大致上小于凹陷部分207的宽度w1。例如：宽度w2可小于或等于宽度w1的1/3。在另一个示例中，宽度w2可小于或等于宽度w1的1/2。如此一来，孔洞210随后可用以形成接触特征，其继承了孔洞210的宽度w2并且与导电特征204自对准。这样一来，可进一步地减小这种接触特征的临界尺寸，使其超出光学微影制程的极限。
133.在一个实施例中，使用适合的沉积制程(例如；化学气相沉积、物理气相沉积等)来形成第二介电层208，其中，调整沉积制程以使得凹陷部分207与沉积速率使得沉积制程将不会完全地填充凹陷部分207，而是将在第二介电层208中形成所需要的孔洞210。作为非限制性的例示，当凹陷部分207的深宽比如以上关于图3所描述的，且之中沉积有氧化硅(第二介电层208的例示性材料)时，沉积制程可起始于通过导入如硅烷(sih4)与氧(o2)之类的前驱物至第一介电层206。在一个实施例中，以约100(standard cubic centimeter per minute；sccm)至约10000sccm之间的流速，如约2000sccm来导入硅烷，同时以约500sccm至约10000sccm之间的流速.如约4000sccm来导入氧气。此外，可在约200℃至约500℃之间的温度，如约400℃，以及在约0.1托(torr)至约10托之间的压力，如约3托下进行沉积。
134.通过使用这些制程参数，可以相对高的沉积速率来沉积第二介电层208，如在约1纳米/秒至约10纳米/秒之间的沉积速率(例如：约3纳米/秒)。以这样的沉积速率，以及如以上所述的凹陷部分207的尺寸，可在第二介电层208中形成孔洞210。在一些其他实施例中，第二介电层208可包含任何其他适合的介电材料，如氮化硅、碳化硅、氮氧化硅、多晶硅或其组合，且同时仍在本揭露的范围内。根据本揭露的各种实施例，第一介电层206与第二介电层208可包含相似或不同的介电材料，只要这二种介电材料分别以不同的蚀刻特性(例如：不同的蚀刻速率的某些蚀刻剂)来特征化即可。
135.对应至图1的操作108，图5是之中形成有接触孔212的半导体元件200的剖面视图。在一些实施例中，可通过在第二介电层208(图4)与第一介电层206上进行蚀刻制程213来形成接触孔212。蚀刻制程213可为非等向性或方向性蚀刻制程，其中蚀刻剂(例如：粒子、离子、或电浆)可沿着特定方向(例如：y方向)被引导。如上所述，第一介电层206与第二介电层208可分别以不同的蚀刻速率来特征化。据此，第二介电层208的一部分(下文中称为“间隔层”214)可保持厚度w3，如图7所示。间隔层214可沿着第一介电层206之内侧壁206s的上部延伸。将如下所述，当以导电材料填充接触孔212(与凹陷部分207)时，间隔层214可保护在第一介电层206中及/或基材202上的一或多个其他导电特征避免损坏。
136.此外，根据各种实施例，当蚀刻第二介电层208时，孔洞210可促进蚀刻制程213的蚀刻剂以移除在孔洞210正下方的第二介电层208的的一部分，以及接着在孔洞210正下方的第一介电层206的一部分也从而形成接触孔212，而此蚀刻制程213被导引为与孔洞210所延伸的方向大致上平行(例如：y方向)。因此，接触孔212可与孔洞210“自对准”(self-aligned)，其造成接触孔212继承了孔洞210的宽度w2。不同于现有技术的是，现有技术通常需要额外的成本及/或资源来减少凹陷部分207(关于图3的讨论)的临界尺寸，接触孔212可形成以具有大致上小于凹陷部分207(图3)的宽度w1或超出光学微影制程极限的尺寸。替代地或附加地，蚀刻制程213可以包含一或多个蚀刻制程，其中每一蚀刻制程具有相似或不同的蚀刻条件，因而产生接触孔212且蚀刻穿透在孔洞210下方的第一介电层206的部分，如图6所示。如此，至少导电特征204的上表面的部分可被暴露出来。
137.对应至图1的操作110，图7是包含接触特征216的半导体元件200的剖面视图。可通过以导电材料来填充接触孔212(图5与图6)，接着进行研磨制程(例如：化学机械性抛光(cmp)制程)，来形成接触特征216。导电材料可包含如铜(cu)、铝(al)、钨(w)或其组合的金属材料。
138.如在一些实施例中所示，接触特征216包含上部2l6u与下部2l6l。上部2l6u是通过间隔层214从第一介电层206的内侧壁206s的上部侧向地间隔开来(或被其包围)。如此一来，上部2l6u可呈现出一宽度(或剖面长度)w4，其可等于：w
1-2w3。相反地，通过孔洞210所形成的下部216l是与第一介电层206的内侧壁206s的下部接触。因此，下部216l可继承孔洞210的宽度w2，其约为或小于宽度w1的1/3。在一些实施例中，宽度w2可约为或小于宽度w1的1/2。给定接触特征216的上部与下部的不同尺寸，接触特征216可包含(或以其他方式来定义)在上部216u与下部216l的相交处的中间边界216i。在一些实施例中，中间边界216i可与x方向大致上平行。
139.通过使用孔洞210来形成接触孔212(图5与图6)，所形成的接触特征216的下部216l的临界尺寸(例如：宽度w2)可大致上小于宽度w1，其有时可能会受到光学微影制程的限
制。此外，通过以间隔物层214来延伸第一介电层206的内侧壁206s，可形成彼此相对靠近的多个接触特征(其中一些可类似于接触特征216)，间隔物层214可作为附加的保护层(相对于第一介电层206)，以电性地隔离相邻的接触特征。
140.图8a与图8b分别绘示例示性半导体元件800的剖面视图与俯视图，此例示性半导体元件800包含如本文所揭露的接触特征中的至少一者。如图8a所示，半导体元件800包含形成在基材801上的二个晶体管802与晶体管804。晶体管802包含栅极特征(或电极)802g、漏极特征802d与源极特征802s；以及在基材801的井803中所形成的晶体管804，包含栅极特征(或电极)804g、漏极特征804d与源极特征804s。在基材801为p型掺杂的示例中，井803可为n型掺杂。因此，晶体管802可为n型晶体管，且晶体管804为p型晶体管。尽管在图8的说明性实施例中，晶体管802和804被绘示为平面晶体管，然而应理解的是，每一晶体管可包含任何其他类型的晶体管(例如：finfet、纳米线晶体管或纳米片晶体管)中的一种，且仍在本揭露的范围内。
141.在一些情况下，所形成的栅极特征802g与栅极特征804g可实质上地靠近彼此。因此，为了在如此实质上相近的栅极特征之间形成一或多个接触特征，例如：接触特征806与接触特征808，使用本揭露的方法可为有帮助的。例如：尽管接触特征806的上部806u与接触特征808的上部808u的各自尺寸可能会受到光学微影制程的限制，而实际连接至导电特征(例如：802s与804d)的接触特征806的下部806l与接触特征808的上部808l仍可以具有超出(例如：小于)极限尺寸来形成。而且，随着以间隔层807与间隔层809分开地将上部806u与上部808u从低介电常数介电层805来分离，间隔层807与间隔809可在形成接触特征806与接触特征808时保护栅极特征802g与栅极特征804g不受损坏。
142.图8b绘示了半导体元件800的相对应的俯视图。在一些实施例中，图8b可为半导体元件800的布局设计。如图所示，图8a中所示的每一特征可根据图8b的各自图案来形成。举例来说，用以形成栅极特征802g的图案可延伸跨越用以形成源极/漏极特征802s/802d的图案；用以形成栅极特征802g的图案可延伸跨越用以形成源极/漏极特征802s/802d的图案，其被用以形成井803的图案所围绕；以及用以形成接触特征806与接触特征808的图案(例如：图案850)可与源极特征802s的部分与漏极特征804d的部分重叠。应注意的是，当从顶部观察时，每一接触特征806与接触特征808可被各自的间隔层(例如：间隔层807与间隔层809)所围绕。
143.图9a与图9b分别绘示了另一例示性半导体元件900的剖面视图与俯视图，此半导体元件900包含如本文所揭露的接触特征中的至少一者。如图9a所示，半导体元件900包含晶体管902与晶体管904二个晶体管。晶体管902包含栅极特征(或电极)902g、漏极特征902d与源极特征902s；晶体管904包含栅极特征(或电极)904g、漏极特征904d与源极特征904s。尽管在图1的说明性实施例中，晶体管902与晶体管904被绘示为平面晶体管，应理解的是，每一晶体管可包含任何其他类型的晶体管(例如：finfet、纳米线晶体管或纳米片晶体管)中的一种，且仍在本揭露的范围内。半导体元件900可包含接触特征906与接触特征908二个接触特征，其分别电性地连接至源极特征/漏极特征902s/904d与栅极特征904g。每一接触特征906与接触特征908可包含上部与下部。如图所示，接触特征906包含以间隔层907从低介电常数层905分离的上部906u，与电性连接至源极特征/漏极特征902s/904d的下部906l；以及接触特征908包含以间隔层909从低介电常数层905分离的上部908u，与电性连接至栅
极特征904g的下部908l。
144.图9b绘示了半导体元件900的相对应的俯视图。在一些实施例中，图9b可为半导体元件900的布局设计。如图所示，图9a中所示的每一特征可根据图9b的各自图案来形成。举例来说，用以形成栅极特征902g的图案可延伸跨越用以形成漏极特征/源极特征902d/902s/904d/904s的图案，以及用以形成其他源极/漏极特征的另一图案(例如:图案920)；用以形成栅极特征904g的图案可延伸跨越用以形成漏极特征/源极特征902d/902s/904d/904s的图案，以及图案920；以及用以形成接触特征906与接触特征908的图案(例如：图案950)可与源极特征/漏极特征902s/904d的部分与栅极特征904g的部分重叠。应注意的是，当从顶部观察时，每一接触特征906与接触特征908可被各自的间隔层(例如：间隔层907与间隔层909)所围绕。
145.图10a与图10b分别绘示了又一例示性半导体元件1000的透视图和俯视图，其包含本文中所揭露的接触特征中至少一者。如图10a所示，半导体元件1000包含形成在基材1001上的晶体管1002与晶体管1004二个晶体管。晶体管1002包含栅极特征(或电极)1002g、漏极特征1002d与源极特征1002s；以及晶体管1004包含栅极特征(或电极)1004g、漏极特征1004d与源极特征1004s。尽管在图10a的说明性实施例中，晶体管1002与晶体管1004被示为鳍式场效晶体管(finfet)，应理解的是，每一晶体管可包含任何其他类型的非平面晶体管(例如：纳米线晶体管或纳米片晶体管)中的一种，同时仍在本揭露的范围内。半导体元件1000可包含分别电性地连接至漏极特征/源极特征1002d/1004s与栅极特征1004g的接触特征1006与接触特征1008二个接触特征。每一接触特征1006与接触特征1008可包含上部与下部，如上所示。
146.图10b绘示了半导体元件1000的相对应的俯视图。在一些实施例中，图10b可为半导体元件1000的布局设计。如图所示，图9a中所示的每一特征可根据图9b的各自图案来形成。举例来说，图10a中所示的每一特征可根据图10b的各自图案来形成。举例来说，用以形成栅极特征1002g的图案可延伸跨越用以形成源极特征/漏极特征1002s/1002d/1004s/1004d的图案；用以形成栅极特征904g的图案可延伸跨越用以形成源极特征/漏极特征1002s/1002d/1004s/1004d的图案；以及用以形成接触特征1006与接触特征1008的图案(例如：图案1050)可与源极特征/漏极特征1002d/1004s的部分与栅极特征1004g的部分重叠。应注意的是，每一接触特征1006与接触特征1008可被各自的间隔层所围绕或排列。
147.图11a与图11b分别绘示了又一例示性半导体元件1100的透视图和俯视图，其包含本文中所揭露的接触特征中至少一者。如图11a所示，半导体元件1100包含形成在基材1101上的晶体管1102。晶体管1102包含栅极特征(或电极)1102g、漏极特征1102d与源极特征102s。尽管在图1的说明性实施例中，晶体管1102被绘示为鳍式场效晶体管(finfet)，然而应理解的是，晶体管可包含任何其他类型的非平面晶体管(例如：纳米线晶体管或纳米片晶体管)中的一种，同时仍在本揭露的范围内。半导体元件1100可包含接触特征1104、接触特征1106、接触特征1108与接触特征1110共四个接触特征，其中接触特征1104与接触特征1106电性连接至源极特征1102s，且接触特征1108与接触特征1110电性连接至漏极特征1102d。接触特征1104至接触特征1110中的每一者可包含上部和下部，如上所示。
148.图11b绘示了半导体元件1100的相对应的俯视图。在一些实施例中，图11b可为半导体元件1100的布局设计。如图所示，图11a中所示的每一特征可根据图11b的各自图案来
形成。举例来说，用以形成栅极特征1102g的图案可延伸跨越用以形成源极特征/漏极特征1102s/1102d的图案；用以形成接触特征1104与接触特征1106的图案(例如：图案1150)可与源极特征1102s的部分重叠；以及用以形成接触特征1108与接触特征1110的图案(例如：图案1155)可与漏极特征1102d的部分重叠。应注意的是，接触特征1004至接触特征1010中的每一者可被各自的间隔层所围绕或排列。
149.图12与图13分别绘示了如本文所揭露的接触特征的例示性俯视图。例如在图12中，接触特征1200包含上部1200u与下部1200l。在一些实施例中，上部1200u与下部1200l可各自形成为基于圆形的形状并且彼此同心。因此，下部1200l可以小于上部1200u的直径(或剖面长度)的直径(或剖面长度)来特征化。在图13的另一范例中，接触特征1300包含上部1300u与下部1300l。在一些实施例中，上部1300u与下部1300l是分别地形成为基于正方形或基于矩形的形状，其沿着特定方向(例如：x方向)延伸。因此，下部1300l可以小于上部1300u的宽度(或剖面长度)w1的宽度(或剖面长度)w2(在垂直于x方向的方向上)来特征化。
150.上述摘要许多实施例的特征，因此本领域具有通常知识者可更了解本揭露的态样。本领域具有通常知识者应理解利用本揭露为基础可以设计或修饰其他制程和结构以实现和所述实施例相同的目的及/或达成相同优势。本领域具有通常知识者也应了解与此同等的架构并没有偏离本揭露的精神和范围，且可以在不偏离本揭露的精神和范围下做出各种变化、交换和取代。
151.本揭露的一态样是提供一种半导体元件，包含：第一导电特征、设置于第一导电特征上方的第一介电层、以及延伸穿透第一介电层且电性地耦接至第一导电特征的第一接触特征。其中第一接触特征的上部是通过第二介电层侧向地从第一介电层的第一内侧壁分离，且第一接触特征的下部是与第一介电层的第一内侧壁接触。在一些实施例中，第一导电特征包含由第一晶体管的漏极特征、第一晶体管的源极特征、第一晶体管的栅极特征、以及在金属化的层中侧向地延伸的第一互联特征所组成的群组中所选择的特征。在一些实施例中，半导体元件还包含：第二导电特征，以及延伸穿透第一介电层且电性地耦接至第二导电特征的第二接触特征；其中第二接触特征的上部是通过第三介电层侧向地从第一介电层的第二内侧壁分离，第三介电层是实质上地类似于第二介电层。在一些实施例中，第二导电特征包含由第一晶体管的漏极特征、第一晶体管的源极特征、第一晶体管的栅极特征、第二晶体管的漏极特征、第二晶体管的源极特征、第二晶体管的栅极特征、以及在金属化的层中侧向地延伸的第二互联特征所组成的群组中所选的特征。在一些实施例中，第二介电层与第三介电层中的每一者是以不同于第一介电层的第二蚀刻速率的第一蚀刻速率来特性化。在一些实施例中，第二介电层包含由基于氧化物的介电材料、基于氮化物的介电材料、以及多晶硅材料所组成的群组中所选的材料。在一些实施例中，下部的第一侧向宽度是实质上地小于上部的第二侧向宽度与第二介电层的厚度的总和。在一些实施例中，下部的第一侧向宽度是等于或小于三分之一的上部的第二侧向宽度与第二介电层的一或多个厚度的总和。在一些实施例中，第一接触特征还包含在上部与下部的交会处的侧向边界。
152.本揭露的另一态样是提供一种半导体元件，包含：导电特征、设置于导电特征上方的介电层、以及延伸穿透介电层的接触特征；其中接触特征具有上部及下部，上部是以间隔层来从介电层分离，下部是电性地耦接至导电特征且与介电层接触。在一些实施例中，接触特征的下部的第一侧向宽度等于或小于三分之一的接触特征的上部的第二侧向宽度与一
或多个间隔层的厚度的总和。在一些实施例中，间隔层包含由基于氧化物的介电材料、基于氮化物的介电材料、以及多晶硅材料所组成的群组中所选的材料。在一些实施例中，第一导电特征包含由晶体管的漏极特征、晶体管的源极特征、晶体管的栅极特征、以及在金属化的层中侧向地延伸的互联特征所组成的群组中所选的特征。
153.本揭露的又一态样是提供一种制作半导体元件的方法，包含：凹陷(recessing)设置于导电特征上方的第一介电层的上部；以第二介电层填充此凹陷的上部，以形成嵌入在第二介电层中的孔洞；蚀刻第二介电层与第一介电层以形成接触孔，此接触孔使用此孔洞暴露出导电特征的至少一部分，以使至少接触孔的下部与导电特征垂直地对齐；以及以导电材料填充接触孔，以形成电性地耦接至导电特征的接触特征。在一些实施例中，以第二介电层填充凹陷的上部以形成孔洞还包含：调整填充第二介电层的沉积速率，以形成第二介电层的突出物，此突出物包含侧向地朝向彼此延伸以包围孔洞的第一部分与第二部分。在一些实施例中，蚀刻第二介电层与第一介电层以形成接触孔还包含：蚀刻第二介电层的一部分与第一介电层的一部分，而第二介电层的此部分与第一介电层的此部分中的每一者是与孔洞垂直地对齐，因而留下第二介电层的残留部分且沿着接触孔的上部的内侧壁延伸。在一些实施例中，蚀刻第二介电层与第一介电层以形成接触孔还包含：蚀刻第二介电层与第一介电层，以形成接触孔的上部，同时留下第二介电层的残留部分且沿着接触孔的上部的内侧壁延以及通过形成接触孔的下部来蚀刻第一介电层，以暴露出导电特征。在一些实施例中，制作半导体元件的方法还包含：在蚀刻第二介电层与第一介电层以形成接触孔之前，研磨第一介电层与第二介电层，以形成实质上平坦的表面。在一些实施例中，凹陷的上部的第一侧向宽度是实质上地大于接触孔的下部的第二侧向宽度。在一些实施例中，凹陷的上部的第一侧向宽度是等于或大于三倍的接触孔的下部的第二侧向宽度。