多槽间嵌埋柵极的场效晶体管结构及其制造方法与流程

1.本发明涉及半导体晶体管的技术领域，尤其是涉及一种多槽间嵌埋柵极的场效晶体管结构及其制造方法。


背景技术：

2.电子产品普遍具有随着使用时间的增加而产生反应延迟的缺点,此缺点区分为两个方面,分别是软件问题与硬件问题,如果是软件问题能以系统优化方式改善,若是硬件方面则目前在现有产品的器件架构下无法简单改善。一个电子产品内在触发一个信号后,还可能需要经过多个串连的晶体管开关。在刚使用时,产品通常极为灵敏,在使用一段时间后,一个晶体管的反应延迟会产生足以能被辨识的产品反应顿化。
3.mosfet场效应晶体管结构是目前半导体芯片中关键器件,已有多种结构,用于电信号与电流传输的开关。不变的是,晶体管内部结构通常具有pn结界面,而产生原器件设计预期之外的pn结二极管效应。进一步研究分析,器件灵敏度与正向压降(vfsd)有相连关系，pn结二极管效应的存在产生了不是预期的电荷存储效应,随着使用时间增加为了正常驱动器件需要将正向压降变大,故场效应晶体管结构内会有大的反向恢复电荷(qrr)。这两者在使用过程中会导致器件损耗大、漏源电压(vds)尖峰电压高的问题。
4.肖特基二极管是现有技术的一种半导体器件结构,一种已有架构可见于中国发明专利公开号cn107293574a公开的一种沟槽肖特基势垒二极管芯片,肖特基二极管具有正向压降降低的特点,该现有专利技术是将肖特基势垒设计于芯片的处理表面,此为目前常见的结构。因此,有人尝试将肖特基二极管整合于场效应晶体管结构中,例如中国发明专利公开号cn102473725a公开的带有集成tjbs二极管的场效应晶体管,由于器件整合的不容易,所以在芯片的处理表面上额外规划出设置肖特基二极管的区域,又由于肖特基二极管会占据芯片过多的处理表面,因为改为沟槽式,使肖特基势垒位于沟槽内。与该专利相关的现有技术中,肖特基二极管与场效应晶体管并没有完美的结合而是简单的叠加。肖特基势垒不仅存在于沟槽的侧壁也形成于沟槽的底部。众所周知的,在半导体制程下,芯片沟槽的底部是不能被预测的也与原设计的形状不相同,例如：沟槽设计的底部是方形时,实际挖出的沟槽的底部可能是弧形或是其他不是预期的形状,而且挖沟槽时是实施于晶圆,晶圆不同区域的开槽刻蚀会导致不同区域有不同的沟槽底部形状,即缺乏制程精度控制的底部形状一致性。
5.中国发明专利公开号cn102856363a公开了一种势垒肖特基与金氧半场效晶体管的整合结构,在用于形成肖特基势垒的沟槽底部额外设计了防护区,减少了沟槽底部的形状不一致对于肖特基二极管的特性干扰。在肖特基二极管的结构设计上,但肖特基二极管与场效应晶体管之间也是分区规划,似乎已经成为了本领域的技术偏见下的固有思维,在结构表现上可以发现,场效应晶体管的接触孔与肖特基二极管的布局区分别位于芯片不同的区域。同时为了能产生肖特基二极管的电性功能,场效应晶体管的有源层需要避让肖特基二极管的形状区域,即需要对于有源层的形成进行特定的图案化。肖特基势垒不仅形成
于专用沟槽的侧壁也形成于肖特基二极管规划分区中的芯片处理表面。与该专利相关的现有技术中,有源层的形成图案化导致制程工序难度增加,至少需要使用到离子植入的图案化光罩;肖特基二极管与场效应晶体管在芯片中是分区设计,对于改善场效应晶体管的正向压降(vfsd)或/与反向恢复电荷(qrr)效果不明显。


技术实现要素：

6.本发明的主要目的一是提供一种多槽间嵌埋柵极的场效晶体管结构，主要进步在于在场效晶体管的器件单元内整合了同槽接触连接的肖特基二级管，并解决了肖特基二级管被整合过程肖特基势垒制程不稳定的缺陷。
7.本发明的主要目的二是提供一种多槽间嵌埋柵极的场效晶体管结构的制造方法，用以实现场效晶体管结构的单元内整合肖特基二级管的制作。
8.本发明的主要目的三是提供一种半导体芯片装置，包括整合有肖特基二级管的场效晶体管结构。
9.本发明的主要目的一是通过以下技术方案得以实现的：提出一种多槽间嵌埋柵极的场效晶体管结构，包括：外延芯片，具有处理表面与背面，由所述处理表面开设有相互平行的第一沟槽与第二沟槽，所述第二沟槽位于所述第一沟槽的两侧，所述第一沟槽的内壁绝缘处理，所述外延芯片在所述第二沟槽的底部下方形成有肖特基效应破坏结;柵极结构，填充所述第一沟槽内，所述外延芯片由所述处理表面内形成有源层，所述第一沟槽与所述第二沟槽的深度皆超过所述有源层的厚度;内介电层，形成于所述柵极结构上,使所述柵极为嵌埋结构;源极覆盖层，形成于所述处理表面上，所述源极覆盖层还填入所述第二沟槽;其中，所述第二沟槽具有第一区段,位于所述有源层上,供欧姆接触导通到所述有源层位在所述第一沟槽两侧的沟道;其中，所述第二沟槽还具有第二区段,位于所述有源层下,所述外延芯片在所述第二区段形成有与所述有源层与所述肖特基效应破坏结同极的反极型掺杂,以在所述第二区段形成直立且分离的肖特基势垒,连接所述有源层与所述肖特基效应破坏结,用于阻挡场效晶体管正向电子流。
10.通过采用上述技术方案，利用所述第二沟槽的第一区段位于所述有源层上,供欧姆接触导通到所述有源层位在所述第一沟槽两侧的沟道以及所述第二沟槽的第二区段位于所述有源层下,所述外延芯片在所述第二区段形成有与所述有源层与所述肖特基效应破坏结同极的反极型掺杂,以在所述第二区段形成直立且分离的肖特基势垒,连接所述有源层与所述肖特基效应破坏结,用于阻挡场效晶体管正向电子流。所述第二沟槽不仅作为场效晶体管的接触孔也作为肖特基二极管的形成沟槽,实现肖特基二极管在场效晶体管结构中的良好整合,芯片设计上不需要额外配置肖特基二极管的形成区域，并且肖特基势垒的形成区域受到控制且更加接近场效晶体管的pn结界面,对于改善场效晶体管的正向压降的降低或/与反向恢复电荷(qrr)的降低有更好的性能提升,同时,肖特基势垒在形成区域的界定与稳定性也更好。
11.本发明在较佳示例中可以进一步配置为：所述外延芯片在所述有源层与所述内介
电层之间还形成有源极领域层,所述源极覆盖层透过所述第二沟槽的第一区段与所述源极领域层双向导电连接。
12.可以通过采用上述优选技术特点，利用所述源极覆盖层透过所述第二沟槽的第一区段与所述源极领域层双向导电连接，场效晶体管能实现双向导电连接。第二沟槽作为场效晶体管的接触孔能与设置柵极的第一沟槽具有一致的外形与深度,使第一沟槽与第二沟槽在同一道半导体制程工艺中制作,不需要额外制作位于接触孔的上半部的扩大孔或阶梯缺口,使嵌入式柵极与第二沟槽内源极填充有效隔离。
13.本发明在较佳示例中可以进一步配置为：所述肖特基势垒透过所述第二沟槽的第二区段与所述源极覆盖层组成单向导电连接;所述第二侧区段相对远离所述处理表面并与所述第一侧区段保持间隔。
14.通过采用上述优选技术特点，利用所述肖特基势垒透过所述第二沟槽的第二区段与所述源极覆盖层组成单向导电连接，肖特基二级管能实现反向导电连接。以有源层的形成厚度与高度隔开了所述第二沟槽的第一区段与第二区段，也限制了肖特基势垒的形成上边界。
15.本发明在较佳示例中可以进一步配置为：所述有源层与所述肖特基效应破坏结同极的反极型掺杂浓度皆大于所述肖特基势垒的反极型掺杂浓度。
16.通过采用上述优选技术特点，利用所述有源层与所述肖特基效应破坏结同极的反极型掺杂浓度皆大于所述肖特基势垒的反极型掺杂浓度，结合肖特基势垒的上下侧分别连接所述有源层与所述肖特基效应破坏结的特征组合，当肖特基势垒的反极型掺杂浓度受到使用上正极掺杂物的扩散改变,所述有源层与所述肖特基效应破坏结能扩散补充反极掺杂物至肖特基势垒,使肖特基势垒在阻绝正向电子流通过的性能更加稳定,第二沟槽中肖特基二级管防止正向漏电流的特性具备耐用度,反向导通以消除场效晶体管内部电荷存储效应的能力可持续。
17.本发明在较佳示例中可以进一步配置为：所述外延芯片在对应所述第一沟槽底部的部位形成有沟道隔离结，以建立在所述第一沟槽两侧的分离沟道。
18.通过采用上述优选技术特点，利用沟道隔离结建立在所述第一沟槽两侧的分离沟道，第一沟槽的底部不会产生场效晶体管的沟道作用,第一沟槽中也不会产生肖特基二极管的反向导通效应。
19.本发明在较佳示例中可以进一步配置为：所述外延芯片包括衬底与在所述衬底上的外延层，由所述处理表面还开设有相互平行的第三沟槽,相邻所述第三沟槽之间的区域供所述第一沟槽与所述第二沟槽的配置，所述第三沟槽的深度大于所述第一沟槽与所述第二沟槽的任一深度但不贯穿所述外延层，以使场效晶体管与肖特基二极管共同形成于所述外延层的器件单元中且在所述第二沟槽共用接触孔。
20.通过采用上述优选技术特点，利用所述第三沟槽的深度大于所述第一沟槽与所述第二沟槽的任一深度但不贯穿所述外延层，第三沟槽界定了场效晶体管的器件单元区，在填入源极延伸电极后能作为器件的单元屏蔽栅，以增加底部电场均匀度。
21.本发明在较佳示例中可以进一步配置为：所述外延芯片在所述第三沟槽的底部还形成有单元隔离结，所述第三沟槽内填充有源极延伸电极;优选的,所述多槽间嵌埋柵极的场效晶体管结构还包括肖特基金属层,以预先覆盖方式形成于所述源极覆盖层的形成表
面,还作为所述源极覆盖层的阻障层;优选的,在所述第一沟槽内的柵氧化层还延伸形成在所述处理表面上,以覆盖所述源极延伸电极的顶面。
22.通过采用上述优选技术特点，利用单元隔离结,能减少第三沟槽的开槽深度,不需要贯穿外延层。肖特基金属层不仅作为肖特基二极管的金属层也作为场效晶体管的源极覆盖层的阻障层,具备器件整合与制程整合的优点,以减少半导体制程工艺。优选的,利用柵氧化层覆盖所述源极延伸电极的顶面,在柵极结构槽内回蚀成形过程中柵氧化层具有能保护源极延伸电极不被回蚀的附加作用,不需要额外的保护层制作工艺。
23.本发明的主要目的二是通过以下技术方案得以实现的：提出一种多槽间嵌埋柵极的场效晶体管结构的制造方法，可用以制造如上所述任意技术方案可能组合的场效晶体管结构，该制造方法包括：s1，提供外延芯片，所述外延芯片具有处理表面与背面，由所述处理表面同时开设有相互平行的第一沟槽与第二沟槽，所述第二沟槽位于所述第一沟槽的两侧;s2，形成肖特基效应破坏结在所述外延芯片位于所述第二沟槽的底部下方;s3，形成柵氧化层在所述第一沟槽内与所述第二沟槽内，使所述第一沟槽的内壁绝缘处理;s4，设置柵极结构于所述第一沟槽与所述第二沟槽内;s5，形成有源层在所述外延芯片由所述处理表面起的内部，所述有源层的厚度被控制在不超过所述第一沟槽与所述第二沟槽的任一深度;s6，形成内介电层于所述柵极结构上,使所述柵极为嵌埋结构;s7，重新打开所述第二沟槽,包括：移除所述第二沟槽内的柵极结构与柵氧化层,使所述第二沟槽的内壁失去绝缘保护;s8，形成源极覆盖层于所述处理表面上，所述源极覆盖层还填入重新打开的所述第二沟槽,以建立同槽孔内上下区段的场效晶体管的接触连接以及肖特基二极管的接触连接;在步骤s7与步骤s8之间还包括：形成反极型掺杂在所述第二沟槽的内壁,以在所述有源层与所述肖特基效应破坏结之间形成直立且分离的肖特基势垒,用于阻挡场效晶体管正向电子流。
24.通过采用上述技术方案，利用s1的第一沟槽与第二沟槽同时制作以及s7的重新打开所述第二沟槽，第一沟槽具有场效晶体管的柵极设置孔的作用,第二沟槽具有场效晶体管的源极接触孔以及肖特基二极管阻绝正向电子流的作用,芯片的处理表面尺寸不需要额外增加肖特基二极管的配置面积,半导体制程的工艺上也不需要额外的开槽步骤。
25.本发明在较佳示例中可以进一步配置为：在步骤s1中,所述外延芯片包括衬底与在所述衬底上的外延层,步骤s1还包括：在开设所述第一沟槽与所述第二沟槽之前,由所述处理表面还开设有相互平行的第三沟槽,相邻所述第三沟槽之间的区域供所述第一沟槽与所述第二沟槽的配置，所述第三沟槽的深度大于所述第一沟槽与所述第二沟槽的任一深度但不贯穿所述外延层，以使场效晶体管与肖特基二极管共同形成于所述外延层的器件单元中且在所述第二沟槽共用接触孔;优选的,步骤s1还包括：形成单元隔离结在所述外延芯片位于所述第三沟槽的底部;设置源极延伸电极于所述第三沟槽内;更优选的,在步骤s7后,还包括：以预先覆盖方式形成肖特基金
属层于所述源极覆盖层的形成表面,还作为所述源极覆盖层的阻障层;或/与,在步骤s2中形成所述肖特基效应破坏结的同时,还形成沟道隔离结在所述外延芯片对应所述第一沟槽底部的部位，以建立在所述第一沟槽两侧的分离沟道;或/与,在步骤s5后,还包括：形成源极领域层在所述外延芯片位于所述有源层的上层,供所述源极覆盖层透过所述第二沟槽的侧壁上区段与所述源极领域层双向导电连接;更优选的,在步骤s8后,所述肖特基势垒透过所述第二沟槽的侧壁下区段与所述源极覆盖层组成单向导电连接;所述侧壁下区段与所述侧壁上区段保持间隔;或/与,在步骤s7中，以所述内介电层作为硬掩膜进行图形化，利用图形化的所述内介电层刻蚀所述第二沟槽内的柵极结构与柵氧化层，以重新打开所述第二沟槽;或/与,在步骤s8中，所述源极覆盖层的材质为金属;在步骤s8中后，对所述外延芯片的背面进行晶背减薄与晶背金属化。
26.可以通过采用上述优选技术特点，利用如上所述与装置特征对应的方法特征达到如上所述相应的技术效果。
27.本发明的主要目的三是通过以下技术方案得以实现的：提出一种半导体芯片装置，包括：如上所述任意技术方案可能组合的一种多槽间嵌埋柵极的场效晶体管结构。
28.通过采用上述技术方案，利用肖特基二极管在场效晶体管结构中的完美结合,不会增加场效晶体管结构的芯片尺寸，有效的降低了场效晶体管使用时的正向压降(vfsd)或/与反向恢复电荷(qrr),即使用上不需要增加正向压降(vfsd)或/与反向恢复电荷(qrr),使电子产品的导通路径能双向导通与关闭且电性表现上也能达到恢复如初的灵敏,具有显著的进步。
29.综上所述，本发明包括以下至少一种对现有技术作出贡献的技术效果：1.传统mosfet场效应晶体管结构中会在源极和漏极之间或会形成pn二极管效应(具体为pn结)，基于二极管效应使源极和漏极之间的正向压降(vfsd)大于0.6v，另外，pn结的存在产生电荷存储效应,故场效应晶体管结构内会有大的反向恢复电荷(qrr)。这两者在使用过程中会导致器件损耗大、漏源电压(vds)尖峰电压高等问题。本发明示例提供的新的结构在源极和漏极之间在接触孔引入了肖特基势垒，因此原有的pn结二极管包含可能漏电流的不利影响由肖特基势垒二极管消除，肖特基势垒相对pn结会有更低的的正向压降(vfsd<0.6v)，另外使得反向电荷效应不存在或降低，达到器件损耗小与vds尖峰低的效果。
30.2. 传统现有的肖特基器件虽然有一些优点但是却不能直接转用到本技术的整合结构中，这是由于肖特基的反向漏电会相较于pn结二极管大，本发明示例新结构的肖特基势垒区两侧分别与肖特基效应破坏结(具体为p floating区)和有源层(具体为p channel区)相连，因此在漏源电压(vds)之间加反向电压时肖特基效应破坏结(p floating区)和有源层(p channel区)形成的空间电荷区会连在一起进而保护肖特基势垒区，因此，本发明示例提供的新结构的肖特基漏电会比传统结构漏电降低一个数量级。
31.3. 以第三沟槽作为器件的单元屏蔽栅，第三沟槽底部可厚氧处理，在正常制程下第一沟槽与第三沟槽底部拐角处由于晶格结构不同导致热氧化层的厚度只有侧壁的60
‑
70%，对于体内场板电荷平衡器件在反向阻断时电场全部集中在槽底部和pn区域，第一沟槽底部的沟道隔离结与第三沟槽底部的单元隔离结(具体为屏蔽栅浮空p区)的加入进一步增
加底部电场均匀度。此外,通过屏蔽栅厚氧的引入可以增加底部热氧的可靠性。
32.4.关于第三沟槽底部的单元隔离结(具体为屏蔽栅浮空p区),结合第三沟槽内填充的源极延伸电极能形成屏蔽栅浮空p柱,引入第二沟槽提供的电荷平衡区配合体场板结构可以共同实现epi的电荷平衡，一方面，在实现相同阻断电压可以取得更好的器件性能;另一方面,简化半导体制程的加工方法、降低制程难度。本发明示例提供了相对完全的体场板结构，可以减少沟槽刻蚀深度、热氧化时间、温度；相对完全的复合p柱可以减少外延层生长测试和离子注入次数。
33.5.关于第一沟槽底部的沟道隔离结,具体能形成栅极下方的浮空p区,提升了栅氧可靠性。反向阻断时电场全部集中在屏蔽栅底部和pn区域，为了减少米勒电容,有源层与外延层n区的pn界面离栅氧底部越近越好，但越近栅氧电场越强影响器件可靠性和降低击穿特性。1.沟道隔离结能改善此一缺陷现象;2.沟道隔离结能提升雪崩耐量性能(uis性能，表示施加电压时的抗击穿性),雪崩耐量测试时栅底部电场集中导致击穿影响uis性能，沟道隔离结(具体为p区)引入减少了电场强度增加uis性能;3.沟道隔离结能减低米勒电容。
附图说明
34.图1绘示本发明一些较佳实施例的场效晶体管结构在横切柵极的局部结构示意图；图2绘示本发明一些较佳实施例的的场效晶体管结构的电路示意图；图3绘示本发明一些较佳实施例的制作场效晶体管结构的过程中所提供漏极衬底的示意图；图4绘示本发明一些较佳实施例的制作场效晶体管结构的过程中由漏极外延层的处理表面刻蚀形成相互平行的第三沟槽的示意图；图5绘示本发明一些较佳实施例的制作场效晶体管结构的过程中在第三沟槽底部的部位离子植入形成单元隔离结的示意图；图6绘示本发明一些较佳实施例的制作场效晶体管结构的过程中在处理表面上与第三沟槽内形成氧化隔离层的示意图；图7绘示本发明一些较佳实施例的制作场效晶体管结构的过程中在第一沟槽内形成源极延伸电极的示意图；图8绘示本发明一些较佳实施例的制作场效晶体管结构的过程中去除源极延伸电极与氧化隔离层在处理表面上的部位的示意图；图9绘示本发明一些较佳实施例的制作场效晶体管结构的过程中形成掩膜层在处理表面上的示意图；图10绘示本发明一些较佳实施例的制作场效晶体管结构的过程中由处理表面刻蚀形成第一沟槽与第二沟槽的示意图；图11绘示本发明一些较佳实施例的制作场效晶体管结构的过程中在第一沟槽的底部与第二沟槽的底部的部位分别同时形成沟道隔离结与肖特基效应破坏结的示意图；图12绘示本发明一些较佳实施例的制作场效晶体管结构的过程中在处理表面上、第一沟槽内与第二沟槽内形成柵氧化层的示意图；图13绘示本发明一些较佳实施例的制作场效晶体管结构的过程中在处理表面上、
第一沟槽内与第二沟槽内形成柵极结构的示意图；图14绘示本发明一些较佳实施例的制作场效晶体管结构的过程中以回蚀方式去除在处理表面上的柵极结构的示意图；图15绘示本发明一些较佳实施例的制作场效晶体管结构的过程中在处理表面下以反极能量注入方式形成有源层的示意图；图16绘示本发明一些较佳实施例的制作场效晶体管结构的过程中在处理表面下以同极能量注入方式形成源极领域层(源极领域层的边缘位于第二沟槽的第一区段)的示意图；图17绘示本发明一些较佳实施例的制作场效晶体管结构的过程中在处理表面上形成内介电层的示意图；图18绘示本发明一些较佳实施例的制作场效晶体管结构的过程中以内介电层作为硬掩膜层重新打开第二沟槽的示意图；图19绘示本发明一些较佳实施例的制作场效晶体管结构的过程中在第二沟槽的第二区段的两侧形成肖特基势垒的示意图；图20绘示本发明一些较佳实施例的制作场效晶体管结构的过程中在第二沟槽内形成肖特基金属层的示意图；图21绘示本发明一些较佳实施例的制作场效晶体管结构的过程中在第二沟槽内与处理表面上的内介电层上形成源极覆盖层的示意图。
35.附图标记: 10、外延芯片;11、处理表面;12、背面;13、有源层;14、源极领域层; 15、外延层;16、漏极衬底; 20、第一沟槽;21、沟道隔离结;22、柵氧化层; 30、第二沟槽;31、肖特基效应破坏结;32、肖特基势垒; 40、第三沟槽;41、单元隔离结;42、氧化隔离层; 50、柵极结构;60、内介电层; 70、源极覆盖层;71、源极填充;72、源极延伸电极; 80、肖特基金属层;90、漏极金属;110、第一掩膜层;120、第二掩膜层。
具体实施方式
36.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是作为理解本发明的发明构思一部分实施例，而不能代表全部的实施例，也不作唯一实施例的解释。基于本发明中的实施例，本领域普通技术人员在理解本发明的发明构思前提下所获得的所有其他实施例，都属于本发明保护的范围内。
37.需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后
……
)，则该方向性指示仅用于解释在某一特定姿态下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。为了更方便理解本发明的技术方案,以下将本发明的场效晶体管结构及其制造方法、芯片装置做进一步详细描述与解释，但不作为本发明限定的保护范围。以下实施例中以n型晶体管表示,在不同示例变化上也可以调整为p型晶体管,并且,本领域技术人员应当知道说明书所指的源极与漏极是一种相对概念,不是绝对概念,在变化例具体应用中,示例的源极可以作为漏极连接使用,示例的漏极可以作为源极连接使用,当说明书中记载的源极作为源极连接,当说明书中记载的漏极必然作为漏极连接;当说明书中记载的源极作为漏极连接,当说明书中记载的漏
极必然作为源极连接。为了方便理解本技术的技术方案,说明书与保护范围仍使用“源极”与“漏极”,实际上不限定于于源极与漏极,而是使用上代表两个不同电位极的第一电极与第二电极。此外,说明书中记载的“反极”即是与基础极相反的电极,例如源极或/与漏极的基础极是n型,则反极是p型,反之亦然。
38.图1绘示本发明一些较佳实施例的场效晶体管结构在横切柵极的局部结构示意图,图2绘示场效晶体管结构的电路架构,图3至图21绘示本发明一些较佳实施例的场效晶体管结构在制程个别步骤的示意图。附图所示包括多个实施例具有共性的部分，变化例具有差异或区别的部分另以文字方式描述。因此，应当基于产业特性与技术本质，熟知本领域的技术人员应正确且合理的理解与判断以下所述的个别技术特征或其任意多个的组合是否能够表征到同一实施例，或者是多个技术本质互斥的技术特征仅能分别表征到不同变化实施例。图1与图2中所示的g表示为柵极,s表示为源极,d表示为漏极。正向导通时,电子由源极s流动到漏极d;反向导通时,电子由漏极d流动到源极s。
39.参照图1，为本发明实施例公开的一种多槽间嵌埋柵极的场效晶体管结构，主要包括:外延芯片10、嵌埋式柵极结构50、内介电层60及源极覆盖层70,以实现场效晶体管与肖特基二极管的电子流开关电性功能。本实施例以n型场效晶体管表示,在变化例中本领域技术人员应当能调整为p型场效晶体管。
40.外延芯片10具有处理表面11与背面12，由所述处理表面11开设有相互平行的第一沟槽20与第二沟槽30，所述第二沟槽30位于所述第一沟槽20的两侧，所述第一沟槽20的内壁绝缘处理，例如：形成在所述第一沟槽20内的柵氧化层22;所述外延芯片10在所述第二沟槽30的底部下方形成有肖特基效应破坏结31。处理表面11是半导体工艺的处理表面，背面12是相反于处理表面11的表面。第一沟槽20的作用是容纳柵极结构50,使场效晶体管的沟道位于第一沟槽20的两侧呈垂直状。第二沟槽30的作用是作为场效晶体管的源极接触连接以及肖特基二极管的肖特基势垒32的形成。
41.柵极结构50填充所述第一沟槽20内，所述外延芯片10由所述处理表面11内形成有源层13，所述第一沟槽20与所述第二沟槽30的深度皆超过所述有源层13的厚度。柵极结构50为导电性,材质优选为多晶态的导电硅或其他导电性半导体材料,能与外延芯片10的半导体基材有着相同或相近的热膨胀适配性;在其他示例中也可以采用半导体工艺中使用的其他导电材料,例如：钨、铜、铝,常用为钨。柵极结构50的结构可以如图1所示的单层结构也可以是多层叠加结构。
42.内介电层60形成于所述柵极结构50上,使所述柵极为嵌埋结构。内介电层60的主要作用是隔离柵极结构50与其它非柵极的导电结构，具体为层间膜的沉淀形成。内介电层60的材质具体可为玻璃层(psg磷硅玻璃,或bpsg硼磷硅玻璃）的单层结构或者是高低温氧化层(lto,或hto)加上玻璃层(psg,或bpsg）的多层叠加结构，其液态涂布方式形成方法使内介电层60的厚度能有效隔离柵极结构50与源极覆盖层70。
43.源极覆盖层70形成于所述处理表面11上，所述源极覆盖层70还填入所述第二沟槽30。所述源极覆盖层70的材质具体可包括铝,但也可以铝合金结构,或者也可以是铜或铜合金结构。在其他示例中源极覆盖层70也可以采用半导体工艺中使用的其他导电材料,例如：包括钨、金、银的导电材料。源极覆盖层70的结构可以如图1所示的单层结构也可以是多层叠加结构。
44.其中，所述第二沟槽30具有第一区段,位于所述有源层13上,供欧姆接触导通到所述有源层13位在所述第一沟槽20两侧的沟道。具体是由源极填充71透过肖特基金属层80达到欧姆接触的导通。所述沟道为场效晶体管的沟通,受到柵极结构50的电场影响而呈现导通与关闭的效果。
45.其中，所述第二沟槽30还具有第二区段,位于所述有源层13下,所述外延芯片10在所述第二区段形成有与所述有源层13与所述肖特基效应破坏结31同极的反极型掺杂,以在所述第二区段形成直立且分离的肖特基势垒32,连接所述有源层13与所述肖特基效应破坏结31,用于阻挡场效晶体管正向电子流,对应电路结构可如图2所示。肖特基势垒32具体是与面积重叠的肖特基金属层80连接以产生肖特基二极管的作用,肖特基二极管位于所述第二沟槽30在所述第二区段的两侧而呈现垂直状。
46.实施例特征实现技术效果的原理为：利用所述第二沟槽30的第一区段位于所述有源层13上,供欧姆接触导通到所述有源层13位在所述第一沟槽20两侧的沟道以及所述第二沟槽30的第二区段位于所述有源层13下,所述外延芯片10在所述第二区段形成有与所述有源层13与所述肖特基效应破坏结31同极的反极型掺杂,以在所述第二区段形成直立且分离的肖特基势垒32,连接所述有源层13与所述肖特基效应破坏结31,用于阻挡场效晶体管正向电子流。所述第二沟槽30不仅作为场效晶体管的接触孔也作为肖特基二极管的形成沟槽,实现肖特基二极管在场效晶体管结构中的良好整合,芯片设计上不需要额外配置肖特基二极管的形成区域，并且肖特基势垒32的形成区域受到控制且更加接近场效晶体管的pn结界面,对于改善场效晶体管的正向压降的降低或/与反向恢复电荷(qrr)的降低有更好的性能提升,同时,肖特基势垒32在形成区域的界定与稳定性也更好。
47.在半导体制程中,有源层13的下缘以及肖特基效应破坏结31的上缘两者形成高度都能以制程方式准确界定,配合第二沟槽30的侧壁轮廓,也因此,肖特基势垒32的上下连接的高度与朝向也能准确的界定。示例中,有源层13与肖特基效应破坏结31为p型,外延层15为n型或n
‑
型,肖特基势垒32位于外延层15中,是基于n
‑
型外延层15进行反极型掺杂而为n
‑‑
型。有源层13与外延层15之间的pn结界面积存的电荷可利用肖特基势垒32的反向导通而消除。有源层13与肖特基效应破坏结31的极性与厚度对相连接的金属层(例如肖特基金属层80)都不足以产生肖特基二极管效应与沟道连接效应。
48.在较佳示例中，所述外延芯片10在所述有源层13与所述内介电层60之间还形成有源极领域层14,所述源极覆盖层70透过所述第二沟槽30的第一区段与所述源极领域层14双向导电连接。利用所述源极覆盖层70透过所述第二沟槽30的第一区段与所述源极领域层14双向导电连接，场效晶体管能实现双向导电连接。第二沟槽30作为场效晶体管的接触孔能与设置柵极的第一沟槽20具有一致的外形与深度,使第一沟槽20与第二沟槽30在同一道半导体制程工艺中制作,不需要额外制作位于接触孔的上半部的扩大孔或阶梯缺口,使嵌入式柵极与第二沟槽30内源极填充71有效隔离。示例中,源极领域层14为n型。
49.在较佳示例中，所述肖特基势垒32透过所述第二沟槽30的第二区段与所述源极覆盖层70组成单向导电连接;所述第二侧区段相对远离所述处理表面11并与所述第一侧区段保持间隔。利用所述肖特基势垒32透过所述第二沟槽30的第二区段与所述源极覆盖层70组成单向导电连接，肖特基二级管能实现反向导电连接。以有源层13的形成厚度与高度隔开了所述第二沟槽30的第一区段与第二区段，也限制了肖特基势垒32的形成上边界。
50.在较佳示例中，所述有源层13与所述肖特基效应破坏结31同极的反极型掺杂浓度皆大于所述肖特基势垒32的反极型掺杂浓度。利用所述有源层13与所述肖特基效应破坏结31同极的反极型掺杂浓度皆大于所述肖特基势垒32的反极型掺杂浓度，结合肖特基势垒32的上下侧分别连接所述有源层13与所述肖特基效应破坏结31的特征组合，当肖特基势垒32的反极型掺杂浓度受到使用上正极掺杂物的扩散改变,所述有源层13与所述肖特基效应破坏结31能扩散补充反极掺杂物至肖特基势垒32,使肖特基势垒32在阻绝正向电子流通过的性能更加稳定,第二沟槽30中肖特基二级管防止正向漏电流的特性具备耐用度,反向导通以消除场效晶体管内部电荷存储效应的能力可持续。示例中,反极型掺杂为p型,正极型掺杂为n型。
51.在较佳示例中，所述外延芯片10在对应所述第一沟槽20底部的部位形成有沟道隔离结21，以建立在所述第一沟槽20两侧的分离沟道。利用沟道隔离结21建立在所述第一沟槽20两侧的分离沟道，第一沟槽20的底部不会产生场效晶体管的沟道作用,第一沟槽20中也不会产生肖特基二极管的反向导通效应。示例中，沟道隔离结21为p型。
52.在较佳示例中，所述外延芯片10包括漏极衬底16与在所述衬底上的外延层15，由所述处理表面11还开设有相互平行的第三沟槽40,相邻所述第三沟槽40之间的区域供所述第一沟槽20与所述第二沟槽30的配置，所述第三沟槽40的深度大于所述第一沟槽20与所述第二沟槽30的任一深度但不贯穿所述外延层15，以使场效晶体管与肖特基二极管共同形成于所述外延层15的器件单元中且在所述第二沟槽30共用接触孔。利用所述第三沟槽40的深度大于所述第一沟槽20与所述第二沟槽30的任一深度但不贯穿所述外延层15，第三沟槽40界定了场效晶体管的器件单元区，在填入源极延伸电极72后能作为器件的单元屏蔽栅，以增加底部电场均匀度。示例中，衬底16为n+型。
53.在较佳示例中，所述外延芯片10在所述第三沟槽40的底部还形成有单元隔离结41，所述第三沟槽40内填充有源极延伸电极72;优选的,所述多槽间嵌埋柵极的场效晶体管结构还包括肖特基金属层80,以预先覆盖方式形成于所述源极覆盖层70的形成表面,还作为所述源极覆盖层70的阻障层。利用单元隔离结41,能减少第三沟槽40的开槽深度,不需要贯穿外延层15。肖特基金属层80不仅作为肖特基二极管的金属层也作为场效晶体管的源极覆盖层70的阻障层,具备器件整合与制程整合的优点,以减少半导体制程工艺。示例中，单元隔离结41为p型。源极延伸电极72具体可为导电型半导体材质,可与源极覆盖层70电连接,连接处位于单元区之外(图未示出)。第三沟槽40可绝缘处理,形成有氧化隔离层42,氧化隔离层42的厚度可大于柵氧化层22,氧化隔离层42在第三沟槽40的底部可以厚氧化处理,使氧化隔离层42在第三沟槽40底部的厚度大于在第三沟槽40侧壁的厚度。肖特基金属层80的材质具体可包含但不限于钛(ti)、镍(ni)、钼(mo)或铂(pt)或上述合金等具有低金属迁移率的金属,在结构上可为单层或是多层叠合。
54.在较佳示例中，在所述外延芯片10的背面12还可配置有漏极金属90,其材质可相同于源极覆盖层70,或选择其他不相同于源极覆盖层70的金属材料。填充于第二沟槽40的源极填充71可以与源极覆盖层70为一体结构也可以分别形成的结构,当源极填充71为分别形成的结构,具体可为钛/钛钨/钨(ti/tiw/w)组成的金属塞。
55.参阅图2，本发明的示例提出一种多槽间嵌埋柵极的场效晶体管结构在电路结构上,在正向导通时,利用如前所述的肖特基二极管整合结构能阻挡源极覆盖层70透过肖特
基势垒32流向漏极金属90的正向电子;在反向导通时,源极覆盖层70作为肖特基二极管的正极,漏极金属90作为肖特基二极管的负极,反向电子可由漏极金属90流向源极覆盖层70,并消除场效晶体管内pn结的累积电荷,场效晶体管的反向恢复电荷(qrr)降低,并使场效晶体管的正向压降降低,例如vfsd<0.6v。
56.本发明的示例提出一种多槽间嵌埋柵极的场效晶体管结构的制造方法，可用以制造如上所述任意技术方案可能组合的场效晶体管结构，该制造方法包括以下步骤：参阅图3至图10，关于步骤s1，提供外延芯片10，所述外延芯片10具有处理表面11与背面12，由所述处理表面11同时开设有相互平行的第一沟槽20与第二沟槽30，所述第二沟槽30位于所述第一沟槽20的两侧;步骤s1中外延芯片10通常属于为晶圆形态中的一个芯片单元;参阅图11，关于步骤s2，形成肖特基效应破坏结31在所述外延芯片10位于所述第二沟槽30的底部下方;参阅图12，关于步骤s3，形成柵氧化层22在所述第一沟槽20内与所述第二沟槽30内，使所述第一沟槽20的内壁绝缘处理;参阅图13与图14，关于步骤s4，设置柵极结构50于所述第一沟槽20与所述第二沟槽30内;参阅图15与图16，关于步骤s5，形成有源层13在所述外延芯片10由所述处理表面11起的内部，所述有源层13的厚度被控制在不超过所述第一沟槽20与所述第二沟槽30的任一深度;参阅图17，关于步骤s6，形成内介电层60于所述柵极结构50上,使所述柵极为嵌埋结构;参阅图18，关于步骤s7，重新打开所述第二沟槽30,包括：移除所述第二沟槽30内的柵极结构50与柵氧化层22,使所述第二沟槽30的内壁失去绝缘保护;参阅图20与图21，关于步骤s8，形成源极覆盖层70于所述处理表面11上，所述源极覆盖层70还填入重新打开的所述第二沟槽30,以建立同槽孔内上下区段的场效晶体管的接触连接以及肖特基二极管的接触连接;参阅图19，在步骤s7与步骤s8之间还包括：形成反极型掺杂在所述第二沟槽30的内壁,以在所述有源层13与所述肖特基效应破坏结31之间形成直立且分离的肖特基势垒32,用于阻挡场效晶体管正向电子流。
57.实施例特征实现技术效果的原理为：步骤s1的第一沟槽20与第二沟槽30同时制作以及步骤s7的重新打开所述第二沟槽30，第一沟槽20具有场效晶体管的柵极设置孔的作用,第二沟槽30具有场效晶体管的源极接触孔以及肖特基二极管阻绝正向电子流的作用。
58.在较佳示例中,在步骤s1中,参阅图3,所述外延芯片10包括衬底16与在所述衬底16上的外延层15,第一掩膜层110可预先形成于所述处理表面11上,第一掩膜层110的图案化用于制作第三沟槽40(如图4所示)。外延层15的单晶结构适配于衬底16的单晶结构,两者晶向排列具体可为但不限于<100>,外延层15或/与衬底16可以是n型但不限于n型,外延层15或/与衬底16的材质可以是硅、碳化硅、砷化镓、氮化镓或其他v族半导体、iii
‑
v族半导体、ii
‑
vi族半导体,外延层15与衬底16的材质可相同或不相同。第一掩膜层110的材质具体可为但不限于氧化硅(sio2)或氮化硅(sin),第一掩膜层110的厚度介于1000～8000a。
59.在较佳示例中,在步骤s1中,参阅图4,步骤s1还包括：在开设所述第一沟槽20与所述第二沟槽30之前,由所述处理表面11还开设有相互平行的第三沟槽40,相邻所述第三沟槽40之间的区域供所述第一沟槽20与所述第二沟槽30的配置，所述第三沟槽40的深度大于所述第一沟槽20与所述第二沟槽30的任一深度但不贯穿所述外延层15，以使场效晶体管与肖特基二极管共同形成于所述外延层15的器件单元中且在所述第二沟槽30共用接触孔。第三沟槽40的刻蚀开槽图案是基于第一掩膜层110的光刻图案。所述第三沟槽40的深度可介于1.5～10μm。利用材料选择不同的刻蚀选择比不同,在刻蚀形成所述第三沟槽40的过程,第一掩膜层110可缓慢被消耗或不消耗。在所述第三沟槽40形成之后或是单元隔离结41形成之后,可移除第一掩膜层110。
60.优选的,参阅图5,步骤s1还包括：形成单元隔离结41在所述外延芯片10位于所述第三沟槽40的底部;形成单元隔离结41的步骤具体可包括：前置步骤：注入前screen 氧化层生长，牺牲氧化层的生长厚度200～800a,覆盖了处理表面11与第三沟槽40内所有露出的半导体表面，后打开第三沟槽40的底部；之后进行p柱离子注入：注入b11含多次注入，注入能量20k～2mev，注入剂量10
11 ～ 10
14 ions/cm
2 ,在第三沟槽40的底部下形成p柱，p柱深度0.5～5um,以制得单元隔离结41；之后进行去除牺牲氧化：氧化温度700～1100℃，厚度300～1000a，再去掉牺牲氧化层，后进行清洗。
61.优选的,参阅图6,步骤s1还包括：形成氧化隔离层42在所述第三沟槽40以及处理表面11上，氧化隔离层42的厚度大于柵氧化层22的厚度，氧化隔离层42的厚度具体是介于700～1300a,根据器件参数要求确定;氧化隔离层42的作用是用于隔离源极延伸电极72与外延层15(如图1所示);氧化隔离层42的加工形成方法包括但不限于热氧化或是氧化层淀积。更优选示例中,氧化隔离层42在所述第三沟槽40的底部部位相比于在所述第三沟槽40的侧壁部位还经过厚氧处理,达到屏蔽栅底部厚氧化，用于增加所述第三沟槽40底部电绝缘的可靠性。氧化隔离层42在所述第三沟槽40的底部部位的厚氧处理方法包括：先淀积形成具体如氮化硅层(sin)的遮蔽层在所述第三沟槽40的底部与侧壁，遮蔽层的厚度300～5000a;后进行具方向性选择性刻蚀,去掉位于所述第三沟槽40底部的遮蔽层,此时，位于所述第三沟槽40侧壁的遮蔽层将被保留;然后,再以具方向性淀积方式形成具体如氧化硅层(sio2)的叠加层于所述第三沟槽40的底部与处理表面11上，叠加层的厚度介于500～10000a,并与氧化隔离层42的基础层相接在所述第三沟槽40的底部;之后,以cmp(化学机械研磨)方式去掉所述处理表面11上的叠加层(如sio2)和遮蔽层(如sin);然后,化学刻蚀掉位于所述第三沟槽40侧壁的遮蔽层，最终保留在所述第三沟槽40底部的叠加层达到氧化隔离层42的厚氧化处理。
62.优选的,参阅图7,步骤s1还包括：设置源极延伸电极72于所述第三沟槽40内。当源极延伸电极72的材质包括导电多晶硅,该步骤具体示例中包括多晶硅的淀积,同时填入所述第三沟槽40内并形成在所述处理表面11上,淀积厚度介于1000～15000a。达到多晶硅的导电性方法具体有但不限于两种：一是原位掺杂(in
‑
stu),即是在多晶硅的淀积过程同时加入能提供电洞或电子的掺杂物;二是多晶硅淀积后离子注入的掺杂。以上所述的掺杂浓度10
18 ～10
21 ions/cm3。
63.优选的,参阅图8,步骤s1还包括：去除源极延伸电极72沉淀层已形成在所述处理表面11上的多晶硅,去除方法包括但不限于：cmp(化学机械研磨)或/与etch back(回蚀)。
最后该步骤得到的源极延伸电极72能填实于个别的所述第三沟槽40内,所述处理表面11相对平坦且露出半导体材质。
64.优选的,参阅图9,步骤s1还包括：形成第二掩膜层120在所述处理表面11上,第二掩膜层120的图案化用于制作第一沟槽20与第二沟槽30(如图10所示)。第二掩膜层120具有表面淀积掩蔽的作用,其材质包括但不限于氧化硅或氮化硅,第二掩膜层120的淀积厚度介于1000～8000a,具备足以承受开槽刻蚀消耗的厚度。
65.优选的,参阅图10,步骤s1中利用所述第二掩膜层120的图案化进行刻蚀开槽,以形成所述第一沟槽20与所述第二沟槽30。所述第二掩膜层120的图案化形成可利用光刻刻蚀先选定沟槽区域,再利用所述第二掩膜层120的图案刻蚀所述外延芯片10。形成的所述第一沟槽20与所述第二沟槽30的深度具体可介于0.5～2.0
㎛
。最后可在所述第一沟槽20与所述第二沟槽30内形成薄薄的钝化氧化层(screen oxide),厚度介于200～800a,以减少槽内反应活性。该步骤过程中,所述第二掩膜层120也遮挡保护了源极延伸电极72的顶面。所述第一沟槽20与所述第二沟槽30可以有一致的深度与槽形。所述第一沟槽20与所述第二沟槽30虽然可以同时制作成形,但个别的作用不相同。
66.再参阅图11，步骤s2是将肖特基效应破坏结31形成在所述外延芯片10位于所述第二沟槽30的底部下方。在较佳示例中,在步骤s2中形成所述肖特基效应破坏结31的同时,还形成沟道隔离结21在所述外延芯片10对应所述第一沟槽20底部的部位，以建立在所述第一沟槽20两侧的分离沟道。关于肖特基效应破坏结31的形成或者肖特基效应破坏结31与沟道隔离结21的同时形成,具体为p
‑
植入，执行步骤包括：在所述第二掩膜层120的遮挡作用下进行b11离子注入,可包含多次离子注入,注入能量20～200 kev，注入剂量10
11 ～10
13 ions/cm2。在本示例中,肖特基效应破坏结31与沟道隔离结21具体为p型,成为外延芯片10内的栅下浮空p区。肖特基效应破坏结31用于破坏在所述第二沟槽30的底部的肖特基二极管效应。肖特基效应破坏结31或/与沟道隔离结21可具有与有源层13相同的极性,但注入剂量低于有源层13的注入剂量,使肖特基效应破坏结31或/与沟道隔离结21具有不受电场效应表面电性开通的半导体特性。
67.再参阅图12，步骤s3是关于将柵氧化层22形成在所述第一沟槽20内与所述第二沟槽30内,优选示例中柵氧化层22还形成在所述处理表面11上,还覆盖了源极延伸电极72的顶面,在后续的柵极结构50槽内回蚀成形过程中能保护源极延伸电极72不被回蚀(如图15所示)。步骤s3的前置步骤具体包括：在槽内先形成栅氧牺牲层，其氧化温度700～1100℃，厚度介于300～1000a;之后，去掉所述栅氧牺牲层，后对槽内进行清洗,以清除在肖特基效应破坏结31与沟道隔离结21形成过程时槽内杂质。柵氧化层22的形成方法包括但不限于热氧化或热氧加上热氧化后淀积，其中氧化温度700～1100℃，厚度介于300～1300a。
68.再参阅图13，步骤s4的前半段工艺是将包括柵极结构50的沉淀层于所述第一沟槽20与所述第二沟槽30内以及所述处理表面11上。示例中,柵极结构50的沉淀形成可如同前述的源极延伸电极72的沉淀形成。柵极结构50与其沉淀层的材质包括导电多晶硅,该步骤具体示例中包括多晶硅的淀积,同时所述第一沟槽20与所述第二沟槽30内并形成在所述处理表面11上,淀积厚度介于1000～15000a。达到多晶硅的导电性方法具体有但不限于两种：一是原位掺杂(in
‑
stu),即是在多晶硅的淀积过程同时加入能提供电洞或电子的掺杂物;二是多晶硅淀积后离子注入的掺杂。以上所述的掺杂浓度10
18 ～10
21 ions/cm3。
69.再参阅图14，步骤s4的后半段工艺是去除柵极结构50的沉淀层已形成在所述处理表面11上的多晶硅,去除方法包括但不限于：cmp(化学机械研磨)或/与etch back(回蚀)。最后该步骤得到的柵极结构50填充于个别的所述第一沟槽20与所述第二沟槽30内,所述处理表面11上可露出柵氧化层22。在柵氧化层22的保护下,源极延伸电极72的顶面不受回蚀下沉,在所述第一沟槽20内柵极结构50的顶面则可以进行回蚀调整顶面高度。柵极结构50的顶面能略为凹陷于所述处理表面11。柵极结构50具有导电性。
70.再参阅图15，步骤s5是关于有源层13的形成,具体为沟道p
‑
植入，包括：光刻界定沟道区，对应器件区;之后,b11离子注入,可包含多次注入,以形成所述有源层13。所述有源层13示例具体是p型体区(p
‑
body区)，形成所述有源层13的注入能量介于20～800kev，注入剂量介于10
12 ～10
14 ions/cm2。所述有源层13在所述第一沟槽20形成有柵极结构50的高度区间形成两侧的沟道。所述有源层13在沟道处具有电子流可开可关的半导体特性。
71.参阅图16，在较佳示例中,在步骤s5后,还包括：形成源极领域层14在所述外延芯片10位于所述有源层13的上层,供所述源极覆盖层70透过所述第二沟槽30的侧壁上区段与所述源极领域层14双向导电连接。形成所述源极领域层14的方法具体为n+植入，包括：注入as或p等n型离子,可包含多次注入,以形成所述源极领域层14,作为n型源极层，形成所述源极领域层14的注入能量20～100kev，注入剂量10
14 ～10
16 ions/cm2。具体的,所述源极领域层14的注入剂量大于所述有源层13的注入剂量，使所述源极领域层14的极性相反于所述有源层13的极性,且高于外延层15的同极性。所述源极领域层14具有导电性。
72.再参阅图17，步骤s6是关于内介电层60的形成,内介电层60具体是形成于所述处理表面11上并覆盖了所述柵极结构50的顶面。作为示例但不限定的,考虑到后续工艺,内介电层60需要增厚处理,内介电层60具体由复合叠加层的沉淀形成,第一沉淀叠加层的形成具体为低温氧化硅层或高温氧化硅层(lto/hto),厚度介于500～3000a;第二沉淀叠加层的材质为磷硅玻璃或硼磷硅玻璃(psg/bpsg),厚度介于2000～10000a。示例中,所述内介电层60具有两个作用,一是隔离所述柵极结构50与所述源极覆盖层70(图1所示),二是作为重新打开第二沟槽30的内置硬掩膜层。
73.参阅图18，在较佳示例中,在步骤s7中，以所述内介电层60作为硬掩膜进行图形化，利用图形化的所述内介电层60刻蚀所述第二沟槽30内的柵极结构50与柵氧化层22，以重新打开所述第二沟槽30。步骤s7具体包括：对准所述第二沟槽30选定区域光刻出所述内介电层60的图案;之后,进行半导体刻蚀与绝缘刻蚀,刻蚀去除所述第二沟槽30内的柵极结构50以及栅氧化层22。前述刻蚀去除的遮挡层为图案化的所述内介电层60。
74.再参阅图19，在步骤s7与步骤s8之间实施的包括步骤为：形成反极型掺杂在所述第二沟槽30的内壁。示例中,反极型掺杂为p型。该步骤具体包括：以带角度离子注入方式将b11的反极型掺杂物注入所述第二沟槽30的内壁,可包含多次注入。形成所述肖特基势垒32的注入能量小于形成所述有源层13的注入能量,也小于形成所述肖特基效应破坏结31的注入能量,使所述肖特基势垒32的极性倾向于所述外延层15的极性。具体的,所形成肖特基势垒32的注入能量介于20～200kev，注入剂量10
9 ～10
13 ions/cm
2 ，以形成侧壁n
‑‑
区。所述有源层13与所述肖特基效应破坏结31有效界定了所述肖特基势垒32的上边界与下边界，在场效晶体管实际产品运作时正向导接下,源极接负极,漏极接正极，所述肖特基势垒32的厚度与内部电失衡的电荷量(空间电荷区)在源极至漏极的正向电子流方向时变厚变多,与肖
特基势垒32至肖特基金属层80的电子流倾向恰好相反,故所述肖特基势垒32的内阻变大,正向导通时漏电流减少。同理相反的,当源极接正极,漏极接负极，反向电子流方向是如图2所示的由漏极流动到源极,与肖特基势垒32至肖特基金属层80的电子流倾向恰好同向,故所述肖特基势垒32的内阻变小,逆向导通时需要的反向恢复电荷(qrr)变小。
75.参阅图20，更优选的,在步骤s7后,还包括：以预先覆盖方式形成肖特基金属层80于所述源极覆盖层70的形成表面,还作为所述源极覆盖层70的阻障层。所述肖特基金属层80与所述肖特基势垒32之间的肖特基二极管效应区域取决于位置被有效界定的所述肖特基势垒32,故所述肖特基金属层80可以大面积形成,以进一步作为场效晶体管的源极金属接触的阻障层,防止源极接触金属发生对外延芯片10的金属扩散。所述肖特基金属层80的形成具体为沉淀,材质具体可包含但不限于钛(ti)、镍(ni)、钼(mo)或铂(pt),再经过退火。所述肖特基金属层80还可形成于所述内介电层60上。即使所述肖特基金属层80是器件单元区内的全面覆盖,所述肖特基金属层80与所述处理表面11之间不产生肖特基二极管效应,所述肖特基金属层80也与所述有源层13之间不产生肖特基二极管效应,场效晶体管能不受到肖特基二极管效应的干扰很好的运作。
76.再参阅图21，步骤s8是关于源极覆盖层70的形成。在较佳示例中,在步骤s8中，所述源极覆盖层70的材质为金属,例如铝(al);在步骤s8中后，还能对所述外延芯片10的背面12进行晶背减薄与晶背金属化,故在背面12上还设置有漏极金属90(如图1所示)。当所述源极覆盖层70为组合结构，所述源极覆盖层70的形成方法示例包括：先以沉淀方式在所述第二沟槽30内形成源极填充71，其材质具体是钛/氮化钛/钨(ti/tin/w)的金属塞;然后淀积例如铝的表面电极金属,以组成所述源极覆盖层70;最后进行表面金属的退火。
77.由上可知,在步骤s8后,所述肖特基势垒32透过所述第二沟槽30的侧壁下区段与所述源极覆盖层70组成单向导电连接;所述侧壁下区段与所述侧壁上区段保持间隔。
78.本发明示例还提出一种半导体芯片装置，包括：如上所述任意技术方案可能组合的一种多槽间嵌埋柵极的场效晶体管结构。利用肖特基二极管在场效晶体管结构中的完美结合,不会增加场效晶体管结构的芯片尺寸，有效的降低了场效晶体管使用时的正向压降(vfsd)或/与反向恢复电荷(qrr),即使用上不需要增加正向压降(vfsd)或/与反向恢复电荷(qrr),使电子产品的导通路径能双向导通与关闭且电性表现上也能达到恢复如初的灵敏,具有显著的进步。
79.本具体实施方式的实施例均作为方便理解或实施本发明技术方案的较佳实施例，并非依此限制本发明的保护范围，凡依本发明的结构、形状、原理所做的等效变化，均应被涵盖于本发明的请求保护范围内。