ESD保护器件、保护电路及制备方法与流程

esd保护器件、保护电路及制备方法
技术领域
1.本发明涉及半导体集成电路技术领域，特别是涉及一种esd保护器件、保护电路及制备方法。


背景技术：

2.静电保护(esd)是集成电路(ic)设计中的重要环节，随着工艺节点越来越小，或是一些高压应用的电压较高，对集成电路(ic)的esd提出了更高的要求。目前，晶闸管(scr)因具有esd泄流能量强，寄生电容小的特征而应用到集成电路中，图1所示为传统的scr结构，当有正的esd脉冲加到正极时，n阱-p阱的反向pn结形成漏电流，随着正极电压的升高，漏电流也逐渐变大，当漏电流大到一定值时，n阱-p阱-n+(负极)所形成的寄生npn管t2的基极-发射极(p阱-负极)发生正偏，t2导通形成从n阱到负极(n+)的电流，此电流使得寄生pnp管t1的发射极-基极(正极-n阱)也发生正偏，t1随之导通，从而构成正反馈效应，形成从正极到负极的p-n-p-n低阻通路，也就是晶闸管开启了，从而泄放esd电流，对其他被保护电路起到保护作用。
3.然而，传统晶闸管(scr)的触发(开启)电压由n阱-p阱的反向击穿电压决定，由于阱的掺杂浓度很低，所以这个电压通常会非常高，因此限制传统晶闸管广泛应用的其中一个比较大的弱点就是其触发电压过高，过高的触发电压会导致scr未完全开启，而被保护器件已经被烧毁。
4.因此寻找更为有效的静电保护器件或结构成为了我们急需解决的技术问题。


技术实现要素：

5.鉴于以上所述现有技术的缺点，本发明的目的在于提供esd保护器件、保护电路及制备方法，用于解决现有技术中esd保护器件触发电压过高的问题。
6.为实现上述目的及其他相关目的，本发明提供一种esd保护器件，所述esd保护器件包括：
7.半导体衬底，形成于所述半导体衬底上方的具有nmos管的scr结构、耦合结构及触发结构；其中，
8.所述耦合结构的一端与所述scr结构的正极连接，另一端与所述scr结构的负极连接，耦合电压输出与所述scr结构中nmos管的栅极连接；所述触发结构的一端与所述scr结构的正极连接，另一端与所述scr结构中寄生npn管的基极连接；
9.其中，在所述scr结构的正极有正esd脉冲时，通过所述耦合结构将所述scr结构中nmos管的栅极电压拉高。
10.可选地，所述scr结构包括：
11.阱区层，形成于所述半导体衬底上方，包括：n阱区及与其相邻的p阱区；
12.掺杂层，形成于所述阱区层上方，从左至右依次包括：第一n型掺杂区、第一p型掺杂区、第二n型掺杂区、第三n型掺杂区、第二p型掺杂区及第三p型掺杂区，所述第二n型掺杂
区位于所述n阱区和所述p阱区的交界处上方，且所述第二n型掺杂区和所述第三n型掺杂区之间形成有沟道区；
13.栅极，形成于所述沟道区上方，所述第二n型掺杂区、所述第三n型掺杂区、所述沟道区及所述栅极共同构成nmos管；
14.所述第一n型掺杂区与所述第一p型掺杂区连接并引出所述scr结构的正极，所述第三n型掺杂区与所述第三p型掺杂区连接并引出所述scr结构的负极；
15.其中，所述n阱区中形成有寄生pnp管及n阱寄生电阻，所述p阱区中形成有寄生npn管及p阱寄生电阻；所述寄生pnp管的基极通过所述n阱寄生电阻与所述第一n型掺杂区连接，发射极与所述第一p型掺杂区连接，集电极与所述寄生npn管的基极连接；所述寄生npn管的基极与所述第二p型掺杂区连接，并通过所述p阱寄生电阻与所述第三p型掺杂区连接，发射极与所述第三n型掺杂区连接，集电极与所述寄生pnp管的基极连接。
16.可选地，所述scr结构还包括：浅沟槽隔离，至少形成于所述第一n型掺杂区和所述第一p型掺杂区之间、所述第一p型掺杂区和所述第二n型掺杂区之间、所述第三n型掺杂区和所述第二p型掺杂区之间、所述第二p型掺杂区和所述第三p型掺杂区之间。
17.可选地，所述耦合结构包括：一二极管和一电阻，所述二极管的阴极与所述scr结构的正极连接，阳极与所述scr结构中nmos管的栅极连接，并通过所述电阻与所述scr结构的负极连接。
18.可选地，所述触发结构包括：n个串联的二极管，串联二极管的阳极与所述scr结构的正极连接，阴极与所述scr结构中寄生npn管的基极连接；其中，n为大于等于1的正整数。
19.可选地，n个串联二极管的导通电压之和不小于所述scr结构的正极和负极之间的电压差。
20.本发明还提供一种esd保护电路，所述电路包括：至少一个如上任一项所述的esd保护器件，连接于所述esd保护电路的正极和负极之间；在所述esd保护器件的数量大于等于2个时，多个所述esd保护器件串联。
21.本发明还提供一种esd保护器件的制备方法，所述制备方法包括：
22.1)提供一半导体衬底，所述半导体衬底包括：第一区域、第二区域及第三区域；
23.2)于所述第一区域形成具有nmos管的scr结构，于所述第二区域形成耦合结构，于所述第三区域形成触发结构；
24.其中，所述耦合结构的一端与所述scr结构的正极连接，另一端与所述scr结构的负极连接，耦合电压输出与所述scr结构中nmos管的栅极连接；所述触发结构的一端与所述scr结构的正极连接，另一端与所述scr结构中寄生npn管的基极连接。
25.可选地，2)中形成scr结构、耦合结构及触发结构的方法包括：
26.2.1)于所述第一区域形成n阱区及与其相邻的p阱区，于所述第二区域形成n阱区，于所述第三区域形成n个n阱区及(n-1)个p阱区，且p阱区位于相邻所述n阱区之间；
27.2.2)于所述第一区域的n阱区和p阱区从左至右依次形成第一n型掺杂区、第一p型掺杂区、第二n型掺杂区、第三n型掺杂区、第二p型掺杂区及第三p型掺杂区，于所述第二区域的n阱区形成n型掺杂区及p型掺杂区，于所述第三区域的n阱区形成p型掺杂区和n型掺杂区；其中，所述第二n型掺杂区位于所述n阱区和所述p阱区的交界处上方，且所述第二n型掺杂区和所述第三n型掺杂区之间形成有沟道区；
28.2.3)于所述第一区域的沟道区上方形成栅极，同时于所述第二区域的非n阱区上方形成电阻；
29.2.4)于2.3)所形成结构上方形成金属布线，以将所述耦合结构、所述触发结构及所述scr结构进行电连接，同时将所述第一n型掺杂区与所述第一p型掺杂区连接并引出所述scr结构的正极，所述第三n型掺杂区与所述第三p型掺杂区连接并引出所述scr结构的负极
30.可选地，所述方法还包括：形成浅沟槽隔离的步骤，其中，所述浅沟槽隔离至少形成于相邻掺杂区之间。
31.如上所述，本发明的esd保护器件、保护电路及制备方法，具有以下有益效果：本发明的esd保护器件包括scr结构、触发结构和耦合结构，在scr结构的正极有正esd脉冲时，通过耦合结构将scr结构中nmos管的栅极拉高，使其导通形成mos泄放通路，同时，通过触发结构触发scr结构中寄生npn管导通，进而触发scr结构中的寄生pnp管导通，形成pnpn泄放通路，实现了双重触发scr保护机制；由于耦合结构拉高了nmos管的栅极电压，使得泄放esd脉冲的触发电压大幅度降低；而且本发明的esd保护器件保持了其单位面积保护能力强的优势。
附图说明
32.图1显示为现有技术中的传统scr结构示意图。
33.图2显示为本发明的esd保护器件的结构示意图。
34.图3显示为本发明的esd保护器件的俯视图。
35.图4显示为本发明的耦合结构中二极管的剖面图。
36.图5显示为本发明的触发结构中串联二极管的剖面图。
37.图6显示为本发明的esd保护电路的示意图。
38.元件标号说明
[0039]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体衬底
[0040]
11
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第一区域
[0041]
12
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第二区域
[0042]
13
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第三区域
[0043]2ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
scr结构
[0044]
21
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栅极
[0045]
22
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阱区层
[0046]
221、31、41
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
n阱区
[0047]
222、42
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
p阱区
[0048]
23
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
掺杂层
[0049]
231
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一n型掺杂区
[0050]
232
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一p型掺杂区
[0051]
233
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二n型掺杂区
[0052]
234
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第三n型掺杂区
[0053]
235
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二p型掺杂区
[0054]
236
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第三p型掺杂区
[0055]
227
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
沟道区
[0056]
24、34、45
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
浅沟槽隔离
[0057]3ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
耦合结构
[0058]
32、44
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
n型掺杂区
[0059]
33、43
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p型掺杂区
[0060]4ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
触发结构
[0061]
r1
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电阻
[0062]
d1、d2、d3、d4
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二极管
[0063]
t1
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
pnp管
[0064]
t2
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npn管
具体实施方式
[0065]
以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。
[0066]
请参阅图1至图6。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
[0067]
如图2所示，本实施例提供一种esd保护器件，所述esd保护器件包括：半导体衬底1，形成于所述半导体衬底1上方的具有nmos管的scr结构2、耦合结构3及触发结构4；其中，
[0068]
所述耦合结构3的一端与所述scr结构2的正极连接，另一端与所述scr结构2的负极连接，耦合电压输出与所述scr结构2中nmos管的栅极21连接；所述触发结构4的一端与所述scr结构2的正极连接，另一端与所述scr结构2中寄生npn管t2的基极连接；
[0069]
在所述scr结构2的正极有正esd脉冲时，通过所述耦合结构3将所述scr结构2中nmos管的栅极21电压拉高，使其导通形成mos泄放通路；同时，通过所述触发结构4触发所述scr结构2中的寄生npn管t2导通，进而触发所述scr结构2中的寄生pnp管t1导通，形成pnpn泄放通路。
[0070]
具体的，如图3所示，所述半导体衬底1包括第一区域11、第二区域12和第三区域13，且三个区域相邻设置；其中，所述具有nmos管的scr结构2形成于所述第一区域11，所述耦合结构3形成于所述第二区域12，所述触发结构4形成于所述第三区域13。所述半导体衬底1的材质包括但不限于未掺杂的单晶硅、掺杂的单晶硅、绝缘体上硅(soi)。
[0071]
具体的，所述scr结构2包括阱区层22、掺杂层23及栅极21，其中，所述阱区层22形成于所述半导体衬底1上方，包括n阱区221及与其相邻的p阱区222，所述掺杂层23形成于所述阱区层22上方，从左至右依次包括：第一n型掺杂区231、第一p型掺杂区232、第二n型掺杂区233、第三n型掺杂区234、第二p型掺杂区235及第三p型掺杂区236，所述第二n型掺杂区
233位于所述n阱区221和所述p阱区222的交界处上方，且所述第二n型掺杂区233和所述第三n型掺杂区234之间形成有沟道区237，所述栅极21形成于所述沟道区237上方，所述第二n型掺杂区233、所述第三n型掺杂区234、所述沟道区237及所述栅极21共同构成nmos管；所述第一n型掺杂区231与所述第一p型掺杂区232连接并引出所述scr结构2的正极，所述第三n型掺杂区234与所述第三p型掺杂区236连接并引出所述scr结构2的负极，其中，所述n阱区221中形成有寄生pnp管t1及n阱寄生电阻rnwell，所述p阱区222中形成有寄生npn管t2及p阱寄生电阻rpwell；所述寄生pnp管t1的基极通过所述n阱寄生电阻rnwell与所述第一n型掺杂区231连接，发射极与所述第一p型掺杂区232连接，集电极与所述寄生npn管t2的基极连接；所述寄生npn管t2的基极与所述第二p型掺杂区235连接，并通过所述p阱寄生电阻rpwell与所述第三p型掺杂区236连接，发射极与所述第三n型掺杂区234连接，集电极与所述寄生pnp管t1的基极连接。
[0072]
更具体的，所述scr结构还包括：浅沟槽隔离24，其中，所述浅沟槽隔离24至少形成于所述第一n型掺杂区231和所述第一p型掺杂区232之间、所述第一p型掺杂区232和所述第二n型掺杂区233之间、所述第三n型掺杂区234和所述第二p型掺杂区235之间、所述第二p型掺杂区235和所述第三p型掺杂区236之间。当然，所述浅沟槽隔离24还可以形成于所述第一n型掺杂区231和所述第三p型掺杂区236的外侧。
[0073]
具体的，所述耦合结构3包括：一二极管d1和一电阻r1，其中，所述二极管d1的阴极与所述scr结构2的正极连接，阳极与所述scr结构2中nmos管的栅极21连接，并通过所述电阻r1与所述scr结构2的负极连接。当正极有正esd脉冲时，二极管d1相当于电容，二极管d1与电阻r1构成rc耦合，且可通过二极管d1与电阻r1设置一个有效时间常数，例如5ns，保证集成nmos的栅极21耦合到足够高的电压，使得nmos沟道区237迅速导通泄放部分esd电流。
[0074]
更具体的，如图4所示，在所述耦合结构3中，所述二极管d1形成于所述半导体衬底1上方，包括n阱区31、n型掺杂区32、p型掺杂区33及浅沟槽隔离34，其中，所述n阱区31形成于所述半导体衬底1上方，所述n型掺杂区32和所述p型掺杂区33形成于所述n阱区31上方，所述浅沟槽隔离34形成于所述n型掺杂区32和所述p型掺杂区33之间，当然，所述浅沟槽隔离34还可以形成于所述n型掺杂区32和所述p型掺杂区33的外侧。所述电阻r1形成于所述第三区域13的非n阱区上方，且与所述栅极21同步形成。
[0075]
具体的，所述触发结构4包括n个串联的二极管，串联二极管的阳极与所述scr结构2的正极连接，阴极与所述scr结构2中寄生npn管t2的基极连接；其中，n为大于等于1的正整数。更具体的，n个串联二极管的导通电压之和不小于所述scr结构的正极和负极之间的电压差，其中，n个串联的二极管既可以全部都是硅管或全部都是锗管，也可以既是硅管又是锗管，优选地，n个串联二极管是同种类型的二极管(硅管或锗管)，二极管是同种类型的二极管时，满足如下关系vd*n≥δv，vd表示的是二极管的导通电压，n表示的是串联二极管的个数，δv表示的是scr结构的正极和负极之间的电压差，比如电压差为2.5v时，二极管的导通电压是0.7v的硅管，则至少需要4个二极管串联。在本实施例中，二极管的个数n为3，分别为d2、d3和d4，当正极有正esd脉冲时，形成了正极
→
串联二极管d2-d3-d4
→
第二p型掺杂区235
→
负极的电流通路，触发电流流过该通路使得所述寄生npn管t2的基极-发射极正偏，寄生npn管t2迅速导通，其集电极电流反馈到寄生pnp管t1的基极，使得寄生pnp管t1的发射极-基极正偏，寄生pnp管t1导通，此时形成了pnpn的scr通路，大部分esd电流迅速从scr泄
放掉。
[0076]
更具体的，如图5所示，在所述触发结构4中，所述串联二极管形成于所述半导体衬底1上方，包括n阱区41、p阱区42、p型掺杂区43、n型掺杂区44以及浅沟槽隔离45，其中，所述n阱区41和所述p阱区42形成于所述半导体衬底1上方，所述p阱区41位于相邻所述n阱区42之间，所述p型掺杂区43和n型掺杂区44形成于所述n阱区41的上方，所述浅沟槽隔离45至少形成于所述p阱区42上方，用于隔离相邻所述n阱区41之间的所述p型掺杂区43和所述n型掺杂区44；当然，所述浅沟槽隔离45还可以形成于串联二极管的外侧。在本实施例中，串联二极管的个数n为3，因此，在半导体衬底1上方形成3个n阱区41和2个p阱区42，在3个所述的n阱区41中分别形成p型掺杂区43和n型掺杂区44。
[0077]
相应地，如图6所示，本实施例还提供一种esd保护电路，所述esd保护电路包括：至少一个如上所述的esd保护器件，连接于所述esd保护电路的正极vdd和负极vss之间；在所述esd保护器件的数量大于等于2个时，多个所述esd保护器件串联。通过将所述esd保护器件应用到所述esd保护电路中，可提高芯片的esd防护能力。
[0078]
具体的，如图6所示，所述esd保护电路还包括：连接于vdd和vss之间的内部电路，与所述内部电路并联的钳位电路，及与所述内部电路连接并引出的io端口。
[0079]
相应地，本实施例还提供一种esd保护器件制备方法，所述制备方法包括：
[0080]
1)提供一半导体衬底1，所述半导体衬底1包括：第一区域11、第二区域12及第三区域13；
[0081]
2)于所述第一区域11形成具有nmos管的scr结构2，于所述第二区域12形成耦合结构3，于所述第三区域13形成触发结构4；
[0082]
其中，所述耦合结构3的一端与所述scr结构2的正极连接，另一端与所述scr结构2的负极连接，耦合电压输出与所述scr结构中nmos管的栅极21连接；所述触发结构4的一端与所述scr结构2的正极连接，另一端与所述scr结构2中寄生npn管t2的基极连接。
[0083]
具体的，步骤2)中形成scr结构2、耦合结构3及触发结构4的方法包括：
[0084]
2.1)于所述第一区域11形成n阱区221及与其相邻的p阱区222，于所述第二区域12形成n阱区31，于所述第三区域3形成n个n阱区及(n-1)个p阱区，且所述p阱区位于相邻所述n阱区之间；
[0085]
2.2)于所述第一区域11的n阱区221和p阱区222从左至右依次形成第一n型掺杂区231、第一p型掺杂区232、第二n型掺杂区233、第三n型掺杂区234、第二p型掺杂区235及第三p型掺杂区236，于所述第二区域12的n阱区31形成n型掺杂区321及p型掺杂区322，于所述第三区域13的n阱区形成p型掺杂区和n型掺杂区；其中，所述第二n型掺杂区233位于所述n阱区221和所述p阱区222的交界处上方，且所述第二n型掺杂区233和所述第三n型掺杂区234之间形成有沟道区237；
[0086]
2.3)于所述第一区域11的沟道区237上方形成栅极21，同时于所述第二区域12的非n阱区上方形成电阻r1；
[0087]
2.4)于2.3)所形成结构上方形成金属布线，以将所述耦合结构3、所述触发结构4及所述scr结构2进行电连接，同时将所述第一n型掺杂区231与所述第一p型掺杂区232连接并引出所述scr结构2的正极，所述第三n型掺杂区234与所述第三p型掺杂区236连接并引出所述scr结构2的负极。
[0088]
更具体的，在步骤2.1)中，先基于第一掩膜版对半导体衬底1进行n型离子注入，以于第一区域11、所述第二区域12和所述第三区域13中形成n阱区；再基于第二掩膜版对半导体衬底1进行p型离子注入，以于所述第一区域11和所述第三区域13中形成p阱区，其中，n阱区和p阱区的形成顺序不做限制，本领域技术人员可以依据实际进行选择。在步骤2.2)中，先基于第三掩膜版对步骤2.1)所得结构进行n型离子注入，以于所述第一区域11、所述第二区域12和所述第三区域13中形成n型掺杂区；再基于第四掩膜版对步骤2.1)所得结构进行p型离子注入，以于所述第一区域11、所述第二区域12和所述第三区域13中形成p型掺杂区，其中n型掺杂区和p型掺杂区的形成顺序不做限制，本领域技术人员可以根据实际进行选择。在步骤2.3)中，于所述步骤2.2)所得结构上表面形成多晶硅层，之后再基于第五掩膜版对所述多晶硅层进行刻蚀，以形成栅极21和电阻r1。在步骤2.4)中，于所述步骤2.3)所得结构上表面形成金属材料层，之后再基于第六掩膜版对所述金属材料层进行刻蚀，以形成金属布线。
[0089]
具体的，所述方法还包括形成浅沟槽隔离的步骤，其中，所述浅沟槽隔离至少形成于相邻掺杂区之间；对于所述scr结构2而言，浅沟槽隔离24至少形成于所述第一n型掺杂区231和所述第一p型掺杂区232之间、所述第一p型掺杂区232和所述第二n型掺杂区233之间、所述第三n型掺杂区234和所述第二p型掺杂区235之间、所述第二p型掺杂区235和所述第三p型掺杂区236之间，当然，还可以形成于所述第一n型掺杂区231和所述第三p型掺杂区236的外侧；对于所述耦合结构3而言，浅沟槽隔离34至少形成于所述n型掺杂区32和p型掺杂区33之间，当然，还可以形成于所述n型掺杂区32和所述p型掺杂区33的外侧；对于所述触发结构4而言，浅沟槽隔离45至少形成于所述p型掺杂区43和所述n型掺杂区44之间，当然，还可以形成于所述n型掺杂区44和所述p型掺杂区43的外侧。
[0090]
更具体的，利用第七掩膜版对半导体衬底1进行刻蚀，形成浅沟槽，再利用氧化物填充浅沟槽，形成浅沟槽隔离；其中，形成所述浅沟槽隔离的步骤可在步骤2.1)之后步骤2.2)之前执行，或者在步骤2.2)之后步骤2.3)之前执行，这对本实施例没有影响。
[0091]
综上所述，本发明的esd保护器件包括scr结构、触发结构和耦合结构，在scr结构的正极有正esd脉冲时，通过耦合结构将scr结构中nmos管的栅极拉高，使其导通形成mos泄放通路，同时，通过触发结构触发scr结构中寄生npn管t2导通，进而触发scr结构中的寄生pnp管t1导通，形成pnpn泄放通路，实现了双重触发scr保护机制；由于耦合结构拉高了nmos管的栅极电压，使得泄放esd脉冲的触发电压大幅度降低；而且本发明的esd保护器件保持了其单位面积保护能力强的优势。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0092]
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。