半导体结构及其制造方法与流程

1.本发明的实施例涉及半导体结构及其制造方法。


背景技术：

2.在过去的几十年中，半导体集成电路产业经历了快速增长。半导体材料和设计的技术进步已经产生了越来越小和越来越复杂的电路。这些材料和设计上的进步已经成为可能，因为与处理和制造相关的技术也经历了技术进步。在半导体演化的过程中，每单位面积的互连器件的数量增加，因为可以可靠地创建的最小组件的尺寸已经减小。
3.随着尺寸的减小，维持图案化工艺中的可靠性以及由图案化工艺产生的良率变得更加困难。在一些情况下，光学邻近校正的使用和光刻参数(诸如工艺的持续时间、所使用的光的波长、焦点和强度)的调整可以减轻一些缺陷。然而，用于在半导体晶圆中图案化材料层的电流和系统并不完全令人满意。


技术实现要素：

4.本发明的实施例提供了一种制造半导体结构的方法，包括：将第一电压施加至测试晶圆中的半导体检测器的检测器单元的第一晶体管的源极，并且将第二电压施加至所述检测器单元的所述第一晶体管的栅极和第二晶体管的漏极，其中，所述第一晶体管串联耦接至所述第二晶体管，并且所述第一电压高于所述第二电压；对所述半导体检测器的所述检测器单元执行预曝光读取操作；在施加所述第一电压和所述第二电压之后，将曝光装置的光投射到所述检测器单元的所述第二晶体管的栅极；对所述半导体检测器的所述检测器单元执行曝光后读取操作；将所述预曝光读取操作与所述曝光后读取操作的数据进行比较；以及基于所述预曝光读取操作和所述曝光后读取操作的比较的数据调整所述光的强度。
5.本发明的另一实施例提供了一种制造半导体结构的方法，包括：提供包括半导体检测器的测试晶圆，其中，所述半导体检测器包括串联耦接的第一晶体管和第二晶体管，并且所述第二晶体管的栅极是浮置栅极；对所述半导体检测器执行预曝光读取操作；将电子束(e束)撞击在所述半导体检测器的所述第二晶体管的所述栅极上；对所述半导体检测器执行曝光后读取操作；以及根据所述预曝光读取操作的数据和所述曝光后读取操作的数据调整所述电子束的束分布。
6.本发明的又一实施例提供了一种半导体结构，包括：衬底，具有感测区域和外周区域；半导体检测器，位于所述衬底的所述感测区域上，所述半导体检测器包括：第一检测器单元、第二检测器单元和第三检测器单元，所述第一检测器单元、所述第二检测器单元、所述第三检测器单元中的每个包括串联连接的第一晶体管和第二晶体管，其中，所述第二晶体管的栅极是浮置栅极；外周电路，位于所述衬底的所述外周区域上，并且耦接至所述半导体检测器；以及多层互连结构，位于所述衬底上方，其中，位于所述外周电路正上方的所述多层互连结构的金属化层的第一数量大于位于所述半导体检测器正上方的所述多层互连
结构的金属化层的第二数量。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
8.图1是示出根据本发明的一些实施例的半导体检测器的示意图。
9.图2是图1中的检测器单元的放大图。
10.图3是根据一些实施例的图2中的检测器单元的示意截面图。
11.图4是示出根据本发明的一些实施例的在初始化操作时的示例性检测器单元的示意截面图。
12.图5a是示出根据本发明的一些实施例的在用于euv/duv光的检测操作时的示例性检测器单元的示意截面图。
13.图5b是示出根据本发明的一些实施例的在用于电子束的检测操作时的示例性检测器单元的示意截面图。
14.图6是示出根据本发明的一些实施例的在读取操作时的示例性检测器单元的示意截面图。
15.图7是在各个实施例中的根据本发明的方面的用于检测euv/duv/电子束的光均匀性的方法的流程图。
16.图8a是在用于euv/duv光的检测操作之前和之后的示例性检测器单元中的位线的i
‑
v特性的图。
17.图8b是在用于电子束的检测操作之前和之后的示例性检测器单元中的位线的i
‑
v特性的图。
18.图9a至图9h示出了根据一些实施例的用于在不同阶段中制造半导体结构的方法。
19.图10a是图9h中的区域a的顶视图。
20.图10b是图10a中不具有金属焊盘的半导体检测器的顶视图。
21.图11是根据一些实施例的半导体检测器的顶视图。
22.图12是根据一些实施例的半导体检测器的顶视图。
23.图13是根据一些实施例的半导体结构的顶视图。
24.图14是根据一些实施例的半导体结构的顶视图。
具体实施方式
25.以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
26.此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
27.如本文中所使用的，“大约”、“约”、“近似”或“基本上”通常将意味着在给定值或范围的20％内、或在10％内、或在5％内。在此给出的数值是近似的，意味着如果没有明确说明，则可以推断出术语“大约”、“约”、“近似”或“基本上”。
28.当前公开中描述的先进光刻工艺、方法和材料可以用于许多应用中，包括鳍型场效应晶体管(finfet)。例如，可以图案化鳍以在部件之间产生相对紧密的间距，上述公开非常适合于这些间距。另外，可以根据以上公开来处理用于形成finfet的鳍的间隔件。
29.本发明涉及半导体检测器及其形成方法。更具体地，本发明的一些实施例涉及用于远紫外线(euv)、深紫外线(duv)和/或电子束光的高密度和无功率的半导体检测器。在一些实施例中，半导体检测器可以在包括平面器件、多栅极器件、finfet、纳米片栅极fet和全环栅fet的器件上实现。
30.图1是示出根据本发明的一些实施例的半导体检测器100的示意图。在图1中，半导体检测器100包括多个检测器单元101a、101b、101c、101d、101e、101f、101g、101h、101i、101j、101k、101l、101m、101n、101o和101p，它们的每个包括用于检测光强度的两个晶体管。每个检测器单元101a
‑
101p可以与字线wli、wli+1、wli+2和wli+3中的一条、位线bli、bli+1、bli+2和bli+3中的一条以及源极线sli和sli+1中的一条耦接。例如，检测器单元101a可以与字线wli、位线bli和源极线sli耦接。检测器单元101b可以与字线wli、位线bli+1和源极线sli耦接。检测器单元101c可以与字线wli、位线bli+2和源极线sli耦接。检测器单元101d可以与字线wli、位线bli+3和源极线sli耦接。检测器单元101e可以与字线wli+1、位线bli和源极线sli耦接。检测器单元101f可以与字线wli+1、位线bli+1和源极线sli耦接。检测器单元101g可以与字线wli+1、位线bli+2和源极线sli耦接。检测器单元101h可以与字线wli+1、位线bli+3和源极线sli耦接。检测器单元101i可以与字线wli+2、位线bli和源极线sli+1耦接。检测器单元101j可以与字线wli+2、位线bli+1和源极线sli+1耦接。检测器单元101k可以与字线wli+2、位线bli+2和源极线sli+1耦接。检测器单元101l可以与字线wli+2、位线bli+3和源极线sli+1耦接。检测器单元101m可以与字线wli+3、位线bli和源极线sli+1耦接。检测器单元101n可以与字线wli+3、位线bli+1和源极线sli+1耦接。检测器单元101o可以与字线wli+3、位线bli+2和源极线sli+1耦接。检测器单元101p可以与字线wli+3、位线bli+3和源极线sli+1耦接。注意，虽然仅示出了一些检测器单元101a
‑
101p，但是其他检测器单元(未示出)可以与半导体检测器100的多条线(字线、位线和/或源极线)耦接。半导体检测器100的部分可以具有可以在x轴方向和y轴方向上都布置的2列或更多列。
31.字线wli
‑
wli+3负责单元选择，位线bli
‑
bli+3和源极线sli
‑
sli+1负责数据读出。在图1中，字线wli
‑
wli+3和源极线sli
‑
sli+1可以基本上在相同方向上延伸。例如，字线wli
‑
wli+3和源极线sli
‑
sli+1基本上在x轴方向上延伸。此外，位线bli
‑
bli+3基本上在y轴方向上延伸。换句话说，字线wli
‑
wli+3(源极线sli
‑
sli+1)和位线bli
‑
bli+3在不同的方向上延伸。例如，字线wli
‑
wli+3(源极线sli
‑
sli+1)基本上垂直于位线bli
‑
bli+3。
32.在一些实施例中，所有检测器单元101a
‑
101p具有基本相同的结构但是不同的取向。更详细地，检测器单元101a
‑
101d和检测器单元101e
‑
101h相对于所示的x轴对称，检测器单元101e
‑
101h和检测器单元101i
‑
101l相对于所示的x轴对称，并且检测器单元101i
‑
101l和检测器单元101m
‑
101p相对于所示的x轴对称。检测器单元101a和101e作为一组可以被再现并且分配为多行和多列以形成检测器单元阵列。利用这种配置，检测器单元101a
‑
101h共享相同的源极线(即，源极线sli)，并且检测器单元101i
‑
101p共享相同的源极线(即，源极线sli+1)。
33.图2是图1中的检测器单元101a的放大图。参考图1和图2。检测器单元101a
‑
101p中的每个包括第一晶体管110和第二晶体管120。第一晶体管110和第二晶体管120具有相同的导电类型，例如，p型。第一晶体管100和第二晶体管120串联连接/耦接。具体地，第一晶体管110的源极sa耦接至其中一条源极线(即，该检测器单元101a中的源极线sli)，第一晶体管110的栅极ga耦接至其中一条字线(即，该检测器单元101a中的字线wli)，并且第一晶体管110的漏极da耦接至第二晶体管120的源极sb。第二晶体管120的栅极gb是浮置栅极并且配置为存储电子，以用于光检测，并且第二晶体管120的漏极db耦接至其中一条位线(即，该检测器单元101a中的位线bli)。第二晶体管120的栅极gb用作信号存储节点，信号存储节点存储与光/电子束强度相关的水平处的电荷。
34.图3是根据一些实施例的图2中的检测器单元101a的示意截面图。检测器单元101a包括衬底105、第一晶体管110和第二晶体管120。第一晶体管110和第二晶体管120位于衬底105上。在一些实施例中，衬底105是p型半导体衬底(p衬底)。例如，将p型掺杂剂(例如，硼、二氟化硼(bf2)或其他合适的材料)引入衬底105中以形成p衬底。在一些实施例中，衬底105中具有阱区域108。阱区域108可以是掺杂区域并且在其中具有掺杂剂。例如，阱区域108是p阱、n阱或它们的组合。在图3的情况下，阱区域108是n阱，并且其中包括n型掺杂剂，例如砷、磷或其他合适的材料。在一些实施例中，衬底105和阱区域108具有相反的导电类型。例如，衬底105是p型的，并且阱区域108是n型的。阱区域108的掺杂剂浓度大于衬底105的掺杂剂浓度。
35.第一晶体管110和第二晶体管120位于阱区域108之上。第一晶体管110和第二晶体管120的源极/漏极区域位于阱区域108中。例如，第一晶体管110的源极sa、第一晶体管110的漏极da(即，第二晶体管120的源极sb)和第二晶体管120的漏极db位于阱区域108中并且是掺杂区域。在图3的情况下，源极sa以及漏极da和db中包括p型掺杂剂，例如，硼、二氟化硼(bf2)或其他合适的材料。在一些实施例中，源极sa、漏极da和db以及衬底105具有相同的导电类型。即，源极sa与漏极da和db具有与阱区域108的导电类型相反的导电类型。源极sa与漏极da和db中的每个的掺杂剂浓度大于阱区域108的掺杂剂浓度。在一些其他实施例中，源极/漏极区域(例如，源极sa和漏极da)是在衬底105的凹槽中生长的外延结构，并且源极/漏极区域具有与衬底105的材料不同的材料。
36.第一晶体管110的栅极ga位于阱区域108之上并且位于源极sa与漏极da之间。界面层112位于栅极ga和阱区域108之间。位于阱区域108中、位于源极sa和漏极da之间并且位于栅极ga正下方的区域是第一晶体管110的沟道114。第二晶体管120的栅极gb位于阱区域108之上并且位于源极sb和漏极db之间。另一个界面层122位于栅极gb和阱区域108之间。位于阱区域108中、位于源极sb和漏极db之间并且位于栅极gb正下方的区域是第二晶体管120的
沟道124。如果源极sa、sb和漏极da、db是p型，则图3中的沟道114和124是p型。
37.在一些实施例中，相邻检测器单元(例如，图1中的检测器单元101a
‑
101h)的第一晶体管110的源极sa彼此连接/耦接并且形成源极线(例如，源极图1中的线sli)。检测器单元101a
‑
101p(见图1)的第一晶体管110的漏极da彼此间隔开。在一些实施例中，相邻检测器单元(例如，图1中的检测器单元101a
‑
101d)的第一晶体管110的栅极ga彼此连接/耦接并且形成字线(例如，图1中的字线wli)。在一些实施例中，导线130通过通孔135连接/耦接至相邻检测器单元(例如，图1中的检测器单元101a
‑
101d)的第二晶体管120的漏极db，并且用作位线(例如，图1中的位线bli)。检测器单元101a
‑
101p(见图1)的第二晶体管120的栅极gb彼此间隔开，使得每个栅极gb可以分别检测/感测不同位置处的光/电子束强度。
38.图4是示出根据本发明的一些实施例的在初始化操作时的示例性检测器单元111a的示意截面图。参考图3和图4。更详细地，检测器单元101a
‑
101p(见图1)的每个具有至少三种不同的状态/模式：初始化该单元时的初始化，当请求数据时读取数据，以及当检测光/电子束强度时检测。检测器单元(这里使用检测器单元101a作为示例)执行以下三种不同的状态(初始化、读取、检测)：
39.初始化
‑
检测器单元101a的初始化周期的开始通过向第一晶体管110的源极sa(即，源极线sli)和阱区域108施加高电压hv而开始，并且第一晶体管110的栅极ga(即，字线wli)和第二晶体管120的漏极db(即，位线bli)充电至约0v(即，接地(gnd))。发生沟道热空穴诱导的热电子注入(chhihel)效应，并且电子被注入到第二晶体管120的栅极gb(即，浮置栅极)中。第二晶体管120的栅极gb中的电子将用于在检测周期中检测/感测光/电子束强度，这将在下面更详细地讨论。高电压hv具有高于接地电压的电压。在一些实施例中，高电压hv在约2*vdd至约4*vdd的范围内。如果高电压hv低于约2
×
vdd，则第二晶体管120的栅极gb中的电子量可能不足以检测光强度，或者检测器单元101a的灵敏度低。如果高电压hv高于约4*vdd，则检测器单元101a可能被损坏。
40.检测euv/duv光强度
‑
图5a是示出根据本发明的一些实施例的在用于euv/duv光的检测操作中的示例性检测器单元101a的示意截面图。当检测器单元101a处于检测模式时，第二晶体管120的栅极gb被初始化以存储电子，并且不对栅极ga、源极sa、sb、漏极db和阱区域108施加功率。换句话说，检测器单元101a在检测模式中是无功率的。当euv或duv光撞击检测器单元101a时，存储在第二晶体管120的栅极gb中的电子吸收光的能量并且从栅极gb逸出。逸出的电子量与光强度和/或曝光时间成正比。因此，在euv/duv暴露在第二晶体管120的栅极gb中之后，可以减少保留在第二晶体管120的栅极gb中的电子量。这样，可以基于栅极gb中电子的减少来确定接收的euv/duv光强度。如果栅极gb中的电子减少低于预期(例如，低于预定阈值)，则意味着接收的euv/duv光强度可能不足。然后，可以调整euv/duv光源以增加euv/duv光强度。另一方面，如果栅极gb中的电子减少高于预期，则意味着接收的euv/duv光强度可能会过高。然后，可以调整euv/duv光源以降低euv/duv光强度。
41.检测电子束强度
‑
图5b是示出根据本发明的一些实施例的在用于电子束的检测操作时的示例性检测器单元101a的示意截面图。当检测器单元101a处于检测模式时，第二晶体管120的栅极gb被初始化为中性(即，没有电子)、基本中性(即，基本没有电子)或处于非饱和状态，并且不对栅极ga、源极sa、sb、漏极db和阱区域108施加功率。换句话说，检测器单元101a在检测模式中是无功率的。注意，本文中的“非饱和状态”是指栅极gb中的电子量未
饱和，并且当电子束撞击至检测器单元101a时，电子仍可以进入栅极gb。相反，本文中的术语“饱和状态”是指栅极gb中的电子量已满，并且当电子束撞击至检测器单元101a时，电子不能进入栅极gb。当电子束撞击至检测器单元101a时，电子束的电子可以进入第二晶体管120的栅极gb。第二晶体管120的栅极gb中的电子量与电子束强度和/或曝光时间成正比。因此，在电子束撞击在第二晶体管120的栅极gb上之后，可以增加保留在第二晶体管120的栅极gb中的电子量。这样，可以基于栅极gb中电子的增加来确定接收的电子束强度。如果栅极gb中的电子的增加低于预期，则意味着接收的电子束强度可能不足。然后可以调整电子束源以增加电子束强度。另一方面，如果栅极gb中的电子的增加高于预期，则意味着接收的电子束强度可能过高。然后可以调整电子束源以降低电子束强度。
42.读取—图6是示出根据本发明的一些实施例的在读取操作时的示例性检测器单元101a的示意截面图。通过用不同的测试电压v1对位线bli进行预充电，然后在将第一晶体管110的栅极ga设置为约0(接地，(gnd))的同时将第一晶体管110的源极sa和阱区域108充电至vdd，来开始读取周期。因此，提取第二晶体管120的栅极gb中的电子，并且位线bli的电流值随着不同的位线电压而变化。在一些实施例中，测试电压v1在约gnd至约vdd的范围内。
43.图7是在各个实施例中的根据本发明的方面的用于检测euv/duv/电子束的光均匀性的方法m10的流程图。方法m10仅是示例，并且不旨在将本发明限制为超出权利要求中明确记载的范围。可以在方法m10之前、期间和之后提供附加操作，并且对于该工艺的附加实施例，可以替换、消除或重排所描述的一些操作。为了清楚和易于解释，已经简化了附图中的一些元件。
44.结合截面图4至图8b讨论了方法m10的各种操作。贯穿各种视图和说明性实施例，相似的参考标号用于指示相似的元件。在图7的操作s12中，初始化半导体检测器的检测器单元。例如，当使用半导体检测器检测euv或duv光的均匀性时，每个检测器单元中的第二晶体管的每个栅极都利用电子充电。即，电子被注入到第二晶体管的栅极中。在一些实施例中，在初始化工艺之后，第二晶体管的栅极中的电子处于饱和状态。在图4中描述了检测器单元的初始化。另一方面，当使用半导体检测器检测电子束的均匀性时，每个检测器单元中的第二晶体管的每个栅极是中性的或基本中性的。可选地，当使用半导体检测器检测电子束的均匀性时，将每个检测器单元中的第二晶体管的每个栅极初始化为非饱和状态。
45.根据上述描述，在一些实施例中，半导体检测器的检测器单元的第一晶体管和第二晶体管是用于感测euv/duv光的p型晶体管，使得电子可以被注入到处于初始化状态的第二晶体管的栅极中。这样，当根据光电效应将euv/duv光照射(或投射)在第二晶体管的栅极上时，可以去除第二晶体管的栅极中的电子。如果第一晶体管和第二晶体管是用于感测euv/duv光的n型晶体管，则光电效应可能不会发生或不足。
46.在图7的操作s14中，执行预曝光读取操作。例如，对将要进行曝光工艺的产品晶圆执行晶圆允收测试(wat)。晶圆允收测试包括许多测试项目，并且是ic制造工艺的部分。晶圆允收测试用于确定产品质量。在晶圆允收测试期间，初始化半导体检测器(例如，图1中的半导体检测器100)，然后通过执行图6中描述的工艺来读取半导体检测器的每个检测器单元的第二晶体管的栅极的数据。
47.图8a是在用于euv/duv光的检测操作之前和之后的示例性检测器单元101a中的位线的i
‑
v特性的图。参考图6和图8a。在检测操作之前，第二晶体管120的栅极gb存储电子，并
且图8a中的线192示出了在检测操作之前的栅极gb的i
‑
v曲线。
48.图8b是在用于电子束的检测操作之前和之后的示例性检测器单元101a中的位线的i
‑
v特性的图。参考图6和图8b。在检测操作之前，第二晶体管110的栅极gb是中性的或基本中性的，并且图8b中的线196示出了在检测操作之前的栅极gb的i
‑
v曲线。
49.在图7的操作s16中，对半导体检测器执行检测操作。在一些实施例中，半导体检测器位于曝光装置(例如，euv曝光装置和duv曝光装置或电子束曝光装置)的晶圆台上。曝光装置的光源打开，并且光或电子束入射或撞击或照射或投射在半导体检测器上。半导体检测器的检测器单元的第二晶体管的栅极感测光或电子束，并且栅极中的电子量改变。例如，在图5a中，在检测操作期间，由于euv/duv光的曝光，存储在栅极gb中的电子逸出。这样，在检测操作之后，第二晶体管120的栅极gb中的电子量减少。此外，在图5b中，在检测操作期间，电子束的电子进入栅极gb。这样，在检测操作之后，第二晶体管120的栅极gb中的电子量增加。由于在检测操作中没有施加功率，所以半导体检测器的检测操作是无功率的。
50.在图7的操作s18中，执行曝光后读取操作。例如，对半导体检测器执行另一晶圆允收测试(wat)。在晶圆允收测试期间，通过执行图6中描述的工艺，再次读取半导体检测器的每个检测器单元的第二晶体管的栅极的数据。在图8a中，线194示出了在euv/duv检测操作之后的栅极gb的iv曲线。在图8b中，线198示出了在电子束检测操作之后的栅极gb的i
‑
v曲线。
51.在图7的操作s20中，比较预曝光读取操作和曝光后读取操作的数据以获得强度。具体地，通过比较预曝光读取操作和曝光后读取操作的i
‑
v曲线，可以确定每个栅极的电子变化，并且可以获得相应的空间光/电子束强度。
52.在图7的操作s22中，基于半导体检测器的数据来调整曝光装置的光/电子束分布。具体地，在操作s20中获得半导体检测器的光/电子束的空间分布。如果空间分布不是期望的(诸如不均匀)，则调节曝光装置的参数以形成具有更均匀空间分布的光/电子束。例如，参数是euv/duv光强度和电子束剂量。
53.在图7的操作s24中，通过使用调整后的光/电子束对产品晶圆进行曝光。例如，每个产品晶圆包括光刻胶，该光刻胶可以通过调整后的光/电子束曝光。然后可以显影光刻胶并且形成图案化的光刻胶。利用方法m10的实施例，提高了光刻胶的图案化质量。
54.图9a至图9h示出了根据一些实施例的在不同阶段中的用于制造半导体结构的方法。参考图9a。提供衬底210。衬底210包括至少一感测区域202和至少一外周区域204。至少一个半导体检测器将形成在感测区域202上，并且至少一外周电路将形成在外周区域204上。例如，可以在外周区域204上形成连接/耦接至半导体检测器以向半导体检测器施加功率的外周电路。为了便于解释，假设在图9a至图9h中，衬底210包括一个感测区域202和横向围绕感测区域202的两个外周区域204。在一些实施例中，衬底210可以包括硅(si)。可选地，衬底210可以包括锗(ge)、硅锗(sige)、砷化镓(gaas)或其他合适的半导体材料。在一些实施例中，衬底210可以包括绝缘体上半导体(soi)结构，诸如掩埋介电层。同样可选地，衬底210可以包括掩埋介电层，诸如掩埋氧化物(box)层，诸如通过注氧隔离(simox)技术、晶圆接合、seg或其他合适的方法形成的。在各个实施例中，衬底210可以包括多种衬底结构和材料中的任何一种。
55.在各个实施例中，半导体衬底210可以包括诸如n型掩埋层(nbl)、p型掩埋层(pbl)
的掩埋层和/或包括掩埋氧化物(box)层的掩埋介电层。在一些实施例中，半导体衬底210包括p型硅衬底(p衬底)。例如，将p型掺杂剂引入到半导体衬底210中以形成p衬底。为了形成半导体检测器，如下所述，可以在半导体检测器的有源区域下方深深地注入n型掩埋层，即n阱(nw)。
56.具体地，在衬底210的感测区域202中形成阱区域215。在一些实施例中，通过离子注入形成阱区域215。在一些实施例中，当n型阱是期望的时，注入砷或磷离子以形成阱区域215。在一些其他实施例中，通过选择性扩散来形成阱区域215。阱区域215用于电隔离p衬底。
57.在一些实施例中，可以在半导体衬底210中形成包括隔离部件的隔离结构220，诸如浅沟槽隔离(sti)或硅的局部氧化(locos)(或场氧化物，fox)，以限定并且电隔离各个有源区域，以防止泄漏电流在相邻有源区域之间流动。例如，隔离结构220可以形成在衬底210的感测区域202和外周区域204之间。作为一个示例，隔离结构220的形成可以包括在衬底210中干蚀刻沟槽并且用绝缘体材料(诸如氧化硅、氮化硅或氮氧化硅)填充沟槽。填充的沟槽可以具有多层结构，诸如填充有氮化硅或氧化硅的热氧化物衬垫层。在一些其他实施例中，可以使用诸如以下的处理序列来创建隔离结构220：生长衬垫氧化物，形成低压化学气相沉积(lpcvd)氮化物层，使用光刻胶以及掩模图案化开口，在衬底中蚀刻沟槽，可选地生长热氧化物沟槽衬垫以改善沟槽界面，用cvd氧化物填充沟槽，使用化学机械抛光(cmp)处理进行回蚀刻和平坦化，以及使用氮化物剥离工艺去除氮化硅。
58.参考图9b。随后在衬底210之上形成栅极介电膜230和导电膜240。栅极介电膜230可以包括氧化硅层。可选地，栅极介电膜230可以可选地包括高k介电材料、氮氧化硅、其他合适的材料或它们的组合。高k材料可以选自金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化铪或它们的组合。栅极介电膜230可以具有多层结构，诸如一层氧化硅和另一层高k材料。可以使用化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、热氧化物、其他合适的工艺或它们的组合来形成栅极介电膜230。
59.导电膜240可以包括掺杂的多晶硅(或多晶硅)。可选地，导电膜240可以包括金属，诸如al、cu、w、ti、ta、tin、tan、nisi、cosi、其他合适的导电材料或它们的组合。可以通过cvd、pvd、镀和其他适当的工艺来形成导电膜240。导电膜240可以具有多层结构，并且可以使用不同工艺的组合以多步骤工艺形成。
60.参考图9c。图案化图9b中的导电膜240以在衬底210上形成多个第一栅电极252、第二栅电极254和第三栅电极256。具体地，在衬底210的感测区域202之上形成第一栅电极252和第二栅电极254，并且在衬底210的外周区域204之上形成第三栅电极256。然后将图9b的栅极介电膜230图案化为第一栅电极252(第二栅电极254、第三栅电极256)和衬底210之间的栅极介电层235。第一栅电极252和第三栅电极256可以配置为耦接至金属互连件。使用包括光刻图案化和蚀刻的工艺，图案化形成在衬底210上的导电膜240，以形成第一栅电极252、第二栅电极254和第三栅电极256。
61.参考图9d。在阱区域215中形成源极/漏极区域262、264、266和268。源极/漏极区域262、264、266和268是重掺杂区域。在一些实施例中，源极/漏极区域262、264、266和268包括p型掺杂剂，诸如硼、二氟化硼、它们的组合等。源极/漏极区域262、264、266和268可以通过
诸如离子注入或扩散的方法形成。可以使用快速热退火(rta)工艺来激活注入的掺杂剂。在各个实施例中，源极/漏极区域262、264、266和268可以具有通过多工艺注入形成的不同的掺杂轮廓。
62.在图9d中，在第一栅电极252的相对侧上形成源极/漏极区域262和264，在第二栅电极254的相对侧上形成源极/漏极区域264和266，并且在第三栅电极256的相对侧上形成源极/漏极区域268。
63.在一些实施例中，在形成源极/漏极区域262、264、266和268之前，可以在第一栅电极252、第二栅电极254和第三栅电极256的侧壁上形成栅极间隔件。栅极间隔件可以是介电材料，诸如氮化硅、氧化硅或它们的组合。
64.参考图9e。在图9d中的结构之上形成第一层间电介质(ild)270。第一ild 270可以包括氧化硅。可选地或附加地，第一ild 270包括具有低介电常数(诸如小于约3.5的介电常数)的材料。在一些实施例中，第一ild 270包括二氧化硅、氮化硅、氮氧化硅、聚酰亚胺、旋涂玻璃(sog)、掺杂氟的硅酸盐玻璃(fsg)、掺杂碳的氧化硅、black(加利福尼亚州圣克拉拉的应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、bcb(双苯并环丁烯)、silk(密歇根州密德兰的陶氏化学公司)、聚酰亚胺和/或其他合适的材料。可以通过包括旋涂、cvd或其他合适工艺的技术来形成第一ild 270。在一些实施例中，在形成第一ild 270之前，在图9d中的结构之上形成接触蚀刻停止层(cesl)。cesl可以是介电层，诸如氮化物层(例如，sin
x
)或其他合适的材料。
65.在一些实施例中，采用替换栅极(rpg)工艺方案。在rpg工艺方案中，预先形成伪多晶硅栅极(在这种情况下为第一栅电极252、第二栅电极254和/或第三栅电极256)，之后再由金属栅极结构替换。金属栅极结构可以包括栅极介电层和位于栅极介电层上方的金属栅电极。
66.随后，在第一ild 270中形成多个接触件282、284和286。例如，在第一ild 270中形成多个开口，并且在开口中填充导电材料。去除导电材料的过量部分以形成接触件282、284和286。接触件282、284和286可以由钨、铝、铜或其他合适的材料制成。在一些实施例中，接触件282分别连接至第二栅电极254，接触件284分别连接至源极/漏极区域266，并且接触件286分别连接至第三栅电极256。在一些其他实施例中，在第一ild 270中形成附加接触件以连接至其他元件(例如，源极/漏极区域268、第一栅电极252和/或源极/漏极区域262)。
67.参考图9f。在第一ild 270之上形成多个导电部件302、304和306。例如，预先在第一ild 270之上形成第二ild 290。在第二ild 290中形成多个开口以分别暴露接触件282、284和286。在开口中填充导电材料，并且去除导电材料的过量部分以形成导电部件302、304和306。导电部件302、304和306可以由钨、铝、铜或其他合适的材料制成。导电部件302分别形成在第二栅电极254和接触件282之上，使得导电部件302分别电连接至第二栅电极254。导电部件304分别形成在源极/漏极区域266和接触件284之上，使得导电部件304分别电连接至源极/漏极区域266。导电部件304可以称为所得的半导体检测器的位线。导电部件306分别形成在第三栅电极256和接触件286之上，使得导电部件306分别电连接至第三栅电极256。在一些其他实施例中，附加导电部件形成在第二ild 290中以连接至其他元件(例如，源极/漏极区域268、第一晶体管252和/或源极/漏极区域262)。
68.参考图9g。多层互连(mli)结构310形成在衬底210上方。mli结构310可以包括多个
金属化层312。金属化层312的数量可以根据半导体结构的设计规格而变化。为了简单起见，在图9g中仅示出了五个金属化层312。金属化层312包括分别在金属化层312中水平或横向延伸的一个或多个水平互连件(诸如金属线315、金属焊盘316)和分别在金属化层312中垂直延伸的垂直互连件(诸如导电通孔317)。在一些实施例中，金属焊盘316由导电材料制成，诸如半导体材料、金属等。
69.在一些实施例中，最底部金属化层312中的金属焊盘316耦接导电部件302以形成与第二栅电极252的电连接，并且最底部金属化层312中的一些金属线315a与导电体部件306接触以形成与第三栅电极256的电连接。在一些实施例中，最顶部金属化层312中的一些金属线315b比最顶部金属化层312下方的金属线315更厚和/或更大。在一些实施例中，金属线315b位于衬底210的外周区域204之上，并且不位于衬底210的感测区域202正上方。
70.可以使用例如单镶嵌工艺、双镶嵌工艺等或它们的组合来形成金属线315、金属焊盘316和导电通孔317。在一些实施例中，金属化层312中的金属间介电(imd)层313可以包括设置在这样的导电部件之间的低k介电材料，该低k介电材料具有例如小于约4.0或甚至小于2.0的k值。在一些实施例中，imd层313可以由例如磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、氟硅酸盐玻璃(fsg)、sio
x
c
y
、旋涂玻璃、旋涂聚合物、氧化硅、氮氧化硅、它们的组合等制成，通过诸如旋涂、化学气相沉积(cvd)、等离子体增强cvd(pecvd)等任何合适的方法形成。金属线315、金属焊盘316和导电通孔317可以包括诸如铜、铝、钨、它们的组合等的金属材料。在一些实施例中，金属线315、金属焊盘316和导电通孔317还可以包括一个或多个阻挡/粘合层(未示出)，以保护相应的imd层313免受金属扩散(例如，铜扩散)和金属毒害的影响。一个或多个阻挡/粘合层可以包括钛、氮化钛、钽、氮化钽等，并且可以使用物理气相沉积(pvd)、cvd、ald等形成。
71.参考图9h。可选地，去除位于衬底210的感测区域202正上方的mli结构310的部分以在其中形成凹槽318，使得金属焊盘316由凹槽318暴露。这样，位于衬底210的感测区域202正上方的多层互连结构310的最顶部表面311a低于位于衬底210的外周区域204正上方的多层互连结构310的最顶部表面311b。利用这种配置，euv/duv/电子束可以直接撞击在金属焊盘316上以增加第二栅电极254的感测能力。在一些实施例中，如果mli结构310的imd层313几乎不吸收euv/duv/电子束光，则可以省略图9h中的操作。
72.图10a是图9h中的区域a的顶视图，并且图10b是图10a中不具有金属焊盘316的半导体检测器的顶视图。参考图9h、图10a和图10b。该半导体结构包括半导体检测器200a和至少一个外周电路200b。半导体检测器200a位于衬底210的感测区域202之上，并且外周电路200b位于衬底210的外周区域204之上。在一些实施例中，外周电路200b电连接至半导体检测器200a，以在半导体检测器200a的初始化/读取操作期间向半导体检测器200a施加功率。例如，外周电路200b连接至半导体检测器200a的字线(即，栅极252)、位线(即，源极/漏极区域266)和源极线(即，源极/漏极区域262)。
73.半导体检测器200a包括多个检测器单元201a、201b、201c、201d、201e、201f、201g、201h、201i和201j。在一些实施例中，所有检测器单元201a
‑
201h具有相同的结构但是不同的取向。更详细地，检测器单元201a、201g和201i以及检测器单元201b、201h和201j相对于源极线sl1对称(见图10a)，检测器单元201c和检测器单元201d相对于源极线sl3对称(见图9h)，并且检测器单元201e和检测器单元201f相对于源极线sl3对称(见图9h)。
74.源极线sl1、sl2和sl3可以是衬底210内的注入区域。例如，源极线sl1连接至相邻检测器单元(例如，图10a和图10b中的检测器单元201a、201b和201g
‑
201j)的源极/漏极区域262。检测器单元201a
‑
201f可以共享相同的位线(即，图10a中的位线bl1)，检测器单元201g和201h可以共享相同的位线(即，图10a中的位线bl2)，并且检测器单元201i和201j可以共享相同的位线(即，图10a中的位线bl3)。检测器单元201a、201g和201i的第一栅电极252可以共享相同的字线(即，图10a中的字线wl1)，检测器单元201b、201h和201j的第一栅电极252可以共享相同的字线(即，图10a中的字线wl2)。利用这样的配置，半导体检测器200a的阵列密度得以提高/增加。在一些实施例中，如图10b所示，可以省略金属焊盘316。即，光(euv/duv/电子束)直接撞击在第二栅电极254上。
75.半导体检测器的布局设计不限于图10a和图10b。图11是根据一些实施例的半导体检测器400的顶视图。图11和图10b中的半导体检测器之间的区别在于检测器单元的配置。在图11中，半导体检测器400包括示例性检测器单元401a、401b、401c和401d。检测器单元401a
‑
401b和检测器单元401c
‑
401d相对于其中一条位线(即，位线blb1)对称，并且检测器单元401a、401c和检测器单元401b、401d相对于源极线sl2对称。检测器单元401a和401c共享相同的第一晶体管452a，并且检测器单元401b和401d共享相同的第一晶体管452b。字线wl3连接至第一晶体管452a，并且字线wl4连接至第一晶体管452b。检测器单元401a
‑
401d的第二栅电极454a、454b、454c和454d彼此分隔开。检测器单元401a和401b进一步连接至位线blb4，并且检测器单元401c和401d进一步连接至位线bl4。在一些实施例中，位线blb4和位线bl4承载互补的位线信号。利用这种配置，第二晶体管453a和453c形成差分方案，并且第二晶体管453b和453d形成另一差分方案，可以消除读取数据的系统偏移。半导体检测器400的其他相关结构细节与图9h至图10b的半导体检测器200a基本相同或相似，因此，此后将不再重复这方面的描述。
76.图12是根据一些实施例的半导体检测器500的顶视图。图12和图10b中的半导体检测器之间的区别在于检测器单元的配置。在图12中，半导体检测器500包括示例性检测器单元501a、501b、501c和501d。检测器单元501a，501c和检测器单元501b、501d相对于源极线sl3对称。字线wl5连接至检测器单元501a和501c的第一栅电极552，并且字线wl6连接至检测器单元501b和501d的第一栅电极552。检测器单元501a
‑
501d的第二栅电极554彼此分隔开。检测器单元501a和501b进一步连接至位线blb5，并且检测器单元501c和501d进一步连接至位线bl5。在一些实施例中，位线blb5和位线bl5承载互补位线信号。利用这种配置，在从检测器单元501a和501c的两个第二栅电极554(或检测器单元501b和501d的两个第二栅电极554)中减去读取电流之后，获得了微小的感测面积差，产生高空间分辨率。半导体检测器500的其他相关结构细节与图9h至图10b的半导体检测器200a基本相同或相似，因此，此后将不再重复这方面的描述。
77.图13是根据一些实施例的半导体结构600的顶视图。在一些实施例中，图13中的半导体结构600是半导体晶圆(可以称为测试晶圆)，并且在半导体晶圆上形成多个半导体检测器601，每个半导体检测器601可以具有类似于例如图1中的半导体检测器100的配置。具体地，在半导体结构600上存在多个曝光场610(例如，从顶视图看的矩形或正方形区域)。每个曝光场610是使用曝光装置通过相同的光掩模曝光的区域。例如，可以在曝光工艺中利用光掩模以将掩模的设计布局转移到每个曝光场610。即，每个曝光场610将在曝光工艺之后
包括集成电路管芯的相同图案。在制造相对较大的集成电路的可选实施例中，曝光场可以仅包括单个集成电路管芯。
78.如图13所示，半导体检测器601分别位于曝光场610中。半导体检测器601在相应的曝光场610中的位置不限于图13中所示的位置。在一些其他实施例中，半导体检测器601可以位于曝光场610的边缘附近。可以将其上包括半导体检测器601的半导体结构600发送到曝光装置，以在对产品晶圆执行曝光工艺之前检测光/电子束强度。
79.在一些其他实施例中，如图14所示，半导体检测器601位于一些曝光场610中。也就是说，一些曝光场610缺少半导体检测器601。在一些实施例中，如图14所示，半导体检测器601可以布置成关于半导体晶圆的中心线对称。在一些其他实施例中，半导体检测器601可以随机地布置，即，关于半导体晶圆的中心非对称。利用图13和/或图14中的配置，半导体检测器601不仅可以检测单个曝光场610中的光/电子束强度的空间分布，而且可以检测不同曝光场610中的光/电子束强度的空间分布。
80.基于以上讨论，可以看出本发明提供了优点。然而，应当理解，其他实施例可以提供附加优点，并且在本文中不必公开所有优点，并且没有特定的优点是所有实施例都需要的。一个优点是，半导体检测器在检测模式期间是无功率的。另一个优点是光/电子束强度的检测和记录在同一元件(即，浮置栅极)中，并且可以省略附加记录器以节省布局面积。此外，检测器单元中只有两个晶体管可实现高密度和高空间分辨率。此外，半导体检测器的制造与半导体器件(例如，cmos)工艺兼容。例如，半导体检测器可以形成在半导体晶圆上，使得半导体检测器可以反射产品晶圆上的光/电子束的强度分布。而且，浮置栅极中的数据可以利用(在线)晶圆允收测试读出，并且可以及时反馈数据以调整光/电子束强度。
81.根据一些实施例，方法包括将第一电压施加至测试晶圆中的半导体检测器的检测器单元的第一晶体管的源极，以及将第二电压施加至检测器单元的第一晶体管的栅极和第二晶体管的漏极。第一晶体管串联耦接至第二晶体管，并且第一电压高于第二电压。对半导体检测器的检测器单元执行预曝光读取操作。在施加第一电压和第二电压之后，将曝光装置的光投射到检测器单元的第二晶体管的栅极。对半导体检测器的检测器单元执行曝光后读取操作。将预曝光读取操作与曝光后读取操作的数据进行比较。基于预曝光读取操作和曝光后读取操作的比较的数据调整光的强度。
82.在上述方法中，其中，在将所述曝光装置的光照射到所述检测器单元的所述第二晶体管的所述栅极期间，不向所述第一晶体管和所述第二晶体管施加功率。
83.在上述方法中，还包括在将所述第一电压施加至所述第一晶体管的所述源极期间，将所述第一电压施加至所述第一晶体管和所述第二晶体管的沟道。
84.在上述方法中，其中，所述第二电压是接地电压。
85.在上述方法中，其中，施加所述第一电压和所述第二电压，使得所述第二晶体管的所述栅极的电子处于饱和状态。
86.在上述方法中，其中，执行所述预曝光读取操作包括：将所述第一晶体管的所述栅极充电至所述第二电压；以及将所述第一晶体管的所述源极充电至高于所述第二电压的第三电压。
87.在上述方法中，其中，执行所述预曝光读取操作包括：将所述第一晶体管的所述栅极充电至所述第二电压；以及将所述第一晶体管的所述源极充电至高于所述第二电压的第
三电压，其中，执行所述预曝光读取操作还包括：将所述第二晶体管的所述漏极充电至高于所述第二电压并且低于所述第三电压的变化的测试电压；以及在所述变化的测试电压下从所述第二晶体管的所述漏极读取电流。
88.在上述方法中，还包括在调整所述光的强度之后通过使用所述光来曝光产品晶圆。
89.在上述方法中，其中，所述第二晶体管的沟道是p型的。
90.根据一些实施例，方法包括提供包括半导体检测器的测试晶圆。半导体检测器包括串联耦接的第一晶体管和第二晶体管，并且第二晶体管的栅极是浮置栅极。对半导体检测器执行预曝光读取操作。将电子束撞击在半导体检测器的第二晶体管的栅极上。对半导体检测器执行曝光后读取操作。根据预曝光读取操作的数据和曝光后读取操作的数据调整电子束的束分布。
91.在上述方法中，其中，提供包括所述半导体检测器的所述测试晶圆，使得所述第二晶体管的所述栅极没有电子。
92.在上述方法中，其中，执行所述预曝光读取操作包括将变化的电压施加至所述半导体检测器的所述第二晶体管的漏极以获得所述第二晶体管的所述漏极的电流值。
93.在上述方法中，其中，执行所述曝光后读取操作包括将变化的电压施加至所述半导体检测器的所述第二晶体管的漏极以获得所述第二晶体管的所述漏极的电流值。
94.在上述方法中，还包括在调整所述电子束的所述束分布之后，通过使用所述电子束曝光产品晶圆。
95.根据一些实施例，半导体结构包括衬底、半导体检测器、外周电路和多层互连结构。衬底具有感测区域和外周区域。半导体检测器位于衬底的感测区域上。半导体检测器包括第一检测器单元、第二检测器单元和第三检测器单元。第一检测器单元、第二检测器单元、第三检测器单元中的每个包括串联连接的第一晶体管和第二晶体管。第二晶体管的栅极是浮置栅极。外周电路位于衬底的外周区域上，并且耦接至半导体检测器。多层互连结构位于衬底上方。位于外周电路正上方的多层互连结构的金属化层的第一数量大于位于半导体检测器正上方的多层互连结构的金属化层的第二数量。
96.在上述半导体结构中，其中，位于所述衬底的所述感测区域正上方的所述多层互连结构的最顶部表面低于位于所述衬底的所述外周区域正上方的所述多层互连结构的最顶部表面。
97.在上述半导体结构中，其中，所述多层互连结构还包括位于所述第一检测器单元的所述第二晶体管的所述栅极之上并且耦接至所述第一检测器单元的所述第二晶体管的所述栅极的金属焊盘。
98.在上述半导体结构中，其中，所述多层互连结构还包括位于所述第一检测器单元的所述第二晶体管的所述栅极之上并且耦接至所述第一检测器单元的所述第二晶体管的所述栅极的金属焊盘，所述金属焊盘还覆盖所述第一检测器单元的所述第一晶体管。
99.在上述半导体结构中，还包括：第一字线，耦接至所述第一检测器单元和所述第二检测器单元的所述第一晶体管的栅极；源极线，耦接至所述第一检测器单元、所述第二检测器单元、所述第三检测器单元的所述第一晶体管的源极；以及第一位线，耦接至所述第一检测器单元和所述第三检测器单元的所述第二晶体管的漏极。
100.在上述半导体结构中，还包括：第一字线，耦接至所述第一检测器单元和所述第二检测器单元的所述第一晶体管的栅极；源极线，耦接至所述第一检测器单元、所述第二检测器单元、所述第三检测器单元的所述第一晶体管的源极；以及第一位线，耦接至所述第一检测器单元和所述第三检测器单元的所述第二晶体管的漏极，所述半导体检测器还包括耦接至所述第二检测器单元的第二位线。
101.前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。