用于形成包括存储器单元串的存储器阵列的方法与流程

1.本文公开的实施例涉及集成电路系统、用于形成集成电路系统的方法以及用于形成包括存储器单元串的存储器阵列的方法。


背景技术：

2.存储器是一种类型的集成电路系统且在计算机系统中用于存储数据。存储器可被制造成个别存储器单元的一或多个阵列。可使用数字线(其也可称作位线、数据线或感测线)和存取线(其也可称作字线)对存储器单元进行写入或从中进行读取。感测线可沿着阵列的列使存储器单元以导电方式互连，并且存取线可沿着阵列的行使存储器单元以导电方式互连。每个存储器单元可通过感测线和存取线的组合唯一地寻址。
3.存储器单元可为易失性的、半易失性的或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长的时间段。非易失性存储器通常被指定为具有至少约10年保留时间的存储器。易失性存储器会消散，且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保留时间。无论如何，存储器单元被配置成以至少两个不同可选状态保留或存储存储器。在二进制系统中，状态被认为是“0”或“1”。在其它系统中，至少一些个别存储器单元可被配置成存储两个以上水平或状态的信息。
4.场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括其间具有半导电沟道区的一对导电源极/漏极区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与沟道区分离。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一者流动到另一者。当从栅极去除电压时，大大地防止了电流流动通过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可逆可编程电荷存储区。
5.快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。例如，现代个人计算机可使bios存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态驱动器的快闪存储器替代传统的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。
6.nand可以是集成式快闪存储器的基本架构。nand单元装置包括与存储器单元的串联组合进行串联耦合的至少一个选择装置(且所述串联组合通常称为nand串)。nand架构可以三维布置来配置，所述三维布置包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元个别地包括可逆可编程的竖直晶体管。控制件或其它电路系统可形成于竖直堆叠的存储器单元之下。其它易失性或非易失性存储器阵列架构也可包括个别地包括晶体管的竖直堆叠的存储器单元。
7.存储器阵列可布置于存储器页、存储器块和部分块(例如，子块)和存储器平面中，例如，如第2015/0228651号、第2016/0267984号和第2017/0140833号美国专利申请公开案中的任一个中所示和描述。存储器块可至少部分地限定竖直堆叠的存储器单元的个别字线
层中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的末端或边缘处所谓的“阶梯梯级结构”中发生。阶梯梯级结构包含个别“阶梯”(替代地称为“梯级”或“阶梯梯级”)，其限定个别字线的接触区，竖向延伸的导电通孔接触所述接触区以提供对字线的电存取。


技术实现要素：

8.公开一种用于形成包括存储器单元串的存储器阵列的方法。在一些实例中，所述方法可以包括：形成包括竖直交替的第一层和第二层的堆叠，所述第二层包括掺杂二氧化硅，所述第一层包括除掺杂二氧化硅以外的材料，所述堆叠包括横向间隔开的存储器块区，沟道材料串构造在所述存储器块区中延伸穿过所述第一层和所述第二层，所述沟道材料串构造个别地包括在所述存储器块区中延伸穿过所述第一层和所述第二层的沟道材料串；选择性地相对于所述第一层中的所述其它材料且选择性地相对于作为所述沟道材料串构造中的个别沟道材料串构造的一部分的电荷阻挡材料的含未掺杂二氧化硅的串蚀刻所述第二层中的所述掺杂二氧化硅并且暴露所述含未掺杂二氧化硅的串；以及穿过所述第二层中因对所述掺杂二氧化硅的所述蚀刻而留下的空隙空间蚀刻所述含未掺杂二氧化硅的串，以将所述含未掺杂二氧化硅的串中的个别含未掺杂二氧化硅的串划分成所述未掺杂二氧化硅的竖直隔开段。
9.公开一种用于形成包括存储器单元串的存储器阵列的方法。在一些实例中，所述方法可以包括：形成包括竖直交替的第一层和第二层的堆叠，所述第一层包括第一材料，所述第二层包括第二材料，所述堆叠包括横向间隔开的存储器块区，沟道材料串构造在所述存储器块区中延伸穿过所述第一层和所述第二层，所述沟道材料串构造个别地包括在所述存储器块区中延伸穿过所述第一层和所述第二层的沟道材料串；选择性地相对于所述第二层中的所述第二材料蚀刻所述第一层中的所述第一材料；在所述第一层中因对所述第一材料的所述蚀刻而留下的空隙空间中形成导电材料；以及在形成所述导电材料之前，蚀刻(a)和(b)中的至少一者，其中，(a)：个别地作为所述沟道材料串构造中的个别沟道材料串构造的一部分的电荷阻挡材料串，以将所述电荷阻挡材料串中的个别电荷阻挡材料串划分成所述电荷阻挡材料的竖直隔开段；以及(b)：个别地作为所述个别沟道材料串构造的一部分的存储材料串，以将所述存储材料串中的个别存储材料串划分成所述存储材料的竖直隔开段。
10.公开一种包括有包括存储器单元串的存储器阵列的集成电路系统。在一些实例中，所述集成电路系统可以包括：横向间隔开的存储器块，其个别地包括第一竖直堆叠，所述第一竖直堆叠包括交替的绝缘层和导电层，存储器单元串包括延伸穿过所述绝缘层和所述导电层的沟道材料串，所述导电层个别地包括水平伸长的导电线；以及第二竖直堆叠，其在所述第一竖直堆叠旁边，所述第二竖直堆叠包括交替的第一绝缘层和第二绝缘层，所述第二绝缘层个别地至少主要为掺杂二氧化硅，所述第一绝缘层个别地至少主要为除掺杂二氧化硅以外的材料。
11.公开一种包括存储器单元串的存储器阵列。在一些实例中，所述存储器阵列可以包括：横向间隔开的存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层和导电层；存储器单元串，其包括延伸穿过所述绝缘层和所述导电层的沟道材料串；所述导电
层个别地包括水平伸长的导电线；并且所述绝缘层包括竖直横截面中的水平接缝。
附图说明
12.图1是穿过图2中的线1-1截取的根据本发明的实施例的处理中衬底的一部分的图解横截面视图。
13.图2是穿过图1中的线2-2截取的图解横截面视图。
14.图3和4是图1和2的部分的放大视图。
15.图5是图4的一部分的放大视图。
16.图6是图1中未示出的衬底的另一部分的视图。
17.图7-33是根据本发明的一些实施例的处于处理中的图1-6的构造或其部分的图解依序横截面、展开、放大和/或部分视图。
18.图34-37示出本发明的替代实例方法和/或结构实施例。
具体实施方式
19.本发明的实施例涵盖用于形成集成电路系统的方法，例如用于形成存储器电路系统、逻辑电路系统或其它现有或将来开发的集成电路系统的方法。在一个实例中，此类集成电路系统包括存储器阵列，例如在阵列下可具有至少一些外围控制电路系统(例如，阵列下cmos)的nand或其它存储器单元的阵列。本发明的实施例还涵盖独立于制造方法的现有或将来开发的集成电路系统，例如包括存储器阵列(例如，nand架构)的存储器电路系统。参考图1-33描述了第一实例方法实施例，其可被视为形成存储器电路系统中的“后栅”或“替换栅”过程，且从图1-6开始。
20.图1和2示出构造10，其具有其中将形成晶体管和/或存储器单元的竖向延伸串的阵列或阵列区域12。构造10包括基底衬底11，所述基底衬底具有导电性/导体/导电的、半导电性/半导体/半导电的或绝缘性/绝缘体/绝缘的(即，本文中为电性地)材料中的任何一或多种。各种材料已经竖向形成于基底衬底11上方。材料可位于图1-6描绘的材料的旁边、竖向内侧或竖向外侧。例如，可以在基底衬底11上方、周围或内部的某处提供集成电路系统的其它部分或全部制造的组件。还可以制造用于操作存储器单元竖向延伸串的阵列(例如，阵列12)内的组件的控制和/或其它外围电路系统，并且所述系统可以或可以不完全或部分地在阵列或子阵列内。此外，也可相对彼此独立地、先后地或以其它方式制造和操作多个子阵列。在此文件中，“子阵列”也可视为阵列。
21.包括导体材料17的导体层16形成于衬底11上方。导体层16可包括用于控制对将在阵列12内形成的晶体管和/或存储器单元的读取和写入存取的控制电路系统(例如外围阵列下电路系统和/或公共源极线或板)的部分。包括竖直交替的绝缘层20和导电层22的堆叠18已形成于导体层16方。层20和22中的每一个的实例厚度是22到60纳米。仅示出少量的层20和22，其中堆叠18更可能包括几十、一百或更多等个层20和22。可以是或可以不是外围和/或控制电路系统的部分的其它电路系统可处于导体层16与堆叠18之间。例如，此类电路系统的导电材料和绝缘材料的多个竖直交替层可在最下部导电层22之下和/或在最上部导电层22之上。例如，一或多个选择栅极层(未示出)可在导体层16与最下部导电层22之间，且一或多个选择栅极层可在最上部导电层22之上。替代地或另外，所描绘的最上部和最下部
的导电层22中的至少一个可以是选择栅极层。无论如何，导电层22(替代地称为第一层)可不包括导电材料，且绝缘层20(替代地称为第二层)可不包括绝缘材料或在结合在此初始地描述的“后栅”或“替换栅”实例方法实施例处理时是绝缘的。实例绝缘层20包括可完全或部分地牺牲的第二材料24，且实例导电层包括可完全或部分地牺牲的第一材料26。在一个实施例中，绝缘层20包括掺杂二氧化硅，且导电层包括除掺杂二氧化硅以外的材料(例如，氮化硅)。
22.本文中，除硅和氧以外，“掺杂二氧化硅”具有至少1
×
10
12
个原子/cm3的总掺杂剂原子(无论是以元素形式、化合物形式和/或其它形式)。本文中，除硅和氧以外，“未掺杂二氧化硅”(下文提及)具有少于1
×
10
12
个原子/cm3的总掺杂剂原子(无论是以元素形式、化合物形式和/或其它形式)。掺杂二氧化硅在一个实施例中除了硅和氧以外包括不大于30原子百分比的总掺杂剂原子，在一个实施例中除了硅和氧以外包括至少1
×
10
18
个原子/cm3的总掺杂剂原子，在一个实施例中除了硅和氧以外包括至少1原子百分比的总掺杂剂原子，并且在一个实施例中除了硅和氧以外包括至少5原子百分比的总掺杂剂原子。在一个实施例中，掺杂二氧化硅包括硼磷硅玻璃(bpsg)、硼硅玻璃(bsg)和磷硅玻璃(psb)中的至少一者。
23.穿过绝缘层20和导电层22到导体层16(例如通过蚀刻)形成沟道开口25。沟道开口25可随着在堆叠18中移动更深而径向向内逐渐变窄(未示出)。在一些实施例中，沟道开口25可如所示进入导体层16的导体材料17，或可止于顶部(未示出)。替代地，作为实例，沟道开口25可止于最下部绝缘层20的顶部或内部。将沟道开口25至少延伸到导体层16的导体材料17中的原因是为了向沟道开口25内的材料提供锚定效应。蚀刻终止材料(未示出)可在导体层16的导体材料17的内部或顶部，以在期望时促进相对于导体层16终止对沟道开口25的蚀刻。此类蚀刻终止材料可以是牺牲性或非牺牲性的。
24.在堆叠18中(例如，通过各向异性蚀刻)形成水平伸长的沟槽40，以形成横向间隔开的存储器块区58。借助于实例且仅为简洁起见，将沟道开口25示为布置成每行四个和五个沟道开口25的交错行的群组或列，且布置在横向间隔开的存储器块区58中，所述存储器块区在成品电路系统构造中将包括横向间隔开的存储器块58。本文中，“块”一般包含“子块”。沟槽40通常将宽于沟道开口25(例如，10到20倍宽，但是为简洁起见未示出此类较宽程度)。存储器块区58和所得存储器块58(尚未示出)可被视为例如沿着方向55纵向伸长和定向且具有相对横向边缘67和68。可使用任何替代的现有或未来开发的布置和构造。
25.晶体管沟道材料可竖向地沿着绝缘层和导电层形成于个别沟道开口中，因此包括与导体层中的导电材料直接电耦合的个别沟道材料串。所形成的实例存储器阵列的个别存储器单元可包括栅极区(例如控制栅极区)和在横向上位于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构形成为包括电荷阻挡区、存储材料(例如电荷存储材料)以及绝缘电荷传递材料。个别存储器单元的存储材料(例如，浮动栅极材料，如掺杂或未掺杂的硅，或电荷捕获材料，如氮化硅、金属点等)竖向地沿着个别电荷阻挡区。绝缘电荷传递材料(例如，具有包夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化的结构)在横向上位于沟道材料与存储材料之间。
[0026]
图1-5示出一个实施例，其中作为电荷阻挡材料串30的电荷阻挡材料30、作为存储材料串32的存储材料32以及作为电荷传递材料串34的电荷传递材料34已经竖向地沿着绝缘层20和导电层22形成于个别沟道开口25中。晶体管材料30、32和34(例如，存储器单元材
料)可通过例如在堆叠18上方和个别开口25内沉积其相应薄层且随后将此类晶体管材料往回至少平坦化到堆叠18的顶部表面来形成。在一个实施例中，作为电荷阻挡材料串30的电荷阻挡材料30包括未掺杂二氧化硅(作为含未掺杂二氧化硅的串)。未掺杂二氧化硅在一个实施例中除了硅和氧以外包括0个原子/cm3到不大于最小1
×
10
10
个原子/cm3的总掺杂剂原子，并且在一个实施例中除了硅和氧以外包括0个原子/cm3到不大于最小1
×
105个原子/cm3的总掺杂剂原子。
[0027]
作为沟道材料串36的沟道材料36也已竖向地沿着绝缘层20和导电层22形成于沟道开口25中。归因于比例，材料30、32、34和36在图1和2中共同示为且仅指定为材料37。实例沟道材料36包含适当掺杂的结晶半导体材料，例如一或多种硅、锗和所谓的iii/v半导体材料(例如，gaas、inp、gap和gan)。材料30、32、34和36中的每一者的实例厚度是25到100埃。可进行冲压蚀刻以从沟道开口25(未示出)的基底去除材料30、32和34以暴露导体层16，使得沟道材料36直接抵靠导体层16的导体材料17。此类冲压蚀刻可相对于材料30、32和34中的每一者单独地发生(如所示)，或可仅相对于一些发生(未示出)。替代地且仅作为举例，可不进行冲压蚀刻，并且沟道材料36可仅通过单独的导电互连件直接电耦合到导体层16的导体材料17(尚未示出)。沟道开口25示为包括径向中心固体电介质材料38(例如，旋涂电介质、二氧化硅和/或氮化硅)。替代地且仅作为实例，沟道开口25内的径向中心部分可包含空隙空间(未示出)和/或不含固体材料(未示出)。
[0028]
总的来说，沟道材料36连同材料30、32和34可以个别地被认为是在存储器块区58中延伸穿过第一层22和第二层20的个别沟道材料串构造53的一部分。在一个实施例中，沟道材料串53沿其具有存储器单元材料(例如，30、32和34)，且其中第二层材料(例如，24)水平地处于紧邻沟道材料串构造53之间。
[0029]
在一些实施例中，构造10可被视为包括第一区(例如，如图1和2所示)和所述第一区旁边的第二区70(例如，如图6所示)。第二区70可与第一区横向接触(未示出)，或可与第一区横向间隔开(例如，横向紧邻第一区但不触碰，或横向远离第一区)。第二区70可在存储器块区(未示出)中的一或多个内。在一些实施例中，构造10可被视为包括第一竖直堆叠(例如，图1中的堆叠18)和第二竖直堆叠(例如，第二区70中的堆叠18)，其中第二堆叠包括竖直交替的第一绝缘层和第二绝缘层(例如，在图6中分别为层22和20，并且不管层22和20在处理时或在成品构造中是导电、绝缘还是半导电的。)。
[0030]
参考图7-11，并且在一个实施例中，已选择性地相对于第一层22中的其它材料26且选择性地相对于作为个别沟道材料串构造53的一部分的电荷阻挡材料30的含未掺杂二氧化硅的串蚀刻第二层20中(例如，在第一区中且现在未示出)的掺杂二氧化硅24，并且暴露所述含未掺杂二氧化硅的串，因此在第二层20中留下空隙空间73。此类刻蚀可使用任何现有或未来开发的化学物质和条件来进行。在一个实施例中，利用至少主要在气相中(在本文中，“主要”意指大于50体积％)的蚀刻化学物质进行蚀刻，并且在另一实施例中，利用至少主要在液相中的蚀刻化学物质进行蚀刻。实例理想气相化学物质是氟化氢与水的组合(例如，在5℃到35℃、200毫托到200托下，100sccm到500sccm hf、50sccm到200sccm h2o)，并且实例理想液相化学物质是氢氧化铵与水的组合(例如，在室压下并且在室温或高温下)，所述化学物质中的每一种可实现掺杂二氧化硅相对于未掺杂二氧化硅以数千体积计的蚀刻选择性。在一个实施例中并且如图所示，例如，如果在第二区70中未形成沟槽40或在
第二区70中未另外横向蚀刻掺杂二氧化硅24，则蚀刻已经在第一区(例如，图1、2、7和8)中发生且尚未在第二区70中发生。
[0031]
参考图12并且在一个实施例中，已经穿过第二层20中因对掺杂二氧化硅24的蚀刻而留下的空隙空间73蚀刻含未掺杂二氧化硅的串，以将个别含未掺杂二氧化硅的串划分成未掺杂二氧化硅的竖直隔开段59。在一个实施例中且如图所示，已相对于第一层22中的其它材料26选择性地进行此类蚀刻，并且在一个实施例中，此类蚀刻形成未掺杂二氧化硅的竖直隔开段59，其顶部60和底部61从第一层22中的其它材料26的顶部62和底部63竖直地凹入。可使用任何现有或未来开发的化学物质。例如，100:1(体积比)水与hf的溶液将相对于氮化硅(例如，实例其它材料26)选择性地蚀刻未掺杂二氧化硅。
[0032]
参考图13并且在一个实施例中，已蚀刻个别沟道材料串构造53的存储材料串32以将个别存储材料串划分为存储材料的竖直隔开段64。在一个实施例中，例如，在第一层22中的存储材料32和其它材料26彼此具有相同的组合物(例如，氮化硅)的情况下，其它材料26的厚度可以因此减小(且进而减小第一层22的厚度)。替代地，借助于实例，存储材料32可以相对于第一层22中的其它材料26选择性地蚀刻(未示出)。可使用任何现有或未来开发的化学物质。例如，1000:1(体积比)水与hf的溶液将相对于未掺杂二氧化硅(例如，将为h3po4)选择性地蚀刻氮化硅。
[0033]
参考图14-17并且在一个实施例中，绝缘材料(例如，24)已沉积在绝缘层20的空隙空间73中，并且在一个实施例中用于填充空隙空间73。在一个实施例中且如图所示，这在竖直横截面(例如，图15-17的横截面)中形成水平接缝77。图18-21示出已从沟槽40去除绝缘材料24。
[0034]
在形成水平接缝77的一个实施例中，紧靠个别绝缘层20中的水平接缝77正上方的绝缘材料24和紧靠其正下方的绝缘材料彼此具有相同的组合物(例如，未掺杂二氧化硅或掺杂二氧化硅，但仅为两个实例)。在一个实施例中，水平接缝77在竖直横截面中个别地具有位于相应存储器块区58的横向边缘67/68处的第一端点66或74。在一个此类实施例中，水平接缝77在竖直横截面中个别地具有第二端点69，所述第二端点与竖直横截面中相应隧道屏障串34的横向边缘71横向间隔开。在一个实施例中且如图所示，水平接缝77在竖直横截面中个别地具有一对端点66、74，所述端点个别地位于相应存储器块区58的相对横向边缘67、68中的一者处。
[0035]
参考图22-26，第一层22中(例如，在图22和23的第一区中且现在未示出)的其它材料26已选择性地相对于第二层20中(例如，在第一区中)的绝缘材料24蚀刻，并且选择性地相对于阻挡材料段59蚀刻，因此在第一层22中留下空隙空间75。此类刻蚀可使用任何现有或未来开发的化学物质和条件来进行，例如当材料26是氮化硅且绝缘材料24是掺杂或未掺杂二氧化硅时使用h3po4进行。在一个实施例中并且如图所示，例如，如果在第二区70中未形成沟槽40或在第二区70中未另外横向蚀刻掺杂二氧化硅24，则蚀刻已经在第一区(例如，图22和23)中发生且尚未在第二区70中发生。
[0036]
参考图27-33，已经在第一层22中因图22-26所示的实例蚀刻而留下的空隙空间75(为了其它图的清楚起见仅在图32中表示)中形成导电材料48。随后已从沟槽40去除导电材料48，因此形成个别导电线29(例如，字线)以及个别晶体管和/或存储器单元56的竖向延伸串49。可在形成导电材料48之前形成薄的绝缘衬里(例如，al2o3且未示出)。晶体管和/或存
储器单元56的大致位置在图30中用括号指示，且一些在图27-29和31中用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上是环状或环形的。替代地，晶体管和/或存储器单元56可相对于个别沟道开口25不完全环绕，使得每一沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电层中，多个晶体管和/或存储器单元围绕个别沟道开口，其中个别导电层中可能是每沟道开口多个字线，且未示出)。导电材料48可被视为具有对应于个别晶体管和/或存储器单元56的控制栅极区52的末端50(图30)。在所描绘的实施例中，控制栅极区52包括个别导电线29的个别部分。材料30、32和34可被视为横向位于控制栅极区52与沟道材料36之间的存储器结构65。
[0037]
电荷阻挡区(例如，电荷阻挡材料30)在存储材料32与个别控制栅极区52之间。电荷阻挡在存储器单元中可具有以下功能：在编程模式下，电荷阻挡可防止电荷载流子从存储材料(例如，浮动栅极材料、电荷捕获材料等)流向控制栅极，且在擦除模式下，电荷阻挡可防止电荷载流子从控制栅极流入存储材料。因此，电荷阻挡可用以阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所示的实例电荷阻挡区包括绝缘体材料30。借助于其它实例，电荷阻挡区可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此存储材料为绝缘的(例如，在绝缘存储材料32与导电材料48之间不存在任何不同组合物材料的情况下)。无论如何，作为额外实例，存储材料与控制栅极的导电材料的交接面可足以在不存在任何单独组合物绝缘体材料30的情况下充当电荷阻挡区。此外，导电材料48与材料30(如果存在)的界面结合绝缘体材料30可一起充当电荷阻挡区，且替代地或另外可充当绝缘存储材料(例如氮化硅材料32)的横向外部区。
[0038]
介入材料57已经形成于沟槽40中，且由此在横向上位于横向紧邻的存储器块58之间，且在纵向上沿着所述存储器块。介入材料57可在横向紧邻的存储器块之间提供横向电隔离(绝缘)。这可包含绝缘、半导电以及导电材料中的一或多者，且无论如何，可有助于防止成品电路系统构造中导电层22相对于彼此的短接。实例绝缘材料是sio2、si3n4、al2o3和未掺杂多晶硅中的一或多者。介入材料57可包含穿阵列通孔(未示出)。
[0039]
在一个实施例中且如图所示，在空隙空间75中形成导电材料48发生在第一区中而不是第二区70中，使得第二层20中的掺杂二氧化硅24(中的至少一些)和第一层22中的其它材料26(中的至少一些)在集成电路系统的成品构造中保持在第二区70中。
[0040]
如本文中关于其它实施例示出和/或描述的任何其它属性或方面可用于参考上文实施例示出和描述的实施例中。
[0041]
图34-37示出实例替代实施例构造10a。已在适当时使用上文所描述实施例的相同标号，用后缀“a”或用不同标号指示某些构造差异。构造10a中的绝缘层20包括纵向伸长的空隙78，所述空隙在竖直横截面中个别地被绝缘层20中的绝缘材料24周向环绕。如图所示，可存在水平接缝77。可使用如本文相对于其它实施例示出和/或描述的任何其它属性或方面。
[0042]
在一些实施例中，一种用于形成包括存储器单元(例如，56)串(例如，49)的存储器阵列(例如，12)的方法包括：形成包括竖直交替的第一层(例如，22)和第二层(例如，20)的堆叠(例如，18)。第一层包括第一材料(例如，26)且第二层包括第二材料(例如，24)。堆叠包括横向间隔开的存储器块区(例如，58)。沟道材料串构造(例如，53)延伸穿过存储器块区中的第一层和第二层。沟道材料串构造个别地包括沟道材料串(例如，36)，所述沟道材料串延
伸穿过存储器块区中的第一层和第二层。选择性地相对于第二层中的第二材料蚀刻第一层中的第一材料。在因蚀刻第一材料而留下的第一层中的空隙空间(例如，75)中形成导电材料(例如，48)。在形成导电材料之前，蚀刻(a)和(b)中的至少一者，其中，(a)：个别地作为所述沟道材料串构造中的个别沟道材料串构造的一部分的电荷阻挡材料串(例如，30)，以将所述电荷阻挡材料串中的个别电荷阻挡材料串划分成电荷阻挡材料的竖直隔开段(例如，59)；以及(b)：个别地作为所述个别沟道材料串构造的一部分的存储材料串(例如，34)，以将所述存储材料串中的个别存储材料串划分成存储材料的竖直隔开段(例如，64)。在一个实施例中，蚀刻(a)和(b)中的至少一者发生在蚀刻第一材料之前。在一个实施例中，蚀刻(a)，在一个实施例中，蚀刻(b)，并且在一个实施例中，蚀刻(a)和(b)。可使用如本文相对于其它实施例示出和/或描述的任何其它属性或方面。
[0043]
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖独立于制造方法的存储器阵列。尽管如此，此类存储器阵列可具有如本文在方法实施例中所描述的属性中的任一个。同样，上文所描述的方法实施例可并入有、形成和/或具有相对于装置实施例描述的任一属性。
[0044]
在一个实施例中，包括有包括存储器单元(例如，56)串(例如，49)的存储器阵列(例如，12)的集成电路系统(例如，10)，其包括：横向间隔开的存储器块(例如，58)，其个别地包括第一竖直堆叠(例如，图28中的18)，所述第一竖直堆叠包括交替的绝缘层(例如，20)和导电层(例如，22)，存储器单元(例如，56)串(例如，49)包括延伸穿过绝缘层和导电层的沟道材料串(例如，36)。导电层个别地包括水平伸长的导电线(例如，29)。第二竖直堆叠(例如，图33中的18)在第一竖直堆叠旁边。第二竖直堆叠包括交替的第一绝缘层(例如，22)和第二绝缘层(例如，20)。第二绝缘层个别地至少主要为掺杂二氧化硅，并且第一绝缘层个别地至少主要为除掺杂二氧化硅以外的材料。可使用如本文相对于其它实施例示出和/或描述的任何其它属性或方面。
[0045]
在一个实施例中，包括存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)包括横向间隔开的存储器块(例如，58)，所述存储器块个别地包括竖直堆叠(例如，18)，所述竖直堆叠包括交替的绝缘层(例如，20)和导电层(例如，22)。存储器单元(例如，56)串(例如，49)包括延伸穿过绝缘层和导电层的沟道材料串(例如，36)。导电层个别地包括水平伸长的导电线(例如，29)。绝缘层包括竖直横截面中的水平接缝(例如，77)。可使用如本文相对于其它实施例示出和/或描述的任何其它属性或方面。
[0046]
上述处理或构造可以被视为相对于组件的阵列，所述组件形成为此类组件的单个堆叠或单个叠组或者在单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/叠组可具有多个层)。用于操作或存取阵列内的此类组件的控制和/或其它外围电路作为最终构造的部分也可形成于任何位置，并且在一些实施例中可以在阵列下面(例如，阵列下方的cmos)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于途中示出或上文描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对于彼此相同或不同，且不同堆叠/叠组可相对于彼此具有相同的厚度或不同厚度。介入结构可设置于竖直紧邻的堆叠/叠组之间(例如，额外电路系统和/或电介质层)。并且，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可以单独地且依序地(例如，一个在另一个顶上)制造，或两个或更多个堆叠/叠组可以基本上同时制造。
[0047]
上文所论述的组合件和结构可用于集成电路/电路系统中且可并入于电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明系统、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等。
[0048]
在此文件中，除非另有指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在
…
下”、“底下”、“向上”和“向下”大体上参考竖直方向。“水平”指代沿着主衬底表面的在制造期间处理衬底可相对的大体方向(即，10度内)，且竖直为与其大体正交的方向。“恰好水平”是沿着主衬底表面的在制造期间处理衬底可相对的方向(即，与其不成角度)。此外，如本文中所使用的“垂直”和“水平”是相对于彼此的大体上垂直方向，且独立于三维空间中衬底的定向。另外，“竖向延伸”和“竖向地延伸”是指从恰好水平倾斜至少45
°
的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸的”、“水平地延伸”等是指在操作中电流在源极/漏极区之间流动所沿的晶体管的沟道长度的定向。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等是参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向地延伸的任何组件、特征和/或区竖直地或在竖直的10
°
内延伸。
[0049]
此外，“正上方”、“处于正下方”和“正下方”要求两个所陈述区/材料/组件相对于彼此的至少一些横向重叠(即，水平地)。而且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分从另一所陈述区/材料/组件的竖向向外(即，与两个所陈述区/材料/组件是否存在任何橫向重叠无关)。类似地，使用前面没有“正”的“下方”和“下面”仅要求在另一所陈述区/材料/组件下方/下面的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向向内(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。
[0050]
本文中所描述的材料、区以及结构中的任一个可为均匀的或非均匀的，且无论如何在其上覆的任何材料上方可为连续的或不连续的。当针对任何材料提供一或多个实例组合物时，所述材料可包括此类一或多个组合物、主要由此类一或多个组合物组成或由此一类或多个组合物组成。另外，除非另行说明，否则可使用任何合适的现有或未来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂以及离子植入是实例。
[0051]
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组合物的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区域可具有基本恒定的厚度或具有可变的厚度。如果具有可变的厚度，那么除非另有指示，否则厚度是指平均厚度，且所述材料或区由于厚度可变而将具有某一最小厚度和某一最大厚度。如本文中所使用，“不同组合物”仅要求两个所陈述材料或区的可彼此直接抵靠的那些部分在化学上和/或在物理上不同，例如在此类材料或区并非均匀的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并非均匀的情况下，“不同组合物”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文件中，当所陈述材料、区或结构相对于彼此存在至少某一物理接触时，一材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“在
…
上
方(over)”、“在
…
上(on)”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中介入材料、区或结构使得所陈述材料、区或结构相对于彼此无物理接触的构造。
[0052]
本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，那么所述区-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区域-材料-组件之间且电耦合到所述区域-材料-组件。相反，当区/材料/组件被称为“直接电耦合”时，在直接电耦合的区/材料/组件之间没有中间电子组件(例如，没有二极管、晶体管、电阻器、换能器、开关、熔丝等)。
[0053]
本文中的“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已经或可沿着所述“行”和“列”形成。“行”和“列”关于任何系列的区、组件和/或特征同义地使用，与功能无关。无论如何，行可相对彼此是直的和/或弯曲的和/或平行和/或不平行，列可同样如此。此外，行和列可相对彼此以90
°
或以一或多个其它角度(即，除平角之外)相交。
[0054]
本文中的导电/导体/传导材料中的任一个的组合物可以是金属材料和/或导电掺杂半导电/半导体/半传导材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金以及任何一或多种导电金属化合物中的任一个或组合。
[0055]
本文中，关于蚀刻(etch)、蚀刻(etching)、去除(removing)、去除(removal)、沉积、形成(forming)和/或形成(formation)的“选择性”的任何使用是一种所陈述材料以按体积计至少2:1的速率相对于所作用的另一所陈述材料进行的这一动作。另外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一种或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
[0056]
除非另有指示，否则本文中“或”的使用涵盖任一个和两者。
[0057]
结论
[0058]
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括形成堆叠，所述堆叠包括竖直交替的第一层和第二层。所述第二层包括掺杂二氧化硅并且所述第一层包括除掺杂二氧化硅以外的材料。所述堆叠包括横向间隔开的存储器块区。沟道材料串构造在所述存储器块区中延伸穿过所述第一层和所述第二层。所述沟道材料串构造个别地包括在所述存储器块区中延伸穿过所述第一层和所述第二层的沟道材料串。选择性地相对于所述第一层中的所述其它材料且选择性地相对于作为所述沟道材料串构造中的个别沟道材料串构造的一部分的电荷阻挡材料的含未掺杂二氧化硅的串蚀刻所述第二层中的所述掺杂二氧化硅并且暴露所述含未掺杂二氧化硅的串。穿过所述第二层中因对所述掺杂二氧化硅的所述蚀刻而留下的空隙空间蚀刻所述含未掺杂二氧化硅的串，以将所述含未掺杂二氧化硅的串中的个别含未掺杂二氧化硅的串划分成所述未掺杂二氧化硅的竖直隔开段。
[0059]
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括形成堆叠，所述堆叠包括竖直交替的第一层和第二层。所述第一层包括第一材料并且所述第二层包括第二材料。所述堆叠包括横向间隔开的存储器块区。沟道材料串构造在所述存储器块区中延伸穿过所述第一层和所述第二层。所述沟道材料串构造个别地包括在所述存储器块区中延伸穿过所述第一层和所述第二层的沟道材料串。选择性地相对于所述第二层中的
所述第二材料蚀刻所述第一层中的所述第一材料。在所述第一层中因对所述第一材料的所述蚀刻而留下的空隙空间中形成导电材料。在形成所述导电材料之前，蚀刻(a)和(b)中的至少一者，其中(a)：个别地作为所述沟道材料串构造中的个别沟道材料串构造的一部分的电荷阻挡材料串，以将所述电荷阻挡材料串中的个别电荷阻挡材料串划分成所述电荷阻挡材料的竖直隔开段；以及(b)：个别地作为所述个别沟道材料串构造的一部分的存储材料串，以将所述存储材料串中的个别存储材料串划分成所述存储材料的竖直隔开段。
[0060]
在一些实施例中，一种包括有包括存储器单元串的存储器阵列的集成电路系统，其包括横向间隔开的存储器块，所述存储器块个别地包括第一竖直堆叠，所述第一竖直堆叠包括交替的绝缘层和导电层。存储器单元串包括延伸穿过所述绝缘层和所述导电层的沟道材料串。所述导电层个别地包括水平伸长的导电线。第二竖直堆叠在所述第一竖直堆叠旁边。所述第二竖直堆叠包括交替的第一绝缘层和第二绝缘层。所述第二绝缘层个别地至少主要为掺杂二氧化硅。所述第一绝缘层个别地至少主要为除掺杂二氧化硅以外的材料。
[0061]
在一些实施例中，一种包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述横向间隔开的存储器块个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层和导电层。存储器单元串包括延伸穿过所述绝缘层和所述导电层的沟道材料串。所述导电层个别地包括水平伸长的导电线。所述绝缘层包括竖直横截面中的水平接缝。
[0062]
根据规定，已经就结构和方法特征以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所示出和描述的具体特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。