半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
3.为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与衬底的导通是通过互连结构实现的。随着技术节点的推进，互连结构的尺寸也变得越来越小；相应的，形成互连结构的工艺难度也越来越大，而互连结构的形成质量对后段(back end of line，beol)电学性能以及器件可靠性的影响很大，严重时会影响半导体器件的正常工作。


技术实现要素：

4.本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
5.为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，以所述基底的法线方向为纵向；第一介电层，位于所述基底上；第一金属互连线，位于所述第一介电层中，所述第一金属互连线沿第一方向延伸且沿第二方向平行排布，所述第一方向与所述第二方向相垂直，第一金属互连线包括多层第一子互连线，所述多层第一子互连线在所述纵向上位于所述第一介电层的不同厚度位置处，在所述多层第一子互连线中，最顶层的所述第一子互连线作为顶层子互连线，所述第一介电层露出所述顶层子互连线的顶部，沿所述第一方向，所述纵向上的相邻两层第一子互连线部分交叠；第二介电层，位于所述第一介电层和第一金属互连线上；第二金属互连线，位于所述第二介电层中，所述第二金属互连线沿所述第二方向延伸且沿所述第一方向平行排布，所述第二介电层露出所述第二金属互连线的底部，所述第二金属互连线与所述顶层子互连线相接触。
6.相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，以所述基底的法线方向为纵向；进行多次第一金属互连工艺，在所述基底上形成第一介电层、以及位于所述第一介电层中的第一金属互连线，所述第一金属互连线沿第一方向延伸且沿第二方向平行排布，所述第一方向与所述第二方向垂直，所述第一金属互连工艺的步骤包括：在所述基底上形成第一子介电层、以及位于所述第一子介电层中的第一子互连线；其中，沿所述第一方向，所述纵向上的相邻两层第一子互连线部分交叠，在所述多层第一子互连线中，最顶层的所述第一子互连线作为顶层子互连线，多层所述第一子互连线构成第一金属互连线，多层所述第一子介电层构成第一介电层；在所述第一介电层和第一金属互连线上形成第二介电层、以及位于所述第二介电层中的第二金属互连线，所述第二金属互连线沿所述第二方向延伸且沿所述第一方向平行排布，所述第二金属互连线与所述顶层子互连线相接触。
7.与现有技术相比，本发明实施例的技术方案具有以下优点：
8.本发明实施例提供的半导体结构中，第一金属互连线包括多层第一子互连线，所述多层第一子互连线在所述纵向上位于所述第一介电层的不同厚度位置处，在所述多层第一子互连线中，最顶层的所述第一子互连线作为顶层子互连线，所述第一介电层露出所述顶层子互连线的顶部，沿所述第一方向，所述纵向上的相邻两层第一子互连线部分交叠；本发明实施例的第一金属互连线包括多层第一子互连线，其中，所述第二金属互连线与所述顶层子互连线相接触，因此，相比于采用单层的金属互连线，且纵向上的相邻两层金属互连线之间通过通孔互连结构相互连接的方案，本发明实施例中无需形成通孔互连结构来连接所述第一金属互连线和第二金属互连线，避免了因电流冲刷通孔互连结构底部形成空洞缺陷的情况，而且，金属互连线的线宽通常大于通孔互连结构的线宽，且通孔互连结构与金属互连线的接触面积通常较小，则本发明实施例中，通过使所述第二金属互连线与所述顶层子互连线相接触，易于增加所述第一金属互连线和第二金属互连线之间电连接的接触面积，从而减小所述第一金属互连线和第二金属互连线之间的接触电阻；综上所述皆能够提高半导体结构的性能。
9.本发明实施例提供的半导体结构的形成方法中，进行多次第一金属互连工艺，在所述基底上形成第一介电层、以及位于所述第一介电层中的第一金属互连线，所述第一金属互连工艺的步骤包括：在所述基底上形成第一子介电层、以及位于所述第一子介电层中的第一子互连线；其中，沿所述第一方向，所述纵向上的相邻两层第一子互连线部分交叠，在所述多层第一子互连线中，最顶层的所述第一子互连线作为顶层子互连线；本发明实施例的第一金属互连线包括多层第一子互连线，其中，所述第二金属互连线与所述顶层子互连线相接触，因此，相比于采用单层的金属互连线，且纵向上的相邻两层金属互连线之间通过通孔互连结构相互连接的方案，本发明实施例中无需形成通孔互连结构来连接所述第一金属互连线和第二金属互连线，避免了因电流冲刷通孔互连结构底部形成空洞缺陷的情况，而且，通孔互连结构与金属互连线的接触面积通常较小，则本发明实施例中，通过使所述第二金属互连线与所述顶层子互连线相接触，易于增加所述第一金属互连线和第二金属互连线之间电连接的接触面积，从而减小所述第一金属互连线和第二金属互连线之间的接触电阻；综上所述皆能够提高半导体结构的性能。
附图说明
10.图1至图2是一种半导体结构的示意图；
11.图3至图6是本发明半导体结构一实施例的结构示意图；
12.图7至图25是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
13.目前半导体结构的性能仍有待提高。现结合一种半导体结构分析其性能仍有待提高的原因。
14.结合参考图1和图2，图1是一种半导体结构的立体图，图2是图1基于aa方向的剖视图。
15.所述半导体结构包括：基底10，所述基底10中形成有晶体管结构(未示出)；第一介电层20，位于所述基底10上；第一金属互连线11，位于所述第一介电层20内，所述第一金属互连线11沿第一方向(如图1中y方向所示)延伸且沿第二方向(如图1中x方向所示)平行排布，所述第一方向与所述第二方向相垂直；第二介电层30，覆盖所述第一介电层20和第一互连线11；第二金属互连线21，位于部分厚度的所述第二介电层30中，所述第二金属互连线21沿第二方向延伸且沿第一方向平行排布；通孔互连结构22，位于所述第二金属互连线21底部的剩余第二介电层30中，所述第一金属互连线11和第二金属互连线21通过所述通孔互连结构22电连接。
16.需要说明的是，所述第一金属互连线11和第二金属互连线21的数量皆为多个，也就是说，横向(即沿平行于基底10表面的方向)上的相邻第一金属互连线11位于同一层，横向上的相邻第二金属互连线21位于同一层。
17.采用单层的金属互连线，且纵向(即沿垂直于基底10表面的方向)上的相邻第一金属互连线11和第二金属互连线21之间，通过通孔互连结构22相互连接，在所述半导体结构的工作过程中，流经所述通孔互连结构22的电流密度较大，则由于高电流的冲刷，所述通孔互连结构22的底部容易产生空洞缺陷，而且，所述通孔互连结构22与第一金属互连线11的接触面积通常较小，从而容易增大所述第一金属互连线11和第二金属互连线21之间的接触电阻，影响所述半导体结构的性能。
18.为了解决所述技术问题，本发明实施例提供的半导体结构中，第一金属互连线包括多层第一子互连线，所述多层第一子互连线在所述纵向上位于所述第一介电层的不同厚度位置处，在所述多层第一子互连线中，最顶层的所述第一子互连线作为顶层子互连线，所述第一介电层露出所述顶层子互连线的顶部，沿所述第一方向，所述纵向上的相邻两层第一子互连线部分交叠；本发明实施例的第一金属互连线包括多层第一子互连线，其中，所述第二金属互连线与所述顶层子互连线相接触，因此，相比于采用单层的金属互连线，且纵向上的相邻两层金属互连线之间通过通孔互连结构相互连接的方案，本发明实施例中无需形成通孔互连结构来连接所述第一金属互连线和第二金属互连线，避免了因电流冲刷通孔互连结构底部形成空洞缺陷的情况，而且，金属互连线的线宽通常大于通孔互连结构的线宽，且通孔互连结构与金属互连线的接触面积通常较小，则本发明实施例中，通过使所述第二金属互连线与所述顶层子互连线相接触，易于增加所述第一金属互连线和第二金属互连线之间电连接的接触面积，从而减小所述第一金属互连线和第二金属互连线之间的接触电阻；综上所述皆能够提高半导体结构的性能。
19.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
20.结合参考图3至图6，图3是本发明半导体结构一实施例的立体图，图4是图3基于cc方向的第一金属互连线剖视图，图5是图3基于aa方向的剖视图，图6是图3基于bb方向的剖视图。
21.所述半导体结构包括：基底101，以所述基底101的法线方向为纵向(如图3中z方向)；第一介电层201，位于所述基底101上；第一金属互连线301，位于所述第一介电层201中，所述第一金属互连线301沿第一方向(如图3中x方向)延伸且沿第二方向(如图3中y方向)平行排布，所述第一方向与所述第二方向相垂直，第一金属互连线301包括多层第一子
互连线311，所述多层第一子互连线311在所述纵向上位于所述第一介电层201的不同厚度位置处，在所述多层第一子互连线311中，最顶层的所述第一子互连线311作为顶层子互连线321，所述第一介电层201露出所述顶层子互连线321的顶部，沿所述第一方向，所述纵向上的相邻两层第一子互连线311部分交叠；第二介电层401，位于所述第一介电层201和第一金属互连线301上；第二金属互连线501，位于所述第二介电层401中，所述第二金属互连线501沿所述第二方向延伸且沿所述第一方向平行排布，所述第二介电层401露出所述第二金属互连线501的底部，所述第二金属互连线501与所述顶层子互连线321相接触。
22.所述基底101为所述半导体结构的形成提供了工艺平台。根据实际工艺情况，所述基底101包括衬底以及形成于所述衬底上的功能结构，例如：所述功能结构可以包括mos场效应晶体管等半导体器件、电阻结构、导电结构等。
23.本实施例中，基底101中形成有前层互连结构121。具体地，所述基底101表面露出前层互连结构121。前层互连结构121用于与第一金属互连线301相连，从而实现两者的电连接。例如：前层互连结构121可以为接触孔插塞(contact，ct)，或者，也可以为位于接触孔插塞上方的前层金属互连线。
24.所述第一金属互连线301用于将基底101中各功能结构的电性引出。
25.需要说明的是，在传统后段(back end of line，beol)制程中，在每一层金属互连线中，金属互连线通常是单层结构。本实施例中，所述第一金属互连线301为叠层结构，沿所述第一方向，所述纵向上的相邻两层第一子互连线311部分交叠，则如图3所示，在同一层第一子介电层211中，沿所述第二方向相邻的所述第一子互连线311的正对面积部分的长度为l1，因此，本实施例减小了沿所述第二方向相邻的所述第一子互连线311的正对面积。而根据电容公式c＝εrs/4πkd可知，电容与侧壁正对的第一子互连线311之间的正对面积成正比，正对面积越小，电容则越小，从而能够减小第一子互连线311之间的电容，从而减小第一金属互连线301的层内电容，进而减小器件的rc延迟。
26.其中，在电容公式中，s为电容极板的正对面积，d为电容极板的间距，εr表示电容极板之间的介质的相对介电常数，k则是静电力常量。
27.还需要说明的是，在所述纵向上，沿所述第一方向，所述纵向上的相邻两层第一子互连线311部分交叠的长度l1不宜过大，也不宜过小。如果部分交叠的长度l1过小，在所述半导体结构的形成过程中，受到光刻对准误差的影响，容易导致上一层第一子互连线311无法与相对应的下一层第一子互连线311相连的概率变高，从而影响所述第一金属互连线301的正常性能；如果部分交叠的长度l1过大，则相应会增大同一层中，沿所述第二方向相邻的第一子互连线311在第二方向上的正对面积，从而导致同一层第一子互连线311的层间电容变高。为此，本实施例中，在所述纵向上，沿所述第一方向，所述纵向上的相邻两层第一子互连线311部分交叠的长度l1为10纳米至2000纳米。
28.还需要说明的是，本实施例以沿所述第一方向，所述纵向上的相邻两层第一子互连线311部分交叠为例进行说明。在其他实施例中，根据电路设计，在基底上的部分区域中(例如，金属互连线中的电流密度较大的区域)，沿所述第一方向，所述纵向上的相邻两层第一子互连线相重合，从而增大所述区域的金属互连线的总厚度，以改善电迁移(electro-migration，em)效应。
29.参考图4，虚线框为不在cc剖面上、但在纵向上相互交叠的第一子互连线311，在同
一层的所述第一子互连线311中，在所述第一方向上，相邻的所述第一子互连线311之间相隔离，且沿所述第二方向，相邻的所述第一子互连线311在第一方向上交错排布，因此，在第二方向上，可以根据不同的工艺需求，侧壁正对的第一子互连线311之间的间距s1，等于多个第二方向上相邻的第一子互连线311的间距、与多个第一子互连线311的线宽之和，因此，本实施例显著增大了侧壁正对的第一子互连线311之间的间距d1。而根据电容公式c＝εrs/4πkd可知，电容与侧壁正对的第一子互连线311之间的间距d1成反比，间距d1越大，电容则越小，从而能够减小第一子互连线311之间的电容,从而减小第一金属互连线301的层内电容，进而减小器件的rc延迟。
30.参考图5，在所述多层第一子互连线311中，最顶层的所述第一子互连线311作为顶层子互连线321，所述第一介电层201露出所述顶层子互连线321的顶部。
31.所述顶层子互连线321用于和所述第二金属互连线501进行电连接。
32.需要说明的是，所述多层第一子互连线311的层数没有限制，本实施例中仅示出了一根所述第一金属互连线301包括三层第一子互连线311的情况，在其他实施例中，根据不同的工艺需求，第一子互连线的层数还可以是其他数量。
33.本实施例中，所述第一金属互连线301的材料包括钴(co)、钨(w)、钌(ru)、铝(al)、铱(ir)、铑(rh)、锇(os)、钯(pd)、铜(cu)、铂(pt)、镍(ni)、钽(ta)、氮化钽(tan)、钛(ti)和氮化钛(tin)中的一种或多种。
34.本实施例中，所述第一金属互连线301包括第一互连层(未示出)、以及位于第一互连层侧壁和第一介电层201之间的第一扩散阻挡层(未示出)。第一扩散阻挡层用于实现第一互连层和第一介电层201之间的隔离，对第一互连层中的导电材料原子起到阻挡作用，从而防止导电材料原子扩散至第一介电层201中，进而减小对第一介电层201的电隔离性能的影响；此外，第一扩散阻挡层还能够改善第一互连层中的导电离子的电迁移问题。因此，第一扩散阻挡层的材料包括ta、tan、ti和tin中的一种或多种。这些材料的致密度较高，可以较好的起到阻挡扩散的作用。本实施例中，第一扩散阻挡层的材料为tan。
35.所述第一互连层的材料包括co、w、ru、al、ir、rh、os、pd、cu、pt和ni中的一种或多种。本实施例中，所述第一互连层的材料为cu。cu的电阻率较低，有利于减小器件的rc延迟，且cu具有优良的抗电迁移能力。
36.所述第一介电层201用于实现第一金属互连线301之间的电隔离。
37.所述第一介电层201的材料可以包括碳氢氧化硅(sioch)、碳氧化硅(sioc)、氧化硅(sio2)、掺氟的二氧化硅(fsg)、掺硼的二氧化硅(bsg)、掺磷的二氧化硅(psg)和掺硼磷的二氧化硅(bpsg)中的一种或多种。
38.具体地，所述第一介电层201的材料可以为低k介质材料(低k介质材料指相对介电常数大于或等于2.6、且小于或等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)，从而可以有效地降低第一金属互连线301之间的电容，进而减小器件的rc延迟。
39.本实施例中，所述第一介电层201的材料为碳氢氧化硅。碳氢氧化硅为超低k介质材料，从而有利于降低第一金属互连线301之间的电容。
40.本实施例中，所述第一介电层201包括多层第一子介电层211，所述第一子互连线311与所述第一子介电层211一一对应，也就是说，每层所述第一子互连线311都位于相应同
层的第一子介电层211中。
41.因此，本实施例中，能够采用传统的后段制程，在每层第一子介电层211中形成相应的第一子互连线311，所述第一金属互连线301的形成工艺对传统后段制程的改动较小，且工艺兼容性高。
42.需要说明的是，所述第一子介电层211的层数根据所述第一子互连线311的层数而定。
43.所述第二金属互连线401与所述顶层子互连线321相接触，用于将所述第一金属互连线301的电性引出。
44.本实施例的第一金属互连线301包括多层第一子互连线311，其中，所述第二金属互连线501与所述顶层子互连线321相接触，因此，相比于采用单层的金属互连线，且纵向上的相邻两层金属互连线之间通过通孔互连结构相互连接的方案，本实施例中无需形成通孔互连结构来连接所述第一金属互连线201和第二金属互连线501，避免了因电流冲刷通孔互连结构底部形成空洞缺陷的情况，而且，金属互连线的线宽通常大于通孔互连结构的线宽，且通孔互连结构与金属互连线的接触面积通常较小，则本实施例中，通过使所述第二金属互连线501与所述顶层子互连线321相接触，易于增加所述第一金属互连线201和第二金属互连线501之间电连接的接触面积，从而减小所述第一金属互连线201和第二金属互连线501之间的接触电阻；综上所述皆能够提高半导体结构的性能。
45.参考图6，所述第二金属互连线501与所述顶层子互连线321的顶部相接触，且在所述纵向上，所述第二金属互连线501的底面位于所述第一介电层201中，所述第二金属互连线501覆盖所述顶层子互连线321的部分侧壁。
46.本实施例中，在所述半导体结构的形成过程中，需要刻蚀第二金属互连线501所对应区域内的第二介电层401，以形成用于容纳第二金属互连线501的互连槽，且刻蚀工艺通常包括主刻蚀(main etch)和过刻蚀(over etch)，而与第一金属互连线301相比，第一介电层201的硬度更低，因此刻蚀工艺容易对第一金属互连线301侧部的第一介电层201造成一定的过刻蚀，相应的，所述第二金属互连线501的底面位于所述第一介电层201中，所述第二金属互连线501覆盖所述顶层子互连线321的部分侧壁，也进一步增加所述第一金属互连线201和第二金属互连线501之间电连接的接触面积，从而减小所述第一金属互连线201和第二金属互连线501之间的接触电阻。
47.本实施例中，所述第二金属互连线501包括多层第二子互连线511，所述多层第二子互连线511在所述纵向上位于所述第二介电层401的不同厚度位置处，在所述多层第二子互连线511中，最底层的所述第二子互连线511作为底层子互连线521，所述底层子互连线521与所述顶层子互连线321相接触，且沿所述第一方向，所述纵向上的相邻两层第二子互连线511部分交叠。
48.与前述对第一子互连线311的分析相类似的理由，本实施例减小了沿所述第二方向相邻的所述第二子互连线511的正对面积，从而能够减小第二子互连线511之间的电容，从而减小第二金属互连线501的层内电容，进而减小器件的rc延迟。
49.与前述对第一子互连线311的分析相类似的理由，本实施例中，在所述纵向上，沿所述第一方向，所述纵向上的相邻两层第二子互连线511部分交叠的长度为10纳米至2000纳米。本实施例以沿所述第一方向，所述纵向上的相邻两层第二子互连线511部分交叠为例
进行说明。在其他实施例中，根据电路设计，在基底上的部分区域中(例如，金属互连线中的电流密度较大的区域)，沿所述第一方向，所述纵向上的相邻两层第二子互连线相重合，从而增大所述区域的金属互连线的总厚度，以改善电迁移效应。
50.与前述对第一子互连线311的分析相类似的理由，在同一层的所述第二子互连线511中，在所述第一方向上，相邻的所述第二子互连线511之间相隔离，且沿所述第二方向，相邻的所述第二子互连线511在第一方向上交错排布。因此，本实施例显著增大了侧壁正对的第二子互连线511之间的间距，从而能够减小第二子互连线511之间的电容，从而减小第二金属互连线501的层内电容，进而减小器件的rc延迟。
51.需要说明的是，所述多层第二子互连线511的层数没有限制，本实施例中仅示出了一根所述第二金属互连线501包括三层第二子互连线511的情况，在其他实施例中，根据不同的工艺需求，第二子互连线的层数还可以是其他数量。
52.本实施例中，所述第二金属互连线501的材料包括钴(co)、钨(w)、钌(ru)、铝(al)、铱(ir)、铑(rh)、锇(os)、钯(pd)、铜(cu)、铂(pt)、镍(ni)、钽(ta)、氮化钽(tan)、钛(ti)和氮化钛(tin)中的一种或多种。
53.本实施例中，所述第二金属互连线501包括第二互连层(未示出)、以及位于第二互连层侧壁和第二介电层201之间的第二扩散阻挡层(未示出)。对第二互连层和第二扩散阻挡层的具体描述，可以分别参考第一互连层和第一扩散阻挡层的相应描述，在此不再赘述。
54.所述第二介电层401用于实现第二金属互连线501之间的电隔离。
55.所述第二介电层401的材料可以包括碳氢氧化硅(sioch)、碳氧化硅(sioc)、氧化硅(sio2)、掺氟的二氧化硅(fsg)、掺硼的二氧化硅(bsg)、掺磷的二氧化硅(psg)和掺硼磷的二氧化硅(bpsg)中的一种或多种。
56.具体地，所述第二介电层401的材料可以为低k介质材料(低k介质材料指相对介电常数大于或等于2.6、且小于或等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)，从而可以有效地降低第二金属互连线501之间的电容，进而减小器件的rc延迟。
57.本实施例中，所述第二介电层401的材料为碳氢氧化硅。碳氢氧化硅为超低k介质材料，从而有利于降低第二金属互连线501之间的电容。
58.本实施例中，所述第二介电层401包括多层第二子介电层411，所述第二子互连线511与所述第二子介电层411一一对应，也就是说，每层所述第二子互连线511都位于相应同层的第二子介电层411中。
59.因此，本实施例中，能够采用传统的后段制程，在每层第二子介电层411中形成相应的第二子互连线511，所述第二金属互连线501的形成工艺对传统后段制程的改动较小，且工艺兼容性高。
60.需要说明的是，所述第二子介电层411的层数根据所述第二子互连线511的层数而定。
61.本实施例中，所述半导体结构还包括：层内刻蚀停止层111，位于所述第二金属互连线501露出的所述第一介电层201顶部和第二介电层401底部之间。
62.在所述半导体结构的形成过程中，需要刻蚀底层子互连线521所对应区域内的第二介电层401，以形成用于容纳底层子互连线521的互连槽，其中，在形成用于容纳底层子互
连线521的互连槽的过程中，所述层内刻蚀停止层111用于定义刻蚀停止的位置，从而改善对顶层子互连线321或所述互连槽底部的第一子介电层211的过刻蚀问题。
63.所述层内刻蚀停止层111的材料包括sicn(碳氮化硅)、sico((碳氧化硅)、sin((氮化硅)、al2o3(氧化铝)和aln(氮化铝)中的一种或多种。本实施例中，所述层内刻蚀停止层111的材料为sin。
64.相应地，本发明还提供一种半导体结构的形成方法。图7至图25是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
65.参考图7，提供基底100，以所述基底100的法线方向为纵向(如图7中z方向)。
66.所述基底100用于为后续制程提供工艺平台。根据实际工艺情况，所述基底100包括衬底以及形成于所述衬底上的功能结构，例如：所述功能结构可以包括mos场效应晶体管等半导体器件、电阻结构、导电结构等。
67.本实施例中，所述基底100中形成有前层互连结构120。具体地，所述基底100表面露出所述前层互连结构120。所述前层互连结构120用于与后续形成的金属互连线相连，从而实现两者的电连接。例如：所述前层互连结构120可以为接触孔插塞，或者，也可以为位于接触孔插塞上方的前层金属互连线。
68.结合参考图8至图15，进行多次第一金属互连工艺，在所述基底100上形成第一介电层200、以及位于所述第一介电层200中的第一金属互连线300，所述第一金属互连线300沿第一方向(如图10中x方向)延伸且沿第二方向(如图10中y方向)平行排布，所述第一方向与所述第二方向垂直，所述第一金属互连工艺的步骤包括：在所述基底100上形成第一子介电层210、以及位于所述第一子介电层210中的第一子互连线310；其中，沿所述第一方向，所述纵向上的相邻两层第一子互连线310部分交叠，在所述多层第一子互连线310中，最顶层的所述第一子互连线310作为顶层子互连线320，多层所述第一子互连线310构成第一金属互连线300，多层所述第一子介电层210构成第一介电层200。
69.其中，图13是任一根第一金属互连线的立体图，图14是图13基于aa方向的剖视图，图15是图13基于cc方向的第一金属互连线的剖视图。
70.所述第一金属互连线300用于将基底100中各功能结构的电性引出。
71.需要说明的是，在传统后段制程中，在每一层金属互连线中，金属互连线通常是单层结构。本实施例中，所述第一金属互连线300为叠层结构，沿所述第一方向，所述纵向上的相邻两层第一子互连线310部分交叠，则如图13所示，在同一层第一子介电层210中，沿所述第二方向相邻的所述第一子互连线310的正对面积部分的长度为l1，因此，本实施例减小了沿所述第二方向相邻的所述第一子互连线310的正对面积。而根据电容公式c＝εrs/4πkd可知，电容与侧壁正对的第一子互连线310之间的正对面积成正比，正对面积越小，电容则越小，从而能够减小第一子互连线310之间的电容，从而减小第一金属互连线300的层内电容，进而减小器件的rc延迟。
72.还需要说明的是，在所述纵向上，沿所述第一方向，所述纵向上的相邻两层第一子互连线310部分交叠的长度l1不宜过大，也不宜过小。如果部分交叠的长度l1过小，在所述半导体结构的形成过程中，受到光刻对准误差的影响，容易导致上一层第一子互连线310无法与相对应的下一层第一子互连线310相连的概率变高，从而影响所述第一金属互连线300的正常性能；如果部分交叠的长度l1过大，则相应会增大同一层中，沿所述第二方向相邻的
第一子互连线310在第二方向上的正对面积，从而导致同一层第一子互连线310的层间电容变高。为此，本实施例中，在所述纵向上，沿所述第一方向，所述纵向上的相邻两层第一子互连线310部分交叠的长度l1为10纳米至2000纳米。
73.还需要说明的是，本实施例以沿所述第一方向，所述纵向上的相邻两层第一子互连线310部分交叠为例进行说明。在其他实施例中，根据电路设计，在基底上的部分区域中(例如，金属互连线中的电流密度较大的区域)，沿所述第一方向，所述纵向上的相邻两层第一子互连线相重合，从而增大所述区域的金属互连线的总厚度，以改善电迁移效应。
74.继续参考图15，本实施例中，在所述第一金属互连工艺的过程中，在所述第一方向上，相邻的所述第一子互连线310之间相隔离，且沿所述第二方向，相邻的所述第一子互连线310在第一方向上交错排布，因此，在第二方向上，可以根据不同的工艺需求，侧壁正对的第一子互连线310之间的间距d1，等于多个第二方向上相邻的第一子互连线310的间距、与多个第一子互连线310的线宽之和，因此，本实施例显著增大了侧壁正对的第一子互连线310之间的间距d1。而根据电容公式c＝εrs/4πkd可知，电容与侧壁正对的第一子互连线310之间的间距d1成反比，间距d1越大，电容则越小，从而能够减小第一子互连线310之间的电容，从而减小第一金属互连线300的层内电容，进而减小器件的rc延迟。
75.参考图14，在所述多层第一子互连线310中，最顶层的所述第一子互连线310作为顶层子互连线320，所述第一介电层200露出所述顶层子互连线320的顶部。
76.所述顶层子互连线320用于后续和所述第二金属互连线进行电连接。
77.需要说明的是，所进行第一金属互连工艺的次数根据第一子互连线310的层数而定，所进行第一金属互连工艺的次数没有限制，本实施例中仅示出了进行三次第一金属互连工艺的情况，在其他实施例中，根据不同的工艺需求，可以进行其他次数的第一金属互连工艺。
78.本实施例中，所述第一金属互连线300的材料包括钴(co)、钨(w)、钌(ru)、铝(al)、铱(ir)、铑(rh)、锇(os)、钯(pd)、铜(cu)、铂(pt)、镍(ni)、钽(ta)、氮化钽(tan)、钛(ti)和氮化钛(tin)中的一种或多种。
79.所述第一介电层200用于实现第一金属互连线300之间的电隔离。
80.所述第一介电层200的材料可以包括碳氢氧化硅(sioch)、碳氧化硅(sioc)、氧化硅(sio2)、掺氟的二氧化硅(fsg)、掺硼的二氧化硅(bsg)、掺磷的二氧化硅(psg)和掺硼磷的二氧化硅(bpsg)中的一种或多种。
81.具体地，所述第一介电层200的材料可以为低k介质材料(低k介质材料指相对介电常数大于或等于2.6、且小于或等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)，从而可以有效地降低第一金属互连线300之间的电容，进而减小器件的rc延迟。
82.本实施例中，所述第一介电层200的材料为碳氢氧化硅。碳氢氧化硅为超低k介质材料，从而有利于降低第一金属互连线300之间的电容。
83.本实施例中，所述第一介电层200包括多层第一子介电层210，所述第一子互连线310与所述第一子介电层210一一对应，也就是说，每层所述第一子互连线310都位于相应同层的第一子介电层210中。
84.因此，本实施例中，能够采用传统的后段制程，在每层第一子介电层210中形成相
应的第一子互连线310，所述第一金属互连线300的形成工艺对传统后段制程的改动较小，且工艺兼容性高。
85.需要说明的是，所述第一子介电层210的层数根据所述第一子互连线310的层数而定。
86.具体地，参考图8，本实施例中，所述第一金属互连工艺包括：在所述基底100上形成第一子介电层210。
87.所述第一子介电层210用于为形成第一子互连线310提供工艺平台，所述第一子介电层210还用于实现形成的第一子互连线310之间的电隔离。
88.相应的，第一子介电层210的材料可以包括碳氢氧化硅(sioch)、碳氧化硅(sioc)、氧化硅(sio2)、掺氟的二氧化硅(fsg)、掺硼的二氧化硅(bsg)、掺磷的二氧化硅(psg)和掺硼磷的二氧化硅(bpsg)中的一种或多种。
89.本实施例中，所述第一子介电层210覆盖所述基底100以及位于所述基底100中的前层互连结构120。
90.作为一种示例，采用化学气相沉积工艺，形成所述第一子介电层210。
91.结合参考图9和图10，图9是俯视图，图10是图9基于aa方向的剖视图，在所述第一金属互连工艺的过程中，形成所述第一子互连线310的步骤包括：刻蚀所述第一子介电层210，在所述第一子介电层210中形成沿所述第一方向延伸且沿所述第二方向平行排布的第一互连槽220。
92.所述第一互连槽220用于为第一子互连线310的形成提供空间位置。
93.相应的，本实施例中，在所述第一方向上，相邻第一互连槽220之间相隔离；沿所述第二方向，相邻的第一互连槽220在第一方向上交错排布。
94.具体地，采用干法刻蚀工艺(例如，各向异性的干法刻蚀工艺)，刻蚀所述第一子介电层210，形成第一互连槽220。干法刻蚀工艺具有各向异性刻蚀的特性，有利于提高第一互连槽220的侧壁形貌质量、以及尺寸精度。
95.结合参考图11和图12，图11是俯视图，图12是图11基于aa方向的剖视图，在所述第一金属互连工艺的过程中，形成所述第一子互连线310的步骤还包括：在所述第一互连槽220中填充第一互连材料层(未示出)，形成位于所述第一互连槽220中的第一子互连线310。
96.具体地，填充第一互连材料层后，第一互连材料层通常还覆盖第一子介电层210顶部，因此，在第一子介电层210中形成第一子互连线310的步骤还包括：对第一互连材料层进行平坦化处理(例如，化学机械研磨处理)，去除高于第一子介电层210顶部的第一互连材料层。
97.第一互连材料层的材料包括co、w、ru、al、ir、rh、os、pd、cu、pt和ni中的一种或多种。本实施例中，第一互连材料层的材料为cu。cu的电阻率较低，有利于减小器件的rc延迟，且cu具有优良的抗电迁移能力。
98.本实施例中，形成第一互连槽220后，在第一互连槽220中填充第一互连材料层之前，还包括：在第一互连槽220的侧壁和底部形成第一扩散阻挡层(未示出)。第一扩散阻挡层用于实现第一互连材料层和第一子介电层210之间的隔离，对第一互连材料层中的导电材料原子起到阻挡作用，从而防止导电材料原子扩散至所述第一子介电层210中，进而减小对第一子介电层210的电隔离性能的影响；此外，第一扩散阻挡层还能够改善第一互连材料
层中的导电离子的电迁移问题。
99.因此，所述第一扩散阻挡层的材料包括ta、tan、ti和tin中的一种或多种。这些材料的致密度较高，可以较好的起到阻挡扩散的作用。本实施例中，所述第一扩散阻挡层的材料为tan。
100.需要说明的是，形成第一扩散阻挡层的过程中，第一扩散阻挡层还延伸覆盖第一子介电层210的顶部，相应的，在对第一互连材料层进行平坦化处理的过程中，去除位于第一子介电层210顶部的第一扩散阻挡层。
101.因此，第一扩散阻挡层和第一互连材料层构成第一子介电层210。
102.本实施例中，能够采用传统的后段制程，在第一子介电层210中形成第一子互连线310，所述金属互连线的形成工艺对传统后段制程的改动较小，且工艺兼容性高。
103.需要说明的是，本实施例仅示出进行一次第一金属互连工艺的制程，通过重复进行上述操作，从而完成多次第一金属互连工艺。
104.结合参考图16至图25，在所述第一介电层200和第一金属互连线300上形成第二介电层400、以及位于所述第二介电层400中的第二金属互连线500，所述第二金属互连线500沿所述第二方向延伸且沿所述第一方向平行排布，所述第二金属互连线500与所述顶层子互连线320相接触。
105.所述第二金属互连线500与所述顶层子互连线320相接触，用于将所述第一金属互连线300的电性引出。
106.本实施例的第一金属互连线300包括多层第一子互连线310，其中，所述第二金属互连线500与所述顶层子互连线320相接触，因此，相比于采用单层的金属互连线，且纵向上的相邻两层金属互连线之间通过通孔互连结构相互连接的方案，本实施例中无需形成通孔互连结构来连接所述第一金属互连线300和第二金属互连线500，避免了因电流冲刷通孔互连结构底部形成空洞缺陷的情况，而且，通孔互连结构与金属互连线的接触面积通常较小，则本实施例中，通过使所述第二金属互连线500与所述顶层子互连线320相接触，易于增加所述第一金属互连线300和第二金属互连线500之间电连接的接触面积，从而减小所述第一金属互连线300和第二金属互连线500之间的接触电阻；综上所述皆能够提高半导体结构的性能。
107.本实施例中，在形成所述第二金属互连线500的步骤中，所述第二金属互连线500与所述顶层子互连线320的顶部相接触，且在所述纵向上，所述第二金属互连线500的底面位于所述第一介电层200中，所述第二金属互连线500覆盖所述顶层子互连线320的部分侧壁。
108.本实施例中，在所述半导体结构的形成过程中，需要刻蚀第二金属互连线500所对应区域内的第二介电层400，以形成用于容纳第二金属互连线500的互连槽，且刻蚀工艺通常包括主刻蚀和过刻蚀，而与第一金属互连线300相比，第一介电层200的硬度更低，因此刻蚀工艺容易对第一金属互连线300侧部的第一介电层200造成一定的过刻蚀，相应的，所述第二金属互连线500的底面位于所述第一介电层200中，所述第二金属互连线500覆盖所述顶层子互连线320的部分侧壁，也进一步增加所述第一金属互连线200和第二金属互连线500之间电连接的接触面积，从而减小所述第一金属互连线200和第二金属互连线500之间的接触电阻。
109.本实施例中，所述第二金属互连线500的材料包括钴(co)、钨(w)、钌(ru)、铝(al)、铱(ir)、铑(rh)、锇(os)、钯(pd)、铜(cu)、铂(pt)、镍(ni)、钽(ta)、氮化钽(tan)、钛(ti)和氮化钛(tin)中的一种或多种。
110.所述第二介电层400用于实现所述第二金属互连线500之间的相互隔离。
111.所述第二介电层400的材料可以包括碳氢氧化硅(sioch)、碳氧化硅(sioc)、氧化硅(sio2)、掺氟的二氧化硅(fsg)、掺硼的二氧化硅(bsg)、掺磷的二氧化硅(psg)和掺硼磷的二氧化硅(bpsg)中的一种或多种。
112.具体地，所述第二介电层400的材料可以为低k介质材料(低k介质材料指相对介电常数大于或等于2.6、且小于或等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)，从而可以有效地降低第二金属互连线500之间的电容，进而减小器件的rc延迟。
113.本实施例中，所述第二介电层400的材料为碳氢氧化硅。碳氢氧化硅为超低k介质材料，从而有利于降低第二金属互连线500之间的电容。
114.需要说明的是，参考图16，形成所述第一介电层200和第一金属互连线300之后，后续进行所述第二金属互连工艺之前，所述形成方法还包括：形成覆盖所述第一金属互连线300和第一介电层200的层内刻蚀停止层110。
115.后续刻蚀第二金属互连线500所对应区域内的第二介电层400，以形成用于容纳第二金属互连线500的互连槽，在刻蚀工艺过程中，层内刻蚀停止层110用于定义刻蚀停止的位置，从而改善对第一子互连线320或所述互连槽底部的第一子介电层210的过刻蚀问题。
116.层内刻蚀停止层110的材料包括sicn、sico、sin、al2o3和aln中的一种或多种。本实施例中，所述层内刻蚀停止层490的材料为sin。
117.相应的，形成所述第二介电层400的步骤中，所述第二介电层400覆盖所述层内刻蚀停止层110。
118.结合参考图17至图25，进行多次第二金属互连工艺，在所述第一介电层200和第一金属互连线300上形成第二介电层400、以及位于所述第二介电层400中的第二金属互连线500；所述第二金属互连工艺的步骤包括：在所述第一介电层200和第一金属互连线300上形成第二子介电层410、以及位于所述第二子介电层410中的第二子互连线510；其中，沿所述第一方向，所述纵向上的相邻两层第二子互连线510部分交叠，在所述多层第二子互连线510中，最底层的所述第二子互连线510作为底层子互连线520，所述底层子互连线520与所述顶层子互连线320相接触，多层所述第二子互连线510构成第二金属互连线500，多层所述第二子介电层410构成第二介电层400。
119.其中，图24是任一根第一金属互连线的立体图，图25是图24基于bb方向的剖视图。
120.与前述对第一子互连线310的分析相类似的理由，本实施例减小了沿所述第二方向相邻的所述第二子互连线510的正对面积，从而能够减小第二子互连线510之间的电容，从而减小第二金属互连线500的层内电容，进而减小器件的rc延迟。
121.与前述对第一子互连线311的分析相类似的理由，本实施例中，在所述纵向上，沿所述第一方向，所述纵向上的相邻两层第二子互连线510部分交叠的长度为10纳米至2000纳米。本实施例以沿所述第一方向，所述纵向上的相邻两层第二子互连线510部分交叠为例进行说明。在其他实施例中，根据电路设计，在基底上的部分区域中(例如，金属互连线中的
电流密度较大的区域)，沿所述第一方向，所述纵向上的相邻两层第二子互连线相重合，从而增大所述区域的金属互连线的总厚度，以改善电迁移效应。
122.与前述对第一子互连线311的分析相类似的理由，在同一层的所述第二子互连线510中，在所述第一方向上，相邻的所述第二子互连线510之间相隔离，且沿所述第二方向，相邻的所述第二子互连线510在第一方向上交错排布，本实施例显著增大了侧壁正对的第二子互连线510之间的间距，从而能够减小第二子互连线510之间的电容，从而减小第二金属互连线500的层内电容，进而减小器件的rc延迟。
123.需要说明的是，所述多层第二子互连线510的层数没有限制，本实施例中仅示出了一根所述第二金属互连线500包括三层第二子互连线510的情况，在其他实施例中，根据不同的工艺需求，可以形成其他层数的第二子互连线。
124.本实施例中，所述第二介电层400包括多层第二子介电层410，所述第二子互连线510与所述第二子介电层410一一对应，也就是说，每层所述第二子互连线510都位于相应同层的第二子介电层410中。
125.因此，本实施例中，能够采用传统的后段制程，在每层第二子介电层410中形成相应的第二子互连线510，所述第二金属互连线500的形成工艺对传统后段制程的改动较小，且工艺兼容性高。
126.需要说明的是，所述第二子介电层410的层数根据所述第二子互连线510的层数而定。
127.参考图17，所述第二金属工艺包括：在所述第一介电层200和第一金属互连线300上形成第二子介电层410。
128.所述第二子介电层410用于为形成第二子互连线510提供工艺平台，所述第二子介电层410还用于实现形成的第二子互连线510之间的电隔离。
129.相应的，第二子介电层410的材料可以包括碳氢氧化硅(sioch)、碳氧化硅(sioc)、氧化硅(sio2)、掺氟的二氧化硅(fsg)、掺硼的二氧化硅(bsg)、掺磷的二氧化硅(psg)和掺硼磷的二氧化硅(bpsg)中的一种或多种。
130.作为一种示例，采用化学气相沉积工艺，形成所述第二子介电层410。
131.结合参考图18至图20，图18是俯视图，图19是图18基于aa方向的剖视图，图20是图18基于bb方向的剖视图，在所述第二金属互连工艺的过程中，形成所述第二子互连线510的步骤包括：刻蚀所述第二子介电层410，在所述第二子介电层410中形成沿所述第二方向延伸且沿所述第一方向平行排布的第二互连槽420。
132.所述第一互连槽220用于为第一子互连线310的形成提供空间位置。
133.本实施例中，在进行第一次第二金属互连工艺的过程中，在刻蚀所述第二子介电层410的步骤中，以所述层内刻蚀停止层110的顶部作为刻蚀停止位置。
134.所述第二子介电层410和所述层内刻蚀停止层110之间具有刻蚀选择比，因此，以所述层内刻蚀停止层110的顶部作为刻蚀停止位置，在确保完成对各区域的第二子介电层410的刻蚀的情况下，降低所述顶层子互连线320和第一子介电层210受到过刻蚀的概率。
135.如图18所示，本实施例中，在第一方向上，第二互连槽420露出顶层子互连线320的顶面、以及顶层子互连线320侧部的第一子介电层210，因此，在进行第一次第二金属互连工艺的过程中，在形成所述第二互连槽420的步骤中，还包括：在刻蚀所述第二子介电层410
后，刻蚀被暴露的所述层内刻蚀停止层110，从而使后续形成于第二互连槽420中的底层子互连线520能够与顶层子互连线320实现电连接。
136.本实施例中，采用干法刻蚀工艺(例如，各向异性的干法刻蚀工艺)，刻蚀所述第二子介电层410和刻蚀停止层110，形成第二互连槽420。干法刻蚀工艺具有各向异性刻蚀的特性，有利于提高第二互连槽420的侧壁形貌质量、以及尺寸精度。
137.需要说明的是，在形成所述第二互连槽420的过程中，刻蚀工艺通常包括主刻蚀和过刻蚀，而与顶层子互连线320相比，第一子介电层210的硬度更低，因此刻蚀工艺容易对顶层子互连线320侧部的第一子介电层210造成一定的过刻蚀，相应的，形成所述第二互连槽420后，所述第二互连槽420露出的第一子介电层210顶面低于所述顶层子互连线320顶面，并露出所述顶层子互连线320的部分侧壁。
138.具体地，采用干法刻蚀工艺(例如，各向异性的干法刻蚀工艺)，刻蚀所述第二子介电层410，形成第二互连槽420。干法刻蚀工艺具有各向异性刻蚀的特性，有利于提高第二互连槽420的侧壁形貌质量、以及尺寸精度。
139.相应的，本实施例中，在所述第一方向上，相邻第二互连槽420之间相隔离；沿所述第二方向，相邻的第二互连槽420在第一方向上交错排布。
140.结合参考图21至图23，图21是俯视图，图22是图21基于aa方向的剖视图，图23是图21基于bb方向的剖视图，在所述第二金属互连工艺的过程中，形成所述第二子互连线410的步骤还包括：在所述第二互连槽420中填充第二互连材料层(未示出)，形成位于所述第二互连槽420中的第二子互连线410。
141.具体地，填充第二互连材料层后，第二互连材料层通常还覆盖第二子介电层410顶部，因此，在第二子介电层410中形成第二子互连线510的步骤还包括：对第二互连材料层进行平坦化处理(例如，化学机械研磨处理)，去除高于第二子介电层410顶部的第二互连材料层。
142.第二互连材料层的材料包括co、w、ru、al、ir、rh、os、pd、cu、pt和ni中的一种或多种。本实施例中，第二互连材料层的材料为cu。cu的电阻率较低，有利于减小器件的rc延迟，且cu具有优良的抗电迁移能力。
143.本实施例中，形成第二互连槽420后，在第二互连槽420中填充第二互连材料层之前，还包括：在第二互连槽420的侧壁和底部形成第二扩散阻挡层(未示出)。需要说明的是，形成第二扩散阻挡层的过程中，第二扩散阻挡层还延伸覆盖第二子介电层410的顶部，相应的，在对第二互连材料层进行平坦化处理的过程中，去除位于第二子介电层410顶部的第二扩散阻挡层。
144.因此，本实施例中，第二扩散阻挡层和第二互连材料层构成第二子互连线510。
145.对第二扩散阻挡层及其材料的具体描述，可以参考前述对第一扩散阻挡层的相应描述，在此不再赘述。
146.本实施例中，能够采用传统的后段制程，在第二子介电层410中形成第二子互连线510，所述第二金属互连线500的形成工艺对传统后段制程的改动较小，且工艺兼容性高。
147.需要说明的是，本实施例仅示出进行一次第二金属互连工艺的制程，通过重复进行上述操作，从而完成多次第一金属互连工艺。
148.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本
发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。